DE69523292T2 - Integrierte Halbleiterschaltung bestehend aus bipolaren Transistoren und MOS Transistoren und dazugehöriges Herstellungsverfahren - Google Patents

Integrierte Halbleiterschaltung bestehend aus bipolaren Transistoren und MOS Transistoren und dazugehöriges Herstellungsverfahren

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Description

    HINTERGRUND DER ERFINDUNG
  • Diese Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung (SIC), die aus selbstausgerichteten hochgeschwindigkeitsbipolaren Transistoren und CMOS- Transistoren gebildet ist, die untrennbar auf einem einzelnen Halbleitermaterialchip verbunden sind und ein dazugehöriges Herstellungsverfahren.
  • In den letzten Jahren haben Mobilfiunk-Kommunikationsgeräte etwa Mobilfunktelefone beachtliche Fortschritte gemacht. Techniken, die zur Integration von Hochfrequenzschaltungen und hochintegrierten logischen Schaltungen in einem einzelnen SIC fähig sind, sind erforderlich. Mit anderen Worten eine Technik ist erforderlich, die fähig ist, selbstausgerichtete hochgeschwindigkeitsbipolare Transistoren geeignet für z. B. Hochgeschwindigkeit-ECL (emittergekoppelte logische) Schaltungen und Hochintegrationsniedrigleistungs-CMOS logische Schaltungen auf einem einzelnen Halbleitersubstrat untrennbar zu verbinden.
  • Es gibt verschiedene Selbstausrichtungstechniken. Zum Beispiel die japanische Patentanmeldung veröffentlicht unter Veröffentlichungs-Nr. 63-281456 zeigt eine Selbstausrichtungstechnik. Gemäß dieser Technik werden ein Transistor mit einer selbstausgerichteten Basisextraktionselektrode und einem selbstausgerichteten Emitterextraktionsteil und ein CMOS-Transistor auf einem einzelnen Halbleitersubstrat angeordnet.
  • Fig. 8 ist der Querschnitt einer SIC-Vorrichtung die gemäß einer herkömmlichen Selbstausrichtungstechnik hergestellt ist. 54 ist ein p-Typ Halbleitersubstrat aus Silicium. Auf dem Siliciumsubstrat 54 sind drei Transistoren verschiedenen Typs gebildet. Das heißt ein npn bipolarer Transistor 51, ein p-Kanal MOS (PMOS) Transistor 52 und ein n-Kanal MOS (NMOS) Transistor 53. 57 ist ein erster p-Typ Trogbereich, der wie folgt gebildet wird. Eine epitaktische Schicht eines n-Typ Halbleitermaterials wird auf dem gesamten Substrat 54 abgeschieden. Anschließend wird ein Bereich zur Isolierung zwischen Elementen aus der epitaktischen Schicht einem Ionenimplantationsschritt und einem thermischen Temperschritt unterzogen wodurch der p-Trogbereich 57 so geformt ist, dass sie sich nach unten bis zu dem Siliciumsubstrat 54 erstreckt. 59 ist eine LOCOS- (lokale Oxidation von Silicium) Schicht zur Isolation zwischen Elementen. Der npn bipolare Transistor 51, der PMOS-Transistor 52 und der NMOS-Transistor 53 sind im Detail Bezug nehmend auf Fig. 8 beschrieben.
  • Die Struktur des bipolaren Transistors 51 wird nun erläutert. 55A ist ein n-Typ vergrabener Kollektorbereich, der in dem Substrat 54 mittels Ionenimplantation und thermischen Tempern gebildet wird. 56A ist ein n-Typ Kollektorbereich, der dadurch gebildet ist, dass die epitaktische Schicht, die auf dem gesamten Substrat 54 abgeschieden ist einem Ionenimplantationsschritt und einem thermischen Temperschritt unterzogen wird. 61 ist ein Emitter-Basisbildungsbereich, der in selbstausgerichteter Weise gebildet ist. 62A ist eine Basisextraktionselektrode für den bipolaren Transistor 51 aus polykristallinem Silicium (Polysilicium) die p-dotiert ist. 63A ist eine Isolationsschicht aus TEOS oder einem ähnlichem Material, die auf der Oberseite der Elektrode 62A gebildet ist. 64A, 64B, 64C und 64D sind Isolationsseitenwandschichten für die Elektrode 62Ä, die aus TEOS oder einem ähnlichen Material besteht. 65 ist eine Emitterextraktionsöffnung, die in einer Weise der Selbstausrichtung mit den Seitenwandschichten 64B und 64C gebildet ist. 66 ist eine Emitterextraktionselektrode die aus Polysilicium, das n-dotiert ist, gebildet ist. 67 ist eine Kollektorextraktionselektrode, die aus Polysilicium, das n-Typ datiert ist, gebildet ist. 68 ist ein gepfropfter Basisbereich, der mit einem thermischen Temperschritt durch die Elektrode 62A mit Verunreinigungen dotiert ist. 69 ist ein aktiver Basisbereich, der durch einen thermischen Temperschritt gebildet ist. 70 ist ein Emitterbereich, der durch einen thermischen Temperschritt durch die Elektrode 66 hindurch ausgeführt in einer Weise der Selbstausrichtung mit den Seitenwandschichten 64B und 64C gebildet ist. 71 ist ein Kollektorkontaktbereich, der durch einen thermischen Temperschritt gebildet ist.
  • Die Struktur des PMOS-Transistors 52 wird nun erläutert. 55B ist ein n-Typ vergrabener Trogbereich, der in dem Substrat 54 mit einem Ionenimplantationsschritt gebildet ist. 56B ist ein n-Typ Trogbereich, der in der epitaktischen Schicht gebildet ist. 60A ist eine erste Gate-Isolationsschicht, die durch Oxidation des Oberflächenteils der epitaktischen Schicht gebildet ist. 62C ist eine erste Gate-Elektrode, die aus Polysilicium, das n-Typ dotiert ist, gebildet ist. 63C ist eine Isolationsschicht aus TEOS oder einem ähnlichen Material, welche auf der Oberseite der Elektrode 62C gebildet ist. 64E ist eine Isolationsseitenwandschicht aus TEOS oder einem ähnlichen Material für die Elektrode 62C. 72A ist ein erster LDD (leicht dotierter Drain) Bereich, der in einer Art und Weise der Selbstausrichtung mit den seitlichen Oberflächen der Elektrode 62C gebildet ist. 73A ist ein erster Source-Drain-Bereich, der in einer Art und Weise der Selbstausrichtung mit den Seitenwandschichten 64E mittels eines Ionenimplantationsschritts gebildet ist.
  • Die Struktur des NMOS-Transistors 53 wird nun erläutert. 58 ist ein zweiter p-Typ Trogbereich, der so in der epitaktischen Schicht gebildet ist, dass er sich bis zu dem Substrat 54 erstreckt. 60B ist eine zweite Gate-Isolationsschicht, die durch Oxidation des Oberflächenteils der epitaktischen Schicht gebildet ist. 62D ist eine zweite Gate-Elektrode, die aus Polysilicium, das n-Typ dotiert ist, gebildet ist. 63D ist eine Isolationsschicht aus TEOS oder einem ähnlichen Material, die auf der Oberseite der Elektrode 62D gebildet ist. 64 G ist eine Seitenwandisolationsschicht für die Elektrode 62D. 72C ist ein zweiter LDD-Bereich, der in einer Weise der Selbstausrichtung mit den seitlichen Oberflächen der Elektrode 62D gebildet ist. 73C ist ein zweiter Source-Drain-Bereich, der in einer Weise der Selbstausrichtung mit der Seitenwandschicht 64 G mittels eines Ionenimplantationsschritts gebildet ist.
  • Zum Beispiel in dem PMOS-Transistor 52 wirken die seitlichen Oberflächen der Elektrode 62C und die Seitenwandschicht 64E als Seitenwände, so dass eine LDD-Struktur rehalten wird, die fähig ist, die Erzeugung von heißen Ladungsträgern, die eine Verschlechterung der Leistung verursachen, zu unterdrücken.
  • Bei dem bipolaren Transistor 51 sind die Seitenwandschichten 64B und 64C mit demselben Fabrikationsschritt gebildet und selbstausgerichtet, wie die Seitenwandschicht 64E. Als Ergebnis einer solchen Anordnung ist die Abmessung des Emitterbereichs 70 reduziert, wodurch sich die Übergangsskapazität reduziert. Der Abstand zwischen der Elektrode 62A und dem Emitterbereich 70 ist kurz gemacht um den Basiswiderstand zu reduzieren. Die Hochfrequenzeigenschaften sind verbessert.
  • Der Abstand zwischen dem gepfroften Basisbereich 68 und dem Emitterbereich 70 (im Folgenden ERSTER PARAMETER genannt) ist ein Schlüsselfaktor für sowohl den Wert des Basiswiderstandes als auch die Ladungsträgerlaufzeit, die die Art und Weise beeinflusst, in der der bipolare Transistor 51 funktioniert. Zum Beispiel der Abstand zwischen der Elektrode 62C und dem Source-Drain-Bereich 73A (nachfolgend ZWEITER PARA- METER genannt) ist ein Schlüsselfaktor für sowohl die Beständigkeit gegen heiße Ladungsträger als auch den Sättigungsdrainstromwert, der die Art und Weise, in der der PMOS-Transistor 52 funktioniert, beeinflusst.
  • Die oben beschriebene SIC-Vorrichtung hat jedoch einige Nachteile. Zum Beispiel sind der ERSTE und ZWEITE PARAMETER durch die Dicke der Seitenwandschicht 64B und die Dicke der Seitenwandschicht 64E bestimmt. Es ist äußerst schwierig sowohl die Dicke der Seitenwandschicht 64B als auch die Dicke der Seitenwandschicht 64E in einem einzelnen Herstellungsschritt so festzusetzen, dass die Betriebseigenschaften optimiert werden. Üblicherweise wird, um die Leistung des PMOS-Transistors 52 zu garantieren dazu tendiert, die Seitenwandschicht 64E, die die LDD-Struktur bestimmt, zu optimieren, im Vorzug zu der Seitenwandschicht 64B. Daher ist es schwierig einen genügenden Fabrikationsprozessspielraum zu erreichen.
  • Darüber hinaus sind bei dem bipolaren Transistor 51 die Seitenwandschichten 64B und 64C um den Umfang des Emitterbasisübergangs gebildet. Folglich, wenn sich die Seitenwandschichten 64B und 64C, deren Wärmekapazität groß ist, abkühlen, liegt die daraus resultierende Schrumpfspannung an dem Umfang des Emitterbasisübergangs an. Dies verursacht eine Verschlechterung der Emitterbasisleckageeigenschaften. Zusätzlich, wenn die Emitterbreite wegen der Miniaturisierung enger wird, vergrößert sich das Seitenverhältnis der Öffnung 65 (das Verhältnis aus der Höhe der Öffnung 65 und ihrem Durchmesser). Das ergibt eine Erhöhung des Emitterwiderstandes.
  • Eine integrierte Halbleiterschaltungsvorrichtung mit den Merkmalen des Oberbegriffs des Anspruchs 1 ist bekannt aus EP-A-0435257.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung wurde an die oben aufgeführten Probleme des Standes der Technik denkend gemacht. Daher ist es eine Aufgabe der Erfindung eine verbesserte SIC-Vorrichtung sowie ein Verfahren zur Herstellung derselben zur Verfügung zu stellen:
  • Die oben bezeichnete Aufgabe ist in Bezug auf die Vorrichtung mit einer integrierten Halbleiterschaltung, die die Merkmale des Anspruchs 1 aufweist und ein Verfahren, das die Merkmale des Anspruchs 6 aufweist, gelöst.
  • Mit der erfindungsgemäßen Vorrichtung sind die Betriebseigenschaften des bipolaren und des MOS-Transistors individuell optimiert. Die Leckagecharakteristik zwischen Emitter und Basis ist verbessert und der Emitterwiderstand der Emitterextraktionselektrode ist verringert.
  • Gemäß der erfindungsgemäßen SIC-Vorrichtung ist die erste Seitenwandschicht des bipolaren Transistors, die üblicherweise aus einer dicken Isolatorschicht gebildet wurde, aus einer dünnen Isolatorschicht und einer Leiterschicht zusammengesetzt. Als Ergebnis einer solcher Anordnung ist die Wärmekapazität der ersten Seitenwandschicht reduziert und es liegt weniger Schrumpfspannung an dem Umfang des Emitterbasisübergangs an. Der Durchmesser der Emitterextraktionsöffnung vergrößert sich, weil die Leiterschicht der ersten Seitenwandschicht und die Emitterextraktionselektrode ein zusammenhängender Teil werden und dadurch das Seitenverhältnis der Öffnung absinkt. Der Emitterwiderstand der Emitterextraktionselektrode ist reduziert.
  • Zusätzlich werden die erste Seitenwandschicht und die zweite Seitenwandschicht in verschiedenen Fabrikationsschritten gebildet. Dementsprechend kann der Abstand zwischen dem gepfropften Basisbereich und dem Emitterbereich unabhängig von dem Abstand zwischen der Gate-Elektrode und dem Source-Drain-Bereich kontrolliert werden und beide Abstände können getrennt optimiert werden.
  • Weiterhin ist die erste Seitenwandschicht aus einer dünnen Isolatorschicht und einer Leiterschicht gemacht. Als Ergebnis einer solchen Anordnung ist weniger Schrumpfspannung durch die Isolatorschicht an den Umfang des Emitterbasisübergangs angelegt. Verschlechterung der Eigenschaften wie Leckage zwischen Emitter und Basis können vermieden werden.
  • Die zweite Seitenwandschicht ist durch Schichtung der vierten Isolatorschicht, die auf der seitlichen Oberfläche der Gate-Elektrode gebildet ist und einer fünften Isolatorschicht, die auf der vierten Isolatorschicht aufliegt, gebildet. Als Ergebnis einer solchen Anordnung kann der Abstand zwischen dem gepfroften Basisbereich oder dem extrinsischen Basisbereich und dem Emitterbereich des bipolaren Transistors unabhängig von dem Abstand zwischen der Gate-Elektrode und dem Source-Drain-Bereich des MOS- Transistors in einem größeren Bereich kontrolliert werden.
  • Da die dritte Isolatorschicht, die zusammen mit der vierten Isolatorschicht in einem einzelnen Herstellungsschritt gebildet wird, dünn wird, wird die Leiterschicht dick. Als Ergebnis kann die Verschlechterung in Eigenschaften wie Leckage zwischen Emitter und Basis weiter verbessert werden und der Emitterwiderstand ist weiter reduziert.
  • Es ist zu bevorzugen, dass in der oben beschriebenen SIC-Vorrichtung die fünfte Isolatorschicht eine Siliciumoxidschicht ist. Dies stellt sicher, dass die fünfte Isolatorschicht erhalten wird.
  • Es ist zu bevorzugen, dass die zweite Seitenwandschicht in der oben beschriebenen SIC-Vorrichtung auf einer verschiedenen seitlichen Oberfläche der Basiselektrode zusätzlich gebildet ist, wobei sie in eine solche Richtung zeigt, dass die Basisextraktionselektrode über eine Isolierungsschicht zwischen Elementen, die den gepfropften Basisbereich umgibt, herausragt. Als Ergebnis einer solchen Anordnung wird eine Verschlechterung der Eigenschaften (z. B. Leckage zwischen anderen Leiterschichten durch die Leiterschicht und Zunahme der parasitären Kapazität) verhindert werden ohne die Anzahl der Herstellungsschritte zu erhöhen.
  • Es ist zu bevorzugen, dass in der oben beschriebenen SIC-Vorrichtung die dritte Isolatorschicht durch Schichtung einer Oxidschicht, die auf der seitlichen Oberfläche der Basisextraktionselektrode gebildet ist und eine Siliciumnitridschicht, die auf der Oxidschicht aufliegt, gebildet ist. Als Ergebnis einer solchen Anordnung ist sichergestellt, dass eine dritte Isolatorschicht erhalten wird.
  • Es ist zu bevorzugen, dass in der oben beschriebenen SIC-Vorrichtung die Leiterschicht eine Schicht aus Polysilicium ist. Als Ergebnis einer solchen Anordnung ist sichergestellt, dass eine Leiterschicht erhalten wird.
  • Die oben beschriebene Aufgabe in Bezug auf dieses Verfahren wird durch ein Verfahren der Herstellung einer integrierten Halbleiterschaltungsvorrichtung, das die Merkmale des Anspruchs 6 hat, gelöst.
  • Gemäß dem erfindungsgemäßen Verfahren ist die erste Seitenwandschicht des bipolaren Transistors, die üblicherweise aus einer dicken Isolatorschicht gebildet wurde, aus einer dünnen Isolatorschicht und einer Leiterschicht zusammengesetzt. Als Ergebnis einer solchen Anordnung ist die Wärmekapazität der ersten Seitenwandschicht reduziert und es ist weniger Schrumpfspannung an den Umfang des Emitterbasisübergangs angelegt. Verschlechterung der Eigenschaften wie Leckage zwischen Emitter und Basis können vermieden werden.
  • Der Durchmesser der Emitterextraktionsöffnung vergrößert sind, weil die Leiterschicht der ersten Seitenwandschicht und die Emitterextraktionselektrode ein zusammenhängender Teil werden und daher das Seitenverhältnis der Öffnung abnimmt. Der Emitterwiderstand der Emitterextraktionselektrode ist reduziert.
  • Zusätzlich werden die erste Seitenwandschicht und die zweite Seitenwandschicht in verschiedenen Herstellungsschritten gebildet. Dementsprechend kann der Abstand zwischen dem gepfropften Basisbereich und dem Emitterbereich unabhängig von dem Abstand zwischen der Gate-Elektrode und dem Source-Drain-Bereich kontrolliert werden. Der Basiswiderstandswert und die Ladungsträgerlaufzeit, die die Art und Weise, in der der bipolare Transistor funktioniert, beeinflussen und die Beständigkeit gegen heiße Ladungsträger und der Sättigungsdrainstromwert, der die Art und Weise, wie der MOS- Transistor funktioniert, beeinflusst, werden alle optimiert.
  • Weiterhin ist die Leiterschicht der ersten Seitenwandschicht an einer seitlichen Oberfläche gebildet, so dass sie in eine solche Richtung zeigt, dass sich die Basisextraktionselektrode über eine Schicht zur Isolation zwischen Elementen, die den gepfropften Basisbereich umgibt, erstreckt. Als Ergebnis einer solchen Anordnung kann die Verschlechterung der Eigenschaften (z. B. Leckage zwischen anderen Leiterschichten durch die Leiterschicht und Erhöhung der parasitären Kapazität) verhindert werden, ohne die Anzahl der Herstellungsschritte zu vergrößern.
  • Das oben beschriebene Verfahren umfasst nach Schritt (g) den Schritt eine vierte Isolationsschicht auf der Gesamtheit des Halbleitersubstrats abzuscheiden und die vierte Isolationsschicht einem Ätzschritt auszusetzen, um die zweite Seitenwandschicht, die aus der zweiten Isolationsschicht, der dritten Isolationsschicht und der vierten Isolationsschicht zusammengesetzt ist, an der seitlichen Oberfläche der Gate-Elektrode zu bilden.
  • Der Abstand zwischen gepfropften Basisbereich und Emitterbereich in einem bipolaren Transistor können unabhängig von dem Abstand der Gate-Elektrode und dem Source- Drain-Bereich in einem größeren Bereich angepasst werden. Als Ergebnis können der ERSTE und ZWEITE PARAMETER weiter optimiert werden.
  • Weiterhin kann die dritte Isolatorschicht dünngemacht werden, so dass folglich die erste Leiterschicht dick wird. Verschlechterung der Eigenschaften wie Leckage zwischen Emitter und Basis können reduziert werden.
    • KURZE BESCHREIBUNG DER FIGUREN
  • Fig. 1 ist ein Querschnitt einer SIC-Vorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • Fig. 2-7 stellen einen Querschnitt der Herstellung der SIC-Vorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dar.
  • Fig. 8 ist ein Querschnitt der SIC-Vorrichtung gemäß einem Stand der Technik.
    • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG AUSFÜHRUNGSFORM 1
  • Unter Bezug auf die begleitenden Zeichnungsfiguren wird im Folgenden eine erste bevorzugte Ausführungsform der Erfindung beschrieben.
  • Unter Bezug auf Fig. 1 ist dort die Struktur einer SIC-Vorrichtung gemäß der ersten Ausführungsform gezeigt. 10 ist ein p-Typ Halbleitersubstrat aus Silicium. 1 bezeichnet einen npn bipolaren Transistor, der auf dem Siliciumsubstrat 10 gebildet ist. 2 bezeichnet einen p-Kanal MOS (PMOS) Transistor, der auf dem Siliciumsubstrat 10 gebildet ist. 3 bezeichnet einen n-Kanal MOS (NMOS) Transistor, der auf dem Siliciumsubstrat 10 gebildet ist. 14A ist ein Bereich zur Isolation zwischen Elementen. Der Isolatorbereich 14A ist wie folgt gebildet. Ein Teil einer epitaktischen Schicht aus einem n-Typ Halbleitermaterial, die über der gesamten Oberfläche des Siliciumsubstrats 10 abgeschieden ist, wird einem Ionenimplantationsschritt und einem thermischen Temperschritt unterzogen, um den Isolatorbereich 14A zu bilden und zwar auf eine solche Art und Weise, dass sich der Isolatorbereich 14A bis nach unten zu dem Siliciumsubstrat 10 erstreckt. 14B ist ein p-Typ Trogbereich. Der p-Trogbereich 14B ist wie folgt gebildet. Ein Teil einer n-epitaktischen Schicht, die auf dem Siliciumsubstrat 10 abgeschieden ist, wird einem Ionenimplantationsschritt und einem thermischen Temperschritt unterzogen, um den p-Trogbereich 14B in einer solchen Art und Weise zu bilden, dass sich der p- Trogbereich 14B bis unten zu dem Siliciumsubstrat 10 erstreckt. 15A-E sind LOCOS- Schichten zur Isolierung zwischen Elementen. Der npn bipolare Transistor 1, der PMOS- Transistor 2 und der NMOS-Transistor 3 werden im Detail beschrieben.
  • Der npn bipolare Transistor 1 wird zuerst unter Bezug auf Fig. 1 beschrieben. 12A ist ein n-Typ vergrabener Kollektorbereich, der in dem Siliciumsubstrat 10 durch Ionenimplantation und thermisches Tempern gebildet ist. 13A ist ein n-Typ Kollektorbereich, der dadurch gebildet wird, dass ein Teil einer n-epitaktischen Schicht, die auf der Gesamtheit des Siliciumsubstrats 10 abgeschieden ist, einem Ionenimplantationsschritt und einem thermischen Temperschritt unterzogen wird. 17 ist ein Emitter-Basisbildungsbereich, der in einer selbstausgerichteten Weise gebildet ist. 18A ist eine Basisextraktionselektrode für den npn bipolaren Transistor 1. Die Elektrode 18A ist zusammengesetzt aus p- dotierten Polysilicium. 19A ist eine Isolatorschicht, die auf der Oberseite der Elektrode 18A gebildet ist. Die Isolatorschicht 19A ist aus TEOS oder einem ähnlichen Material gebildet. 20A ist eine Oxidschicht, die auf der seitlichen Oberfläche der Elektrode 18A durch thermische Oxidation gebildet ist. 21A ist eine Siliciumnitridschicht, die auf der seitlichen Oberfläche der Elektrode 18A durch einen LPCVD- (niedrigdruck-chemische Dampfabscheidung) Schritt und durch einen Ätzschritt abgeschieden ist. 22A und 22B sind Polysiliciumschichten, die durch einen LPCVD-Schritt und durch einen Ätzschritt auf den seitlichen Oberflächen der Elektroden 18A, 18A jeweils abgeschieden sind. 23 ist ein Emitterbereich, der in einer Art der Selbstausrichtung mit der Polysiliciumschicht 22A, 22B durch einen thermischen Temperschritt durch die Emitterextraktionselektrode 25 hindurch ausgeführt, gebildet ist. 24 ist ein Kollektorkontaktbereich, der durch einen thermischen Temperschritt gebildet ist. Die Emitterextraktionselektrode 25 ist aus ndotierten Polysilicium zusammengesetzt. 26 ist eine Kollektorextraktionselektrode, die aus n-dotiertem Polysilicium zusammengesetzt ist. 32A ist eine Isolationsseitenwandschicht für die Elektrode 18A, die aus TEOS oder einem ähnlichen Material zusammengesetzt ist. 33 ist eine Emitterextraktionsöffnung, die in einer Art der Selbstausrichtung mit den Schichten 22A und 22B gebildet ist. 34 ist ein gepfropfter Basisbereich, der durch die Elektrode 18A mit Verunreinigungen durch einen thermischen Temperschritt dotiert ist. 35 ist eine aktive Basis, die durch einen thermischen Temperschritt gebildet ist.
  • Die Struktur des PMOS-Transistors 2 wird nun beschrieben. 12B ist ein n-Typ vergrabener Trogbereich, der in dem Siliciumsubstrat 10 durch einen Ionenimplantationsschritt gebildet ist. 13B ist ein n-Typ Trogbereich, der dadurch gebildet ist, dass eine n- epitaktische Schicht, die auf dem Siliciumsubstrat 10 abgeschieden ist einem Ionenimplantationsschritt und einem thermischen Temperschritt unterzogen ist. 16C ist eine erste Gate-Isolatorschicht, die durch Oxidation eines Oberflächenteils der epitaktischen Schicht gebildet ist. 18C ist eine erste Gate-Elektrode, die aus n-dotiertem Polysilicium gebildet ist. 19C ist eine Isolatorschicht aus TEOS oder einem ähnlichen Material, die über der Elektrode 18C liegt. 20C ist eine Oxidschicht, die an der seitlichen Oberfläche der Elektrode 18C durch thermische Oxidation gebildet ist. 21 C ist eine Siliciumnitridschicht, die an der seitlichen Oberfläche der Elektrode 18C durch LPCVD und Ätzen gebildet ist. 27A ist ein erster LDD (leicht dotierter Drain) Bereich der dadurch gebildet ist, die Siliciumnitridschicht 21 C als Seitenwand dienen zu lassen. 29A ist eine Isolatorseitenwandschicht für die Elektrode 18C, die aus TEOS oder einem ähnlichen Material gebildet ist. 30A ist ein erster Source-Drain-Bereich, der durch Ionenimplantation in einer Art Selbstausrichtung mit der Seitenwandschicht 29A, die als Ionenimplantationsseitenwand dient, gebildet ist.
  • Die Struktur des NMOS-Transistors 3 wird nun beschrieben. 14B ist ein zweiter p-Typ Trogbereich, der dadurch gebildet ist, dass die n-epitaktische Schicht einem Ionenimplantations- und einem thermischen Temperschritt der epitaktischen Schicht unterzogen wird, so dass sich der p-Trogbereich 14B bis unten zu dem Siliciumsubstrat 10 hinerstreckt. 16D ist eine zweite Gate-Isolationsschicht, die durch Oxidation eines Oberflächenteils der epitaktischen Schicht gebildet ist. 18D ist eine zweite Gate-Elektrode, die aus n-dotiertem Polysilicium gebildet ist. 19D ist eine Isolatorschicht aus TEOS oder einem ähnlichen Material, das über der Elektrode 18D liegt. 20D ist eine Oxidschicht, die durch thermische Oxidation an der seitlichen Oberfläche der Elektrode 18D gebildet ist. 21D ist eine Siliciumnitridschicht, die durch LPCVD und Ätzen an der seitlichen Oberfläche der Elektrode 18D gebildet ist. 28A ist ein zweiter LDD-Bereich, der dadurch gebildet ist, die Siliciumnitridschicht 21 D als Seitenwand dienen zu lassen. 29B ist eine Isolatorseitenwandschicht für die Elektrode 18D, die aus TEOS oder einem ähnlichen Material gebildet ist. 31A ist ein zweiter Source-Drain-Bereich, der durch Ionenimplantation in einer Weise der Selbstausrichtung mit der Seitenwandschicht 29B als Ionenimplantationsseitenwand dienend gebildet ist.
  • Das Siliciumsubstrat 10 ist Bor-dotiertes (100)-Ebenen Silicium dessen, Widerstand ungefähr 10 Ω·cm ist. Der npn bipolare Transistor 1 und der PMOS-Transistor 2 und der NMOS-Transistor 3 sind auf dem Siliciumsubstrat 10 gebildet.
  • Der vergrabene Kollektorbereich 12A des npn bipolaren Transistors 1 ist durch Verunreinigungsimplantation mit Arsen oder Antimon gebildet. Die Tiefe des Übergangs und der Schichtwiderstand des Kollektorbereichs 12A sind jeweils 1-2 um und 50-150 Ω/ . Der vergrabene n-Trogbereich 12B und der PMOS-Transistor 2 werden ebenso durch Verunreinigungsimplantation mit Arsen oder Antimon gebildet. Die Tiefe des Übergangs und der Schichtwiderstand des n-Trogbereichs 12B sind jeweils 1-2 um und 50- 150 Ω/ . Die Bildung des vergrabenen n-Trogbereichs 12B verbessert die Durchbruchspannung zwischen Drain-Source-Bereich 3 des npn bipolaren Transistors 1 und dem Siliciumsubstrat 10.
  • Arsen- oder Phosphorverunreinigungen werden auf der gesamten Oberfläche des Siliciumsubstrats 10 eingefügt, um die n-Typ epitaktische Schicht abzuscheiden, die eine Filmdicke im Bereich von 0,8 bis 1,5 um und einen Widerstand im Bereich von 1 bis 5 Ω·cm hat. Die Filmdicke der epitaktischen Schicht ist durch einen Bereich in der vertikalen Richtung des n-Kollektorbereichs 13A und des n-Trogbereichs 13B definiert. Der n-Kollektorbereich 13A ist wie folgt gebildet. Phosphor wird eingefügt, um den Kollektorbereich 13A in der epitaktischen Schicht zu bilden und zwar so, dass sich der Kollektorbereich 13A bis zu dem n-Kollektorbereich 12A des npn bipolaren Transistors 1 erstreckt. Die Tiefe des Übergangs und Oberflächenkonzentration des Kollektorbereichs 13A sind jeweils 0,8-1,5 um und ungefähr 5 · 10¹&sup6;cm&supmin;³. Der Kollektorbereich 13B ist wie folgt gebildet. Phosphor ist eingefügt, um dem Kollektorbereich 13B in der epitaktischen Schicht zu bilden und zwar so, dass sich der Kollektorbereich 13B bis zu dem n- Trogbereich 12B des PMOS-Transistors 2 erstreckt. Die Tiefe des Übergangs und die Oberflächenkonzentration des Kollektorbereichs 13B sind jeweils 0,8-1,5 um und 5 · 10¹&sup6;cm&supmin;³.
  • Die epitaktische Schichtdicke und die Verunreinigungskonzentration von sowohl dem n- Kollektorbereich 12A als auch dem n-Trogbereich 13B sind Schlüsselparameter, die nicht nur die Elementdurchbruchspannung, die Ladungsträgerlaufzeit und die Basisübergangskapazität des npn bipolaren Transistors 1, sondern auch Bauteilleistung wie Elementdurchbruchspannung und die Source-Drain-Übergangskapazität des PMOS- Transistors 2 bestimmen und sie sind durch die vorangehenden Bedingungen optimiert.
  • Der Isolatorbereich 14A ist wie folgt gebildet. Bor ist in die epitaktische Schicht eingefügt, um die Isolatorschicht 14A zu bilden und zwar so, dass sich der Isolatorbereich 14A bis zu dem Siliciumsubstrat 10 innerhalb eines Bereichs für die Isolation zwischen Elementen des npn bipolaren Transistors 1 erstreckt. Die Tiefe des Übergangs und die Oberflächenkonzentration des Isolatorbereichs 14A sind jeweils 1,2-2,0 um und ungefähr 7 · 10¹&sup6;cm&supmin;³. Der p-Trogbereich 14B ist wie folgt geformt. Bor ist in die epitaktische Schicht eingefügt, um den p-Trogbereich 14B zu formen und zwar so, dass sich der p- Trogbereich 14B zudem Siliciumsubstrat 10 erstreckt. Die Tiefe des Übergangs und die Oberflächenkonzentration des p-Trogbereichs 14B sind jeweils 1,2-2,0 um und ungefähr 7 · 10¹&sup6;cm&supmin;³
  • Die Tiefe des Übergangs und die Verunreinigungskonzentrationen von sowohl dem Isolatorbereich 14A als auch dem p-Trogbereich 14B bestimmen nicht nur die Elementdurchbruchspannung und Bauteilleistungen des NMOS-Transistors, sondern auch die Elementisolationsdurchbruchspannung des npn bipolaren Transistors 1. Falls daher die Tiefe des Übergangs und Verunreinigungskonzentration von sowohl dem Isolatorbereich 14A als auch dem n-Trogbereich 14B unzureichend sind wird die Durchbruchspannung zwischen dem Kollektorbereich 12A und dem n-Trogbereich 12B mangelhaft:
  • Die LOCOS-Schichten 15A, 15C, 15D und 15E sind Schichten für die Isolation zwischen Elementen und sind in den jeweiligen Elementisolationsbereichen des npn bipolaren Transistors 1 des PMOS-Transistors 2 und des NMOS-Transistors 3 durch selektive Oxidation gebildet. Jede LOCOS-Schicht hat eine Filmdicke im Bereich von 400 bis 800 Nanometer. Die LOCOS-Schicht 15B ist eine Schicht zur Isolation zwischen Elementen und ist im Bereich des Basiskollektorelektrodenextraktionsteils durch selektive Oxidation gebildet und hat eine Filmdicke im Bereich von 400 bis 800 Nanometer.
  • Falls die LOCOS-Schicht 15B dünn ist ergibt dies eine Erhöhung der parasitären Kapazität zwischen Basis und Kollektor des npn bipolaren Transistors 1. Falls die LOCOS- Schicht 15D dünn ist ergibt dies eine Erniedrigung der Elementisolationsdurchbruchspannung zwischen dem PMOS-Transistor 2 und dem NMOS-Transistor 3. Falls die LOCOS-Schicht 15 dick ist, wird eine große Stufe am Ende geschaffen.
  • Die erste Gate-Oxidschicht 16C ist eine Isolatorschicht, die eine Filmdicke von ungefähr 10 Nanometer hat und die auf einem Oberflächenteil der epitaktischen Schicht des PMOS-Transistors 2 durch pyrogenische Oxidation gebildet ist. Die zweite Gate- Oxidschicht 16D ist eine Isolatorschicht, die eine Filmdicke von ungefähr 10 Nanometern hat und die auf einem Oberflächenteil der epitaktischen Schicht des NMOS-Transistors 3 durch pyrogenische Oxidation gebildet ist.
  • Die Elektrode 18A wird wie folgt gebildet. Eine Polysiliciumschicht, die eine Filmdicke im Bereich von 300 bis 400 Nanometern hat wird so abgeschieden, dass ein Ende der Elektrode 18A zu dem gepfropften Basisbereich 34 verbunden ist und sich das andere Ende über die LOCOS-Schicht 15B oder 15C erstreckt. Später wird Bor als p-Typ Verunreinigungsmaterial in einem solchen Maße eingefügt, dass der Schichtwiderstand 100-200 Ω/ ist und ein Ätzschritt wird ausgeführt, um die Elektrode 18A zu bilden.
  • Die Elektrode 18C und 18D werden wie folgt gebildet. Polysilicium wird mit einer Schichtdicke im Bereich von 300 bis 400 Nanometern abgeschieden. Phosphor oder Arsen als n-Typ Verunreinigungsmaterial wird in einem solchen Maße eingefügt, dass der Schichtwiderstand 20-40 Ω/ ist. Ein Ätzschritt wird ausgeführt, um die Elektroden 18C und 18D zu bilden.
  • Jede der Isolatorschichten 19A auf der Oberseite der Elektrode 18A, die Isolatorschicht 19C auf der Oberseite der Elektrode 18C und die Isolatorschicht 19D auf der Oberseite der Elektrode 18D werden wie folgt gebildet. TEOS oder ein ähnliches Material wird auf jeder der Elektroden 18A, 18C, 18D mit einer Schichtdicke im Bereich von 120 bis 250 Nanometer abgeschieden und ein Ätzschritt wird ausgeführt.
  • In dem PMOS-Transistor 2 werden wegen einer Seitenwandoberfläche, die eine Dicke im Bereich von 100 bis 200 Nanometer hat und die aus der Oxidschicht 20C, der Siliciumnitridschicht 21 C und der Schicht 29A gemacht ist, der Source-Drain-Bereich 30A in einer Weise der Selbstausrichtung mit der Elektrode 18C gebildet.
  • Der Source-Drain-Bereich 30A ist durch einen Ionenimplantationsschritt mit Bor gebildet. Die Tiefe des Übergangs und Oberflächenkonzentration des Bereichs 30A sind jeweils ungefähr 0,2 um und ungefähr 1 · 10²&sup0;cm&supmin;³. Der LDD-Bereich 27A ist durch einen Ionenimplantationsschritt mit Bor unter Ausnutzung der Siliciumnitridschicht 21C als Implantationsseitenwand gebildet. Die Oberflächenkonzentration und Tiefe des Übergangs des CDD-Bereichs 27A sind jeweils ungefähr 1 · 10¹&sup8;cm&supmin;³ und ungefähr 0,2 um.
  • In dem NMOS-Transistor 3 werden wegen einer Seitenwand, die eine Dicke im Bereich von 100 bis 200 Nanometer hat und die aus der Oxidschicht 20D, der Siliciumnitridschicht 21D und der Schicht 29B gemacht ist, der zweite Source-Drain-Bereich 31A in einer Weise der Selbstausrichtung mit der Elektrode 18D gebildet.
  • Der Source-Drain-Bereich 31A ist durch einen Ionenimplantationsschritt mit Arsen gebildet. Die Tiefe des Übergangs und die Oberflächenkonzentration des Bereichs 31A sind jeweils ungefähr 0,1 um und ungefähr 1 · 10²&sup0;cm&supmin;³. Der LDD-Bereich 28A ist durch einen Ionenimplantationsschritt mit Phosphor unter Ausnutzung der Sliciumnitridschicht 21D als Implantationsseitenwand gebildet. Die Tiefe des Übergangs und Oberflächenkonzentration des LDD-Bereichs 28A sind jeweils ungefähr 0,2 um und ungefähr 1 · 10¹&sup8;cm&supmin;³.
  • Wegen dieser LDD-Strukturen ist die heiße-Ladungsträgerbeständigkeit verbessert und durch Optimierung der Dicke der Seitenwandoberflächen 29A und 29B auf 100- 200 Nanometer werden Elementeigenschaften wie heißer-Ladungsträgerbeständigkeit und der Wert des Sättigungsdrainstroms gut.
  • In dem npn bipolaren Transistor 1 ist die Öffnung 33 in einer Weise der Selbstausrichtung mit der Seitenwand gebildet, wobei die Seitenwand eine Dicke im Bereich von 200 bis 300 Nanometer hat und aus der Oxidschicht 20A mit einer Dicke im Bereich von 15 bis 30 Nanometer gemacht ist wobei die Siliciumnitridschicht 21A eine Dicke von 40 bis 80 Nanometer hat und die Polysiliciumschicht 22A eine Dicke von ungefähr 200 Nanometern.
  • Jede der Elektroden 25 und 26 sind wie folgt gebildet. Ein Ionenimplantationsschritt mit Arsenionen ist in einem solchen Maß ausgeführt, dass die Filmdicke 150- 300 Nanometer und der Schichtwiderstand 150-300 Ω/ ist.
  • Der gepfropfte Basisbereich 34 ist wie folgt geformt. Bor ist durch die Elektrode 18A eingefügt und als Ergebnis ist der gepfropfte Basisbereich 34 gebildet, dessen Tiefe des Übergangs und Oberflächenkonzentration jeweils 0,2-0,4 um und 1 · 10²&sup0;cm&supmin;³ bis 3 · 10²&sup0;cm&supmin;³ ist,
  • Der Basisbereich ist wie folgt gebildet. Bor ist eingeführt und als Ergebnis ist der Basisbereich 35 gebildet, dessen Tiefe des Übergangs und Oberflächenkonzentration jeweils 0,15-0,25 um und 1 · 10¹&sup9;cm&supmin;³ bis 3 · 10¹&sup9;cm&submin;³ sind.
  • Der Emitterbereich 23 ist wie folgt gebildet. Arsen ist durch die Elektrode 25A eingefügt und als Ergebnis ist der Bereich 23 gebildet, dessen Tiefe des Übergangs und Oberflächenkonzentration jeweils 0,05-0,1 um und 1 · 1020cm-3 bis 3 · 10²&sup0;cm&supmin;³ sind.
  • Der Kollektorkontaktbereich 24 ist wie folgt gebildet. Arsen ist durch die Elektrode 26 eingeführt und als Ergebnis ist der Kollektorkontaktbereich 24 gebildet, dessen Tiefe des Übergangs und Oberflächenkonzentration jeweils 0,05-0,1 um und 1 · 1020cm-3 bis 3 · 1020cm-3 sind.
  • Wie oben beschrieben bilden die Oxidschicht 20A, die Siliciumnitridschicht 21A und die Polysiliciumschicht 22A zusammen die oben erwähnte Seitenwandschicht. Wegen einer solchen Seitenwandschichtbildung sind die Öffnung 33 und der Emitterbereich 23 in einer Weise der Selbstausrichtung mit der Elektrode 18A gebildet und der gepfropfte Basisbereich 34 und die Oxidschicht 20A und die Siliciumnitridschicht 21A wirken als Isolatorschicht für die elektrische Isolierung zwischen der Elektrode 18A und der Emitterextraktionselektrode 25.
  • Gemäß der vorliegenden Ausführungsform hat die Elektrode 18A auf ihren seitlichen Oberflächen eine Isolatorschicht, die aus zwei dünnen Schichten gemacht ist und als Ergebnis ist die Schrumpfspannung, die durch die Isolationsschicht an dem Umfang des Emitterbasisübergangs anliegt, reduziert, wodurch Emitterbasisleckage kontrollierbar wird. Weiterhin ist die seitliche Oberfläche der Elektrode 18A in Kontakt mit der Elektrode 25 aus Polysilicium gebildet was ein Leiter ist, wodurch die Öffnung 33 einen größeren Durchmesser bekommt, mit anderen Worten, das Seitenverhältnis der Öffnung 33 (das Verhältnis der Höhe der Öffnung 33 zu ihrem Durchmesser) verkleinert sich. Als Ergebnis sinkt der Emitterwiderstand der Elektrode 25 aus Polysilicium ab.
  • Falls weiterhin eine Schicht aus Polysilicium, die in demselben Herstellungsschritt wie die Schritt 22A auf der seitlichen Oberfläche der Elektrode 18A gebildet ist und sich zu der LOCOS-Schicht 15B hin erstreckt, nicht entfernt wird, ergibt sich das Problem, dass Leckage zwischen anderen Leiterschichten durch solch eine Polysiliciumschicht auftreten kann oder es ergibt sich das Problem, dass sich die parasitäre Kapazität erhöht, was zu einer Verschlechterung der Eigenschaften des npn bipolaren Transistors 1 führt. So eine nicht entfernte Polysiliciumschicht wird jedoch während eines Herstellungsschritts zur Bildung der Isolatorseitenwand 29A entfernt. Dementsprechend kann ein solches Problem vermieden werden ohne die Anzahl der Fabrikationsschritte zu erhöhen.
  • Falls die aus drei Schichten bestehende Seitenwandschicht der Elektrode 18A dick ist führt dies zu einem Anstieg des Basiswiderstandes. Auf der anderen Seite falls eine solchen Seitenwand dünn ist führt dies zu einer Erhöhung der Ladungsträgerlaufzeit was einen Einfluss auf den stark dotierten gepfropften Basisbereich 34 hat. Wie oben beschrieben ist die Dicke der Seitenwandschicht als Ergebnis der Schichtung von drei Schichten, welche den ERSTEN PARAMETER des bipolaren Transistors 1 bestimmt, auf 200-300 Nanometer optimiert. Die Dicke der Seitenwandschicht der Elektroden 18C und 18D, die den ZWEITEN PARAMETER bestimmt ist auf 100-200 Nanometer optimiert. Mit anderen Worten, die Dicke der Seitenwandschicht des bipolaren Transistors 1 kann vorteilhafterweise unabhängig von der Dicke der Seitenwandschichten der Transistoren 2 und 3 optimiert werden.
    • AUSFÜHRUNGSFORM 2
  • Unter Bezug auf die begleitenden Zeichnungsfiguren wird im Folgenden eine zweite bevorzugte Ausführungsform der Erfindung beschrieben.
  • Fig. 2-7 stellen schematische Querschnitte eines Halbleitersubstrats bei verschiedenen Schritten der Herstellung einer SIC-Vorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung dar. 10 ist ein p-Typ Halbleitersubstrat aus Silicium. Das Halbleitersubstrat 10 ist mit einer epitaktischen Schicht eines n-Typ Halbleitermaterials beschichtet. 1 ist ein npn bipolarer Transistor. 2 ist ein PMOS-Transistor. 3 ist ein NMOS-Transistor. 12A ist ein n-Typ vergrabener Kollektorbereich für den npn bipolaren Transistor 1 und ist in einem oberen Bereich des Siliciumsubstrats 10 gebildet. 12B ist ein n-Typ vergrabener Trogbereich des PMOS-Transistors 2 und ist in einem oberen Bereich des Siliciumsubstrats 10 gebildet.
  • Das Siliciumsubstrat 10 ist ein Bor-dotiertes (100)-Ebenen Silicium mit einem Widerstand von ungefähr 10 Ω·cm. Der npn bipolare Transistor 1, der PMOS-Transistor 2 und der NMOS-Transistor 3 werden auf dem Siliciumsubstrat 10 gebildet.
  • Ein fotolithografischer Schritt durch durchgeführt um eine Fotoresistschicht, die auf der Oberfläche des Siliciumsubstrats 10 aufgebracht ist, zu strukturieren, um Fenster an vorbestimmten Stellenzu öffnen, an denen der npn bipolare Transistor 1 und der PMOS- Transistor 2 gebildet werden. Arsen oder Antimonionen werden durch die Fotoresiststruktur, die als Maske gegen eine Ionenimplantation dient, in das Siliciumsubstrat 10 implantiert und zwar mit einer Dosis und Implantationsenergie von jeweils ungefähr 1 · 10¹&sup5;cm&supmin;² und 40-60 KeV.
  • Die Fotoresistmaske wird von dem Siliciumsubstrat 10 durch Sauerstoffplasmaveraschung entfernt. Ein thermischer Temperschritt wird bei einer Temperatur im Bereich von 1150 bis 1200ºC für ungefähr 15-30 Minuten ausgeführt. Als ein Ergebnis werden der n-Kollektorbereich 12A und der n-Trogbereich 12B gebildet, deren Tiefe des Übergangs und Schichtwiderstand jeweils 1-2 um und 50-150 Ω/ sind.
  • Eine n-Typ epitaktische Schicht 11 wird auf dem Siliciumsubstrat 10 mit einer Filmdicke im Bereich von 0,8 bis 1,5 um und einem Widerstand von 1-5 Ω·cm durch Verunreinigungen wie Arsen und Phosphor abgeschieden. Genauer die epitaktische Schicht 11 wird bei 1050ºC und bei ungefähr 80 · 133,322 Pa unter Benutzung einer Mischung aus Dichlorsilan und Arsen abgeschieden.
  • Nun wird Fig. 3 beschrieben. 13A ist ein n-Typ Kollektorbereich, der in einem oberen Teil der epitaktischen Schicht 11 gebildet ist. 13B ist ein n-Typ Trogbereich; der in einem oberen Teil der epitaktischen Schicht 11 gebildet ist. 14A ist ein Isolatorbereich zur Isolierung zwischen Elementen. Der Isolatorbereich 14A ist bei einem oberen Teil der epitaktischen Schicht 11 so gebildet, dass sich der Bereich 14A bis zu dem Siliciumsubstrat 10 hin erstreckt. 14B ist ein p-Trogbereich für den NMOS-Transistor 3. Der p- Trogbereich 14B ist bei einem oberen Teil der epitaktischen Schicht 11 so gebildet, dass sich der Bereich 14B bis zu dem Siliciumsubstrat 10 hin erstreckt. 15A-15E sind LO- COS-Schichten um eine Isolierung zwischen den Elementen zur Verfügung zu stellen. 16A ist eine Isolatorschicht, die durch Oxidation eines Oberflächenteils der epitaktischen Schicht 11 gebildet ist. 16C ist eine erste Gate-Isolatorschicht für den PMOS-Transistor 2 und ist durch Oxidation eines Oberflächenteils der epitaktischen Schicht 11 gebildet. 16D ist eine zweite Gate-Isolatorschicht für den NMOS-Transistor 3, die durch Oxidation eines Oberflächenteils der epitaktischen Schicht 11 gebildet ist.
  • Ein fotolithografischer Schritt wird durchgeführt, um eine auf die Oberfläche der epitaktischen Schicht 11 aufgebrachte Fotoresistschicht zu strukturieren, so dass Fenster, die an vorbestimmten Stellen geöffnet werden, an denen der npn bipolare Transistor 1 und der PMOS-Transistor 2 gebildet werden. Durch eine solche Fotoresiststruktur, die als Maske gegen Ionenimplantation wirkt, wird ein Ionenimplantationsschritt mit Phosphorion an der epitaktischen Schicht 11 bei einer Dosis und einer Implantationsenergie von jeweils ungefähr 1 · 10¹³cm&supmin;² und ungefähr 100 KeV durchgeführt.
  • Die Fotoresistmaske wird von dem Siliciumsubstrat 10 durch eine Sauerstoffplasmaveraschung entfernt. Ein fotolithografischer Schritt wird durchgeführt, um eine aufgebrachte Schicht von Fotoresist zu strukturieren, so dass Fenster an vorbestimmten Stellen geöffnet werden, wo Elementisolationsbereiche für den npn bipolaren Transistor 1 und den NMOS-Transistor 3 gebildet werden. Durch einen solchen Fotoresistlayer, der als Maske gegen Ionenimplantation dient, wird ein Ionenimplantationsschritt mit Borionen mit einer Dosis und einer Implantationsenergie von jeweils 1 · 10&supmin;³cm² bis 2 · 10&supmin;³cm² und ungefähr 20 KeV durchgeführt. Die Fotoresistmaske wird von dem Siliciumsubstrat 10 durch Sauerstoffplasmaveraschung entfernt und ein thermischer Temperschritt wird in einer Stickstoffatmosphäre bei ungefähr 1100ºC für 90-150 Minuten durchgeführt.
  • Als Ergebnis einer solchen Bearbeitung ist der n-Kollektorbereich 13A dessen Diffusionstiefe und Oberflächenkonzentration jeweils 0,8-1,5 um und ungefähr 5 · 10¹&sup6;cm&supmin;³ sind gebildet, wobei er sich zu dem n-Kollektorbereich 12A des npn bipolaren Transistors 1 erstreckt. Der n-Trogbereich 13B dessen Diffusionstiefe und Oberflächenkonzentration jeweils 0,8-1,5 um und ungefähr 5 · 10¹&sup6;cm&supmin;³ sind, ist gebildet, wobei er sich bis zu dem n-Trogbereich 12B hin erstreckt. Der Isolatorbereich 14A, dessen Diffusionstiefe und Oberflächenkonzentration jeweils 1,2-2,0 um und ungefähr 7 · 10¹&sup6;cm&supmin;³ sind, ist bei einem Elementisolationsbereich gebildet, wobei er sich bis zu dem Siliciumsubstrat 10 hin erstreckt. Der p-Trogbereich 14B, dessen Diffusionstiefe und Oberflächenkonzentration jeweils 1,2-2,0 um und ungefähr 7 · 1016cm-3 sind, ist gebildet, wobei er sich zu dem Siliciumsubstrat 10 hin erstreckt.
  • Eine Siliciumnitridschicht ist bei der Oberfläche der epitaktischen Schicht 11 gebildet. Diese Siliciumnitridschicht wirkt zu dem Zeitpunkt der Bildung der LOCOS-Schichten als selektive Maske. Die Siliciumnitridschicht wird durch einen LPCVD-Schritt, bei der eine Mischung aus Dichlorsilan und Arsin verwendet wird, mit einer Filmdicke von ungefähr 120 Nanometern abgeschieden. Später wird eine Fotoresistschicht auf den Siliciumnitridfilm aufgebracht und ein fotolithografischer Schritt durchgeführt, um die Fotoresistschicht zur Bildung der Elementisolationsbereiehe der Transistoren 1, 2, 3 und des Isolatorbereichs für den Basiskollektorelektrodenextraktionsteil des bipolaren Transistors 1 zu strukturieren. Anschließend wird ein Trockenätzschritt durchgeführt, bei dem eine Mischung aus flon und einem Gas der Brominfamilie zur selektiven Entfernung der Siliciumnitridschicht von den Isolatorbereichen benutzt wird, wobei die Fotoresiststruktur als Ätzmaske dient. Die Fotoresistmaske wird von dem Siliciumsubstrat 10 durch Sauerstoffplasmaveraschung entfernt. Anschließend wird ein pyrogenischer Oxidationsschritt bei ungefähr 1050ºC für ungefähr 60 Minuten durchgeführt um die LOGOS- Schichten 15A-E jeweils mit einer Filmdicke im Bereich von 400 bis 800 Nanometern zu bilden.
  • Die Siliciumnitridschicht wird entfernt, wobei eine Lösung aus Phosphorsäure benutzt wird. Später wird ein fotolithografischer Schritt durchgeführt, um eine aufgebrachte Schicht von Fotoresist zu strukturieren, so dass ein Fenster an einer vorbestimmten Stelle, an der der PMOS-Transistor 2 gebildet wird, geöffnet wird. Durch eine solche Fotoresiststruktur, die als Maske gegen Ionenimplantationen dient wird Ionenimplantation mit Borionen bei einer Dosis und Implantationsenergie von jeweils ungefähr 4 · 10¹²cm&supmin;² und ungefähr 20 KeV durchgeführt, um die Schwellspannung des PMOS- Transistors 2 zu kontrollieren. Die Fotoresistmaske wird von dem Siliciumsubstrat 10 durch Sauerstoffplasmaveraschung entfernt. Ebenso wird ein fotolithografischer Schritt ausgeführt, um die aufgebrachte Schicht eines Fotoresists zu strukturieren, so dass ein Fenster an einer vorbestimmten Stelle, an der der NMOS-Transistor 3 gebildet wird, geöffnet wird. Durch eine Fotoresiststruktur, die als Maske gegen Ionenimplantation dient wird eine Ionenimplantation mit Borionen bei einer Dosis und Implantationsenergie von jeweils ungefähr 3 · 10¹²cm&supmin;² und ungefähr 40 KeV durchgeführt um die Schwellenspannung des NMOS-Transistors 3 zu kontrollieren. Als Ergebnis des Ionenimplantationsschritts zur Kontrolle der Schwellenspannungen wird die Schwellenspannung des PMOS-Transistors 2 zwischen 0,5 und 0,8 V gehalten und die Schwellenspannung des NMOS-Transistors 3 zwischen 0,5 und 0,8 V.
  • Die Fotoresistmaske wird von dem Siliciumsubstrat 10 durch Sauerstoffplasmaveraschung entfernt. Nachfolgend wird die gesamte Oberfläche der epitaktischen Schicht 11 einem pyrogenischen Oxidationsschritt bei ungefähr 900ºC für 30 Minuten unterzogen, wobei die Isolatorschicht 16A, die erste Gate-Isolatorschicht 16C und die zweite Gate- Isolatorschicht 16D gebildet werden, wobei jede eine Filmdicke von ungefähr 10 Nanometern hat.
  • Nun wird Fig. 4 beschrieben. 17 ist ein Emitter-Basisbildungsbereich, der in einer selbstausgerichteten Weise gebildet ist. 18A ist eine Basisextraktionselektrode aus Polysilicium für den npn bipolaren Transistor 1. 18C ist eine erste Gate-Elektrode aus Polysilicium für den PMOS-Transistor 2. 18D ist eine zweite Gate-Elektrode aus Polysilicium für den NMOS-Transistor 3. 19A ist eine TEOS-Isolatorschicht auf der Oberseite der Elektrode 18A. 19C ist eine TEOS-Isolatorschicht auf der Oberseite der Elektrode 18C. 19D ist eine TEOS-Isolatorschicht auf der Oberseite der Elektrode 18D. 20A ist eine Oxidschicht, die bei der seitlichen Oberfläche der Elektrode 18A des npn bipolaren Transistors 1 durch thermische Oxidation gebildet wird. 20C ist eine Oxidschicht, die bei einer seitlichen Oberfläche der Elektrode 18D des PMOS-Transistors 2 durch thermische Oxidation gebildet wird. 20D ist eine Oxidschicht, die bei einer seitlichen Oberfläche der Elektrode 18D des NMOS-Transistors 3 durch thermische Oxidation gebildet wird. 34 ist ein gepfropfter Basisbereich für den npn bipolaren Transistor 1. 35 ist ein aktiver Basisbereich für den npn bipolaren Transistor 1.
  • Ein Ätzschritt, der eine Fotoresistmaske, die durch Fotolithografie hergestellt wurde, als Ätzmaske benutzt und der eine Mischung aus Ammoniumfluorid und Flusssäure benutzt, wird durchgeführt, um selektiv die Isolatorschicht 16A auf dem npn bipolaren Transistor 1 wegzuätzen.
  • Die Fotoresistmaske wird von dem Siliciumsubstrat 10 durch Sauerstoffplasmaveraschung entfernt. Anschließend wird eine 300-400 Nanometer Polysiliciumschicht auf der gesamten Oberfläche der epitaktischen Schicht 11 mit einem LPCVD-Schritt, bei dem Silangas benutzt wird, abgeschieden, um die Elektroden der Transistoren 1-3 zu bilden. Dann wird durch eine vorbestimmte Fotoresiststruktur für den npn bipolaren Transistor 1, die als Maske gegen Ionenimplantation dient, eine Ionenimplantation mit Borionen bei einer Dosis im Bereich von 5 · 1015cm-2 bis 1 · 1016cm-2 und einer Implantationsenergie von ungefähr 40 KeV durchgeführt. Anschließend wird ein Sauerstoffplasmaveraschungsschritt durchgeführt, um die Fotoresistmaske zu entfernen. Anschließend wird durch eine Fotoresistmaske für die Transistoren 2 und 3, die als Maske gegen Ionenimplantation dient, eine Ionenimplantation mit Phosphorionen bei einer Dosis im Bereich von 1,5 · 1016cm-2 bis 3 · 1016cm-2 und einer Implantationsenergie von ungefähr 40 KeV durchgeführt:
  • Ein Plasmaoxidationsveraschungsschritt wird durchgeführt, um die Fotoresistmaske zu entfernen. Ein LPCVD-Schritt, bei dem eine Mischung aus TEOS und Sauerstoff verwendet wird, wird bei ungefähr 700ºC durchgeführt, um eine 120- bis 250-nm dicke Oxidschicht auf der gesamten Oberfläche der vorher abgeschiedenen Polysiliciumschicht abzuscheiden Anschließend wird unter Benutzung einer vorbestimmten Fotoresiststruktur als Maske gegen Trockenätzen die abgeschiedene Oxidschicht mit einer Mischung aus CHF3, Ammoniak und Sauerstoff trockengeätzt. Anschließend wird die abgeschiedene Polysiliciumschicht anisotrop geätzt unter Verwendung einer Mischung aus SF&sub6;, C&sub2; und ClFs, um die Elektrode 18D, die einen Schichtwiderstand im Bereich von 100 bis 200 Ω/ und die Elektrode 18C und die Elektrode 18D, die einen Schichtwiderstand im Bereich von 20 bis 40 Ω/ haben, zu bilden. Die Isolatorschichten 19A, 19C, 19D, die jede eine Filmdicke im Bereich von 120 bis 250 Nanometern hat, werden jeweils auf den Elektroden 18A, 18C, 18D gebildet und gleichzeitig wird der Emitter- Basisbildungsbereich 17 für den npn bipolaren Transistor 1 geöffnet.
  • Die Fotoresistmaske wird durch Sauerstoffplasmaveraschung entfernt. Diesem folgt ein thermischer Temperschritt bei ungefähr 900ºC für ungefähr 30 Minuten in einer Sauerstoffatmosphäre, wodurch die Oxidschicht 20A bei den seitlichen Oberflächen der Elektrode 18A gebildet wird, die Oxidschicht 20C bei den seitlichen Oberflächen der Elektrode 18C gebildet wird und die Oxidschicht 20D bei den seitlichen Oberflächen der Elektrode 18D gebildet wird, wobei jede Oxidschicht 20A, 20C, 20D eine Filmdicke im Bereich von 15 bis 30 Nanometer hat.
  • Ein thermischer Temperschritt wird bei ungefähr 950ºC für ungefähr 30 Minuten in einer Stickstoffatmosphäre ausgeführt. Dieser Temperschritt zwingt die Borverunreinigungen, die in der Elektrode 18A des npn bipolaren Transistors 1 enthalten sind, in den n- Kollektorbereich 1 3A und als Ergebnis wird der gepfropfte Basisbereich 34 gebildet, dessen Tiefe des Übergangs und Oberflächenkonzentration jeweils 0,2-0,4 um und 1 · 10²&sup0;cm&supmin;³ bis 3 · 10²&sup0;cm&supmin;³ sind.
  • Unter Benutzung einer Fotoresiststruktur von einem fotolithografischen Schritt und der Elektrode 18A als Maske gegen eine Ionenimplantation wird eine Ionenimplantation mit Borionen bei einer Dosis und einer Implantationsenergie von jeweils ungefähr 1 · 10¹³cm&supmin;² und ungefähr 10 KeV durchgeführt und als Ergebnis wird der aktive Basisbereich 35 gebildet, der eine Tiefe des Übergangs im Bereich von 150 bis 250 Nanometer und eine Oberflächenkonzentration im Bereich von 1 · 10¹&sup9;cm&supmin;³ bis 3 · 10¹&sup9;cm&supmin;³ hat. Diesem folgt die Entfernung der Fotoresistmaske durch Sauerstoffplasmaveraschung.
  • Nun wird Fig. 5 beschrieben. 21A ist eine Siliciumnitridschicht auf der seitlichen Oberfläche der Elektrode 18A. 21 C ist eine Siliciumnitridschicht auf der seitlichen Oberfläche der Elektrode 18C. 21 D ist eine Siliciumnitridschicht auf der seitlichen Oberfläche der Elektrode 18D. 22A und 22B sind Polysiliciumschichten auf der seitlichen Oberfläche der Elektrode 18A, 18A. 22E ist eine Polysiliciumschicht auf der seitlichen Oberfläche der Elektrode 18C. 22F ist eine Polysiliciumschicht auf der seitlichen Oberfläche der Elektrode 18D. 33 ist eine Emitterextraktionsöffnung, die in einer Weise der Selbstausrichtung mit der Schicht 22A und 22B gebildet ist.
  • Eine Siliciumnitridschicht wird über der gesamten epitaktischen Schicht 22 durch einen LPCVD-Schritt, bei der eine Mischung aus Dichlorsilar und Arsin benutzt wird abgeschieden um Isolatorschichten auf den seitlichen Oberflächen der Elektroden 18A, 18C, 18D zu bilden, wobei jede Isolatorschicht eine Filmdicke im Bereich von 40 bis 80 Nanometern hat.
  • Eine 200 Nanometer Polysiliciumschicht wird auf der Siliciumnitridschicht zur Bildung der Seitenwandschichten für die Elektroden 18A, 18C abgeschieden.
  • Die abgeschiedene Polysiliciumschicht wird anisotrop unter Benutzung einer Mischung aus SF&sub6; und CCl&sub4; geätzt, so dass die Polysiliciumschichten 22A und 22B an den seitlichen Oberflächen der Elektroden 18A, 18A, die Polysiliciumschicht 22E an der seitlichen Oberfläche der Elektrode 18C und die Polysiliciumschicht 22F an der seitlichen Oberfläche der Elektrode 18D gebildet wird.
  • Unter Benutzung der Polysiliciumseitenwandschichten als Masken gegen Ätzen wird ein Ätzschritt unter Benutzung einer Mischung aus flon und einem Gas der Brominfamilie ausgeführt, so dass die Siliciumnitridschichten 21A an den seitlichen Oberflächen der Elektrode 18A, die Siliciumnitridschicht 21C an der seitlichen Oberfläche der Elektrode 18C und die Siliciumnitridschicht 21 D an der seitlichen Oberfläche der Elektrode 18D gebildet wird.
  • Ein Ätzschritt, der eine Mischung aus Ammoniumfluorid und Flusssäure benutzt, wird ausgeführt, um die Oxidschicht von dem Kollektorelektroden-Bildungsbereich in dem npn bipolaren Transistor 1 von der Öffnung 33 und von dem Source- und Drain- Bildungsbereich des Transistors 2, 3 zu entfernen. Als Ergebnis ist eine 200-300 nm dicke Seitenwandschicht, die aus drei verschiedenen Schichten (d. h. der Oxidschicht 20A, der Siliciumnitridschicht 21A und der Polysiliciumschicht 22A) besteht, gebildet und zum selben Zeitpunkt wird die Öffnung 33 in einer selbstausgerichteten Weise gebildet.
  • Gemäß der vorliegenden Ausführungsform ist der ERSTE PARAMETER durch die oben erwähnte Seitenwandschicht, die aus den drei Schichten 20A, 21A, 22A gebildet ist; bestimmt.
  • Nun wird Fig. 6 beschrieben. 23 ist ein Emitterbereich für den npn bipolaren Transistor 1. Der Emitterbereich 23 ist in einer Weise der Selbstausrichtung mit der Schicht 22A, 22B auf den seitlichen Oberflächen der Elektroden 18A; 18A gebildet. 24 ist ein Kollektorkontaktbereich für den npn bipolaren Transistor 1, welcher durch thermisches Tempern gebildet wird. 25 ist eine Emitterextraktionselektrode für den npn bipolaren Transistor 1. Diese Elektrode 25 ist aus Polysilicium gebildet. 26 ist eine Kollektorextraktionselektrode für den npn bipolaren Transistor 1. Diese Elektrode 26 ist aus Polysilicium gebildet. 27A ist ein erster LDD-Bereich, der unter Benutzung der Siliciumnitridschicht 21 C als Seitenwand gebildet ist. 28A ist ein zweiter LDD-Bereich, der unter Benutzung der Siliciumnitridschicht 21 D als Seitenwand gebildet ist.
  • Eine 150-300 Nanometer Polysiliciumschicht wird auf der gesamten Oberfläche von jedem Element, das auf der epitaktischen Schicht 11 gebildet ist, durch einen LPCVD- Schritt, bei dem Silangas benutzt wird, zur Bildung der Elektroden 25 und 26 abgeschieden. Eine Ionenimplantation mit Arsenionen wird mit der abgeschiedenen Polysiliciumschicht bei einer Dosis und einer Implantationsenergie von ungefähr 1 · 10¹&sup6;cm&supmin;² und ungefähr 60 KeV durchgeführt.
  • Ein thermischer Temperschritt wird bei 900ºC für 30-60 Minuten in einer Stickstoffatmosphäre ausgeführt und als Ergebnis sind die Arsenverunreinigungen, die in der abgeschiedenen Polysiliciumschicht enthalten sind, sowohl in den n-Kollektorbereich 13A diffundiert um so den Kollektorkontaktbereich 24 zu bilden, als auch in den aktiven Basisbereich 35, um so den Emitterbereich 21 zu bilden. Die Tiefe des Übergangs und Oberflächenkonzentration von sowohl der Kollektorkontaktbereich 24 als auch dem Emitterbereich 23 sind jeweils 50 bis 100 Nanometer und 1 · 10²&sup0;cm&supmin;³ bis 3 · 10²0cm&supmin;³.
  • Dann wird unter Benutzung einer vorbestimmten Fotoresiststruktur eines fotolithografischen Schritts als Maske gegen Ätzen ein RF-Ätzschritt unter Benutzung einer Mischung von HOI, HBr und Sauerstoff an der abgeschiedenen Polysiliciumschicht bei einem Prozessdruck im Bereich von 100 · 133,322 mPa bis 200 · 133,322 mPa durchgeführt, woraufhin die Elektroden 25 und 26 für den npn bipolaren Transistor 1 gebildet werden, die einen Schichtwiderstand im Bereich von 150 bis 300 Ω/ D haben.
  • Ein weiterer RF-Ätzschritt wird mit denselben Ätzparametern wie der vorhergehenden ausgeführt, um die Schichten 22E und 22F von den seitlichen Oberflächen der Elektroden 18C, 18D zu entfernen. Anschließend wird die Fotoresistmaske durch Sauerstoffplasmaveraschung entfernt.
  • Unter Benutzung sowohl einer Fotoresiststruktur von einem fotolithografischen Schritt und der Siliciumnitridschicht 21C an der seitlichen Oberfläche der Elektrode 18C als Maske gegen Ionenimplantation wird ein Ionenimplantationsschritt mit Borionen bei einer Dosis und Implantationsenergie von jeweils ungefähr 5 · 10¹²cm&supmin;² und ungefähr 20 KeV durchgeführt und als Ergebnis wird der LDD-Bereich 27A in einer Weise der Selbstausrichtung mit der Siliciumnitridschicht 21 C an der seitlichen Oberfläche der Elektrode 18C gebildet. Die Tiefe des Übergangs und die Oberflächenkonzentration des LDD-Bereichs 27A sind jeweils ungefähr 0,2 um und ungefähr 1 · 10¹&sup8;cm&supmin;³. Anschließend wird ein Sauerstoffplasmaveraschungsschritt durchgeführt, um die Fotoresistmaske zu entfernen.
  • Dann wird, unter Ausnutzung einer Fotoresiststruktur, die mit einem fotolithografischen Schritt hergestellt wurde und der Siliciumnitridschicht 21 D als Maske gegen Ionenimplantation, ein Ionenimplantationsschritt bei einer Dosis und Implantationsenergie von jeweils ungefähr 1 · 10¹³cm&supmin;² und ungefähr 40 KeV durchgeführt: Als Ergebnis wird der LDD-Bereich 28A in einer Weise der Selbstausrichtung mit der Siliciumnitridschicht 21 D gebildet. Die Teife des Übergangs und Oberflächenkonzentration des LDD- Bereichs 28A sind jeweils ungefähr 0,2 um und 1 · 10¹&sup8;cm&supmin;³. Die Fotoresistmaske wird durch Sauerstoffplasmaveraschung entfernt.
  • Gemäß der vorliegenden Ausführungsform hat die Elektrode 18A eine mit einer Isolatorschicht, die aus zwei dünnen Schichten besteht, bedeckte Seitenwand und als Ergebnis ist die Schrumpfspannung, die durch die Isolatorschicht an den Umfang des Emitterbasisübergangs anliegt reduziert, wodurch Leckage zwischen Emitter und Basis kontrollierbar wird. Zusätzlich ist die seitliche Oberfläche der Elektrode 18A, die in Kontakt mit Elektrode 25, ist aus Polysilicium, was ein Leiter ist, gebildet, wodurch die Öffnung 33 einen größeren Durchmesser erhält, mit anderen Worten, das Seitenverhältnis der Öffnung 33 (das Verhältnis von der Höhe der Öffnung 33 zu ihrem Durchmesser) nimmt ab. Als Ergebnis nimmt der Emitterwiderstand der Elektrode 25 aus Polysilicium ab.
  • Weiterhin, falls eine Polysiliciumschicht, die über den Teilen der seitlichen Oberflächen der Elektrode 18A liegt und die nicht zu dem Bereich 17 gehört, nicht entfernt wird, ergibt sich das Problem, dass der npn bipolare Transistor 1 sehr wahrscheinlich mangelhafte Eigenschaften wegen Leckage zwischen anderen Leiterschichten durch die nicht entfernte Polysiliciumschicht oder wegen einer Erhöhung der parasitären Kapazität hat. So eine nicht entfernte Polysiliciumschicht wird jedoch zum selben Zeitpunkt entfernt bei dem die Schicht 22E entfernt wird. Daher kann ein solches Problem vermieden werden ohne die Anzahl der Herstellungsschritte zu erhöhen.
  • Nun wird Fig. 7 beschrieben. 29A ist eine TEOS-Isolatorseitenwandschicht für die Elektrode 18C. 29B ist eine TEOS-Isolatorseitenwandschicht für die Elektrode 18D. 30A ist ein erster Source-Drain-Bereich, der in einer Weise der Selbstausrichtung mit der Seitenwandschicht 29A gebildet ist. 31A ist ein zweiter Source-Drain-Bereich, der in einer Weise der Selbstausrichtung mit der Seitenwandschicht 29B gebildet ist. 32A ist eine TEOS-Isolatorseitenwandschicht für die Elektrode 18A.
  • Isolatorschichten für die Gate-Elektroden-Seitenwände werden wie folgt gebildet. Eine ungefähr 150 Nanometer Oxidschicht wird über den Elementen auf der epitaktischen Schicht 11 durch Ausführen eines LPCVD-Schritts unter Ausnutzung einer Mischung von TEOS und Sauerstoff bei ungefähr 700ºC abgeschieden.
  • Die abgeschiedene Oxidschicht wird unter Benutzung einer Mischung aus Sauerstoff und Helium anisotrop geätzt, wodurch die Seitenwandschichten 29A, 29B, 32A gebildet werden.
  • Als Ergebnis wird eine Seitenwand, die aus der Oxidschicht 20C der Siliciumnitridschicht 21 C und der Isolatorseitenwandschicht 29A besteht, gebildet. Weiterhin wird eine Seitenwand, die aus der Oxidschicht 20D der Siliciumnitridschicht 21 D und der Isolatorseitenwandschicht 29B besteht, gebildet.
  • Gemäß der vorliegenden Ausführungsform ist der ZWEITE PARAMETER von beiden Transistoren 1 und 2 durch die oben beschriebenen Seitenwände festgesetzt. Daher kann der ERSTE PARAMETER unabhängig von dem ZWEITEN PARAMETER festgesetzt und optimiert werden.
  • Eine Ionenimplantation mit Borionen, bei der eine Fotoresiststruktur, die mit einem fotolithografischen Schritt hergestellt wurde und die Isolatorseitenwandschicht 29A als Maske gegen Ionenimplantation benutzt werden, wird bei einer Dosis und Implantationsenergie von jeweils 5 · 10¹&sup5;cm&supmin;² und ungefähr 10 KeV ausgeführt. Als Ergebnis wird der Source-Drain-Bereich 30A in einer Weise der Selbstausrichtung und der Seitenwandschicht 29A gebildet. Die Tiefe des Übergangs und Oberflächenkonzentration von dem Source-Drain-Bereich 30A sind jeweils ungefähr 0,2 um und 1 · 10²&sup0;cm&supmin;³.
  • Die Fotoresistmaske wird durch Sauerstoffplasmaveraschung entfernt. Anschließend wird eine Ionenimplantation mit Arsenionen, bei der eine Fotoresistmaske, die mit einem fotolithografischen Schritt hergestellt wurde und die Isolatorseitenwandschicht 29B als Maske gegen Ionenimplantation benutzt werden bei einer Dosis und Implantationsenergie von jeweils ungefähr 5 · 1015cm-2 und ungefähr 40 KeV durchgeführt. Als Ergebnis wird der Source-Drain-Bereich 31A in einer Weise der Selbstausrichtung mit der Seitenwandschicht 29B gebildet. Die Tiefe des Übergangs und Oberflächenkonzentration des Source-Drain-Bereichs 31A sind jeweils ungefähr 0,1 um und ungefähr 1 · 10²&sup0;cm&supmin;³. Die Fotoresistmaske wird durch Sauerstoffplasmaveraschung entfernt.

Claims (6)

1. Integrierte Halbleiterschaltung mit:
(a) einem bipolaren Transistor (1) auf einem Substrat (10) aus Halbleitermaterial;
(b) einem MOS-Transistor (2, 3) auf dem Halbleitersubstrat (10);
wobei der bipolare Transistor (1) einschließt:
(a-1) eine Basisextraktionselektrode (18A); die
- mit einem extrinsischen Basisbereich (34) verbunden ist, der um eine Basisregion (35) herum angeordnet ist;
- mit einer ersten Isolatorschicht (19A) überlagert ist und
- an einer ersten seitlichen Oberfläche hiervon eine erste Seitenwandschicht hat;
(a-2) einen Emitterbereich (23);
der mit der ersten Seitenwandschicht selbstausgerichtet ist; und
(a-3) eine Emitterextraktionselektrode (25);
und wobei der MOS-Transistor (2, 3) einschließt:
(b-1) eine Gate-Elektrode (18C, 18D), die mit einer zweiten Isolatorschicht (19C, 19D) überlagert ist und die an einer seitlichen Oberfläche hiervon eine zweite Seitenwandschicht hat;
(b-2) einen Source-Drain-Bereich (30A, 31A); der mit der zweiten Seitenwandschicht selbstausgerichtet ist; wobei
die erste Seitenwandschicht eine verbundene Struktur aus einem dritten Isolator (21A) auf der seitlichen Oberfläche von der Basisextraktionselektrode (18A) und einer Leiterschicht (22A, 22B), die den dritten Isolator (21A) überlagert, umfasst; und
die zweite Seitenwandschicht eine vierte Isolatorschicht (21 C,21 D), die gleichzeitig mit der dritten Isolatorschicht (21A) gebildet ist, umfasst, dadurch gekennzeichnet, dass
die zweite Seitenwandschicht eine fünfte Isolatorschicht (29A, 29B) umfasst, die mit der vierten Isolatorschicht (21C, 21 D) verbunden ist.
2. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, dass die fünfte Isolatorschicht (29A, 29B) eine Schicht aus Siliciumoxid ist.
3. Integrierte Halbleiterschaltung gemäß Anspruch 1, gekennzeichnet durch einen Isolationsbereich (15B, 15C) der den extrinsischen Basisbereich (34) umgibt,
eine dritte Seitenwandschicht (32A), die zusätzlich an einer äußeren seitlichen Oberfläche von der Basiselektrode (18A) verschieden von der ersten seitlichen Oberfläche, die mit der ersten Seitenwandschicht (21A, 22A, 22B) überlagert ist, gebildet ist und
dadurch, dass sich die Basisextraktionselektrode (18A) teilweise über den Isolationsbereich (15B, 15C) erstreckt.
4. Integrierte Halbleiterschaltung gemäß Anspruch 1 gekennzeichnet dadurch, dass die dritte Isolationsschicht (21A) eine Siliciumnitridschicht (21A) umfasst, die so gebildet ist, dass sie eine Oxidschicht (20A), die an einer seitlichen Oberfläche der Basisextraktionselektrode gebildet ist, überlagert.
5. Integrierte Halbleiterschaltung gemäß Anspruch 1 dadurch gekennzeichnet, dass die Leiterschicht (22A, 22B) eine Schicht aus Polysilicium ist.
6. Verfahren zur Herstellung einer integrierten Halbleiterschaltung gemäß Anspruch 1 wobei das Verfahren die Schritte umfasst:
(a) Bilden eines Isolationsbereichs (15A, 15C, 15D, 15E) über dem Halbleitersubstrat (10) um den bipolaren Transistor (1) und den MOS-Transistor (2, 3) zu isolieren und Bilden eines Gate-Isolators (16A, 16C, 16D) über Elementbereichen, die die Bereiche ausschließen, wo der Isolationsbereich (15A, 15C, 15D, 15E) bereits gebildet wurde;
(b) Ausführen eines Ätzprozessschrittes, um die Gate-Isolatorschicht (16A) von einem Bereich, wo der bipolarer Transistor 1 gebildet wird, zu entfernen und Abscheiden einer ersten Leiterschicht und einer ersten Isolatorschicht über der Gesamtheit von dem so behandeltem Halbleitersubstrat;
(c) den Schritt, die erste Leiterschicht und die erste Isolatorschicht einem Ätzprozessschritt zu unterziehen, um eine Basisextraktionselektrode (18A) für den bipolaren Transistor (1), eine erste Isolatorschicht (19A) auf der Oberseite von der Basisextraktionselektrode (18A), eine Gate-Elektrode (18C, 18D) für den MOS- Transistor (2, 3) und eine zweite Isolatorschicht (19C, 19D) auf der Oberseite von der Gate-Elektrode (18C, 18D) zu bilden;
(d) Bilden einer weiteren Isolatorschicht (20A, 20C, 20D) auf
- einer seitlichen Oberfläche von der Basisextraktionselektrode (18A) auf der Oberseite eines Emitter-Bildungsbereichs (35), die von der Basisextraktionselektrode (18A) umgeben ist und
- auf einer seitlichen Oberfläche von der Gate-Elektrode (18C, 18d) und Abscheiden einer anderen Isolatorschicht und einer zweiten Leiterschicht auf der Gesamtheit von dem so behandeltem Halbleitersubstrat;
(e) den Schritt, die zweite Leiterschicht einem Ätzprozessschritt zu unterziehen, um einen Leiter (22A, 22B, 22E, 22F) zu bilden, der nur an den seitlichen Oberflächen von der Basisextraktionselektrode (18A) und an der seitlichen Oberfläche von der Gate-Elektrode (18C, 18D) vorhanden ist, um teilweise eine erste Seitenwandschicht zu bilden;
(f) Durchführen eines Ätzschritts, wobei der Leiter (22A, 22B, 22E, 22F) als Ätzmaske benutzt wird, um Teile von der weiteren Isolatorschicht und Teile von der anderer Isolatorschicht zu entfernen,
um dabei die erste Seitenwandschicht zu bilden, die strukturierte Teile von der weiteren Isolationsschicht (20A), eine dritte Isolatorschicht (21A), die ein strukturierter Teil von der anderen Isolationsschicht ist, und die zweite Leiterschicht (22A, 22B) mit einer Öffnung (30) für eine Emitterextraktionselektrode (25) umfasst und
um die Bildung einer zweiten Seitenwandschicht vorzubereiten, die einen weiteren strukturierten Teil von der weiteren Isolatorschicht (20C, 20D) und eine vierte Isolatorschicht (21C, 21D), die ein weiterer strukturierter Teil von der anderen Isolationsschicht ist, umfassen soll;
(g) Abscheiden einer dritten Leiterschicht (25) auf der Gesamtheit von dem so behandeltem Halbleitersubstrat, selektives Ätzen von der dritten Leiterschicht (25) um über der Öffnung (30) die Emitterextraktionselektrode (25) zu bilden, Ausführen eines thermischen Temperschritts, um einen Emitterbereich (23) in selbstausgerichteter Weise unterhalb der Emitterextraktionselektrode (25) zu bilden und Ausführen eines Ätzprozessschritts, um die Leiterschicht (22E, 22F) der ersten Seitenwandschicht von
- anderen seitlichen Oberflächen der Basisextraktionselektrode (18A) mit Ausnahme der seitlichen Oberfläche davon, die mit der Emitterextraktionselektrode (25) bedeckt ist, und
- von der seitlichen Oberfläche von der Gate-Elektrode (18C, 18d) zu entfernen, um die vierte Isolatorschicht freizulegen, um eine zweite Seitenwandschicht zu bilden;
(h) Bilden einer fünften Isolatorschicht (29A, 32A, 29B) auf der vierten Isolatorschicht (21 C,21 D) durch Abscheiden und Ätzen, um auf der seitlichen Oberfläche von der Gate-Elektrode die zweite Seitenwandschicht zu bilden
(i) Bilden von dem Source-Drain-Bildungsbereich (30A, 31A) in einer Weise der Selbstausrichtung mit der zweiten Seitenwandschicht (21C, 21D).
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