KR0130376B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법

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KR0130376B1
KR0130376B1 KR1019940001812A KR19940001812A KR0130376B1 KR 0130376 B1 KR0130376 B1 KR 0130376B1 KR 1019940001812 A KR1019940001812 A KR 1019940001812A KR 19940001812 A KR19940001812 A KR 19940001812A KR 0130376 B1 KR0130376 B1 KR 0130376B1
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문정환
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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 고집적 반도체 집적회로에 적용이 가능한 LDD구조를 갖는 MOS트랜지스터를 제조하기 위한 것이다.
본 발명은 제 1 도전형의 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막상에 게이트전극 형성을 위한 도전층을 형성하는 공정, 상기 도전층상에 산화방지층을 형성하는 공정, 상기 산화방지층상에 소정의 게이트형상을 갖는 포토레지스트패턴을 형성하는 공정, 상기 포토레지스트패턴을 마스크로 하여 상기 산화방지층을 선택적으로 식각하고 상기 도전층을 일정 두께만큼 선택적으로 식각하는 공정, 상기 도전층의 노출된 부분을 선택적으로 산화하여 산화막을 형성하는 공정, 상기 산화방지층을 마스크로 하여 상기 산화막을 선택적으로 식각하는 공정, 제 2 도전형의 불순물을 고농도로 이온주입하여 반도체기판냉에 소정영역에 제 2 도전형의 고농도 불순물영역을 형성하는 공정, 상기 산화방지층 및 산화막을 제거하는 공정, 제 2 도전형의 불순물을 저농도로 이온주입하여 반도체기판내의 소정영역에 제 2 도전형의 저농도 불순물 영역을 형성하는 공정, 및 산화공정 분위기하에서 어닐링하는 공정을 포함하는 것을 특징으로 반도체소자 제조방법을 제공한다.

Description

반도체 소자 제조방법
제 1 도는 일반적인 LDD구조 MOS트랜지스터 제조방법을 도시한 공정순서도.
제 2 도 내지 제 5 도는 일반적인 LDD구조 형성방법에 있어서의 문제점을 설명하기 위한 도면.
제 6 도는 종래의 개선된 LDD구조를 갖춘 MOS트랜지스터 제조방법을 도시한 공정순서도.
제 7 도는 본 발명에 의한 LDD구조를 갖춘 MOS트랜지스터 제조방법을 도시한 공정순서도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 제 1 도전형의 반도체기판 2 : 게이트절연막
13 : 도전층 14 : 산화방지층
15 : 포토레지스트패턴 16 : 산화막
18 : 제 2 도전형의 고농도 불순물영역 20 : 제 2 도전형의 저농도 불순물영역
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 LDD(Lightly Deped Drain) 구조를 갖는 MOS 트랜지스터의 제조방법에 관한 것이다.
반도체 집적회로 제조에 있어서 성능이 우수하면서 고집적화된 반도체 집적회로를 얻기 위해 반도체 집적회로를 구성하는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 크기를 줄이기 위한 노력이 계속되어 왔다.
이러한 노력의 결과로 반도체 집적회로의 제조기술이 서브마이크론(sub-micron) 수준으로 스케일 다운(scale down)되기에 이르렀다.
반도체 소자의 크기축소는 수평치수의 축소와 아울러 이에 비례한 수직치수의 축소가 이루어져야 여러 소자의 특성들과의 균형을 이룰 수 있게 된다. 즉, 소자의 크기가 줄어 들어 예컨대 트랜지스터에 있어서 소오스와 드레인간의 간격이 가까와지면 원하지 않는 소자의 특성변화가 발생하게 되는데, 그 대표적인 것이 숏채널 효과(Short channel effect)이다.
숏채널 효과를 해결하기 위해서는 수평치수(게이트 길이)의 축소와 아울러 수직치수(게이트 절연막의 두께, 접합깊이등)을 줄여야 하며, 또한 이에 따라 인가 전압(Applied Voltage)을 낮추고, 기판의 도핑농도(Doping concentration)을 높이며, 특히 채널영역의 도핑프로파일을 조절하여야 한다.
그러나 소자의 동작전원(Applied Voltage)은 그 소자를 사용하는 전자제품에서 요구하는 값을 만족시켜야 하므로 반도체소자의 치수는 축소되고 있지만 아직 반도체소자를 사용하는 전자제품에서 요구하는 동작전원은 감소되지 않고 있기 때문에 반도체소자, 특히 NMOS트랜지스터의 경우는 소오스와 드레인사이의 간격이 줄어 들게 됨에 따라 발생하는 숏채널 효과로 인해 소오스에서 인가된 전자가 드레인 근처의 급격한 고전계(High electric field)에 의해 가속되어 발생하는 핫 캐리어(Hot carrier)에 취약한 구조를 가지게 되었다.
참고문헌 『Chenming Hu et al., Hot Electron-Induced MOSFET Degradation Model, Monitor and Improvement, IEEE Transactions on Electron Devices, Vol. ED-32, No.2, 1985, pp.375-385』에 의하면, 핫캐리어로 인한 불안정성(Instability)은 숏채널 길이와 높은 인가전압에서 기인한 드레인접합 근처에서의 매우 높은 전계가 그 원인이다. 따라서 짧은 채널길이를 갖는 핫캐리어에 취약한 기존의 NMOS소자구조를 개선한 LDD구조가 제안되었다.
문헌 『K. Saito et al., A New Short Channel MOSFET with Lightly Doped Drain, Denshi Tsushin Rengo Taikai, 1978, pp.220』에 개시된 LDD구조의 특징은 좁은 폭을 가지며 자기정합적으로(Self-aligned) 형성된 N-영역(저농도 불순물영역)이 드레인접합 부근에서 고전계를 퍼지게(spread-out) 하여 높은 인가전압에서도 소오스로부터 인가된 캐리어(전자)가 급격히 가속되지 않게끔 한 것으로, 핫캐리어로 인한 소자의 불안정성을 해결한 것이다.
IM DRAM급 이상의 집적도를 갖는 소자제조기술이 연구되면서 LDD구조의 MOSFET를 제조하는 여러 기술들이 제안되었는데 그중 게이트 측벽스페이서를 이용한 LDD형성방법이 가장 전형적인 것으로, 이 기술은 현재까지 대부분의 양산기술로 사용되고 있다.
제 1 도를 참조하여 상기 게이트 측벽스페이서를 이용한 LDD 형성방법을 설명하면 다음과 같다.
먼저, 제 1 도 (a)에 도시된 바와 같이 필드산화막(2)에 의해 트랜지스터가 형성될 활성영역이 정의된 P형 반도체기판(1)사에 게이트산화막(3)과 게이트전극 형성용 도전층(4) 및 게이트 캡산화막(5)을 차례로 형성한다.
이어서 제 1 도 (b)에 도시된 바와 같이 상기 게이트 캡산화막(5) 및 도전층(4)을 게이트전극 패턴으로 패터닝하여 게이트전극(4)을 형성한다.
다음에 제 1 도 (c)에 도시된 바와 같이 N형 불순물로서 인(P)을 저농도로 이온 주입하여 기판내에 N-영역(6)을 게이트전극(4)에 자기정합적으로 형성한다.
이어서 제 1 도 (d)에 도시된 바와 같이 상기 기판 전면에 CVD(Chemical Vapor Deposition)방법에 의해 산화막(7)을 형성한 후, 제 1 도 (e)에 도시된 바와 같이 상기 CVD산화막(7)을 반응성 이온식각(RIE ; Reactive Ion Etching)기술에 의해 에치백하여 게이트 측벽스페이서(7)를 형성한다.
다음에 제 1 도 (f)에 도시된 바와 같이 N형 불순물을 고농도로 이온주입하여 깊은 접합깊이를 갖는 N+소오스 및 드레인영역(8)을 형성한다. 이때, 상기 게이트 측벽스페이서(7)가 N+소오스 및 드레인영역을 형성하기 위한 고농도 이온주입공정시 마스크 역할을 하게 되므로 게이트의 채널과 N+소오스 및 드레인사이에 N-영역(6)을 형성할 수 있게 되는 것이다.
그러나 상술한 게이트 측벽스페이서를 이용한 LDD구조를 가지는 트랜지스터 제조방법에는 몇가지 문제가 있으며, 특히 고집적, 고품위를 요구하는 차세대 반도체 소자 제조의 실용화기술로는 부적합하다.
즉, 추가공정인 게이트 측벽스페이서형성공정은 CVD산화막을 증착한 후 에치벡하는 것을 특징으로 하므로 에치백공정시 활성영역의 실리콘기판이 노출되고, 또한 노출된 활성영역이 과도식각(overetch)(즉, 실리콘기판의 손상)되며, 이와 같이 과도식각된 깊이가 실리콘기판의 위치 및 패턴의 밀도에 따라 서로 다른 양상의 심한 불균일성을 보이므로 소자의 전기적 특성이 칩상에서의 위치에 따라 불균일하게 나타낸다.
또한, 측벽스페이서 형성을 위한 에치백고정시 사용되는 CF4, CHF3, O2등의 플라즈마기류(Plasmaradical species)가 실리콘기판으로 침투하여 식각시의 RF파워에 따라 다르기는 하지만 실리콘기판 표면으로부터 500Å 범위내에서 CFx-폴리머(polymer), Si-C결합(Bond), Si-O결합, Si-O-C결합등의 화합물(compound)층을 만든다.
제2도는 산화막을 식각한 후의 실리콘기판을 SIMS(secondary ion mass spectroscopy)분석한 프로파일을 나타낸 것으로, 상기한 바와 같은 CFx-폴리머, Si-C결합, Si-O결합, Si-O-C결합을 확인할 수 있다.
그러므로 얕은 접함(shallow junction)을 요하는 고집적소자에 있어서는 상기와 같은 화합물성의 결합점(bonding site)이 접합에 인가된 전원하에서 디플리션(Dpletion)영역내에 존재하게 되므로 캐리어를 생성하는 트랩중심(Trop center)의 역할을 하여 접합의 누설전류를 증가시키는 원인이 되고 있다. 이는 문헌 『Jae Jeong Kim et al.,Cleaning process for removing of oxide etch residue, proceeding of contamination control amd defect reduction in semiconductor manufacturing I, pp.408-415, 1992, Toronto』에 잘 나타나 있다.
또한, 게이트 측벽스페이서를 이용한 LDD구조 형성방법에 있어서의 또다른 문제점은 게이트 측벽스페이서를 이용한 LDD구조 형성방법에 있어서의 또다른 문제점은 게이트 측벽스페이서가 일반적으로 거의 실리콘기판과 수직하게 형성되기 때문에 실리콘기판과 만나는 엣지(Edge)영역에 스트레스가 집중되어 측벽스페이서의 엣지로부터 기판의 벌크방향으로 제3도에 도시된 바와 같이 게이트 측벽스페이서의 모양에 따라 결정결함선(Dislocation line)이 형성된다는 것이다.
즉, 제4도에 도시된 바와 같이 실리콘기판과 이루는 각도에 따라서 실리콘기판에 인가되는 스트레스가 2.7×109dyn/cm(제4도 (b)의 경우) 내지 5.4×109dyn/cm(제4도 (a)의 경우)의 크기로 나타나며, 이 스트레스가 측벽스페어서와 실리콘기판 과 만나는 엣지영역에 집중되며, 게이트 측벽스페이서의 경사가 급격하면 할수록 결정결함(Dislocation)이 쉽게 발생되게 된다.
제5도에 도시된 바와 같이 결정결함의 증가는 소자의의 접합누설전류의 증가의 원인이 되며, 소자 페일(Fail)의 원인이 된다. 이는 문헌『Shigeo onishi et al., Formation of a Defect free Junction later by controlling defects due to As+Implantation, IEEE/IRPS,1991,pp.225-259』에 잘 나타나 있다.
소자의 크기가 축소되면서 공정의 여유도(Tolerance)가 줄게 되었으며, 그로 인하여 게이트 측벽스페이서 형성방법의 핵심공정인 CVD산화막 증착 및 식각공정에서 발생하는 실리콘기판의 과도식각, 플라즈마기의 침투,측벽스페이서 프로파일에기인한 결정결함등으로 인한 소자특성의 저하(특히, 접합누설전류의 증가)등이 크게 문제시 되고 있다. 따라서 종래의 측벽스페이서를 이용한 방법이 아닌 다른 방법으로 상기와 같은 문제를 해결하기 위한 연구가 진행되고 있다.
그 대표적인 방법으로 문헌『Shigeo onishi et al., Formation of a Defect free Junction later by controlling defects due to As+Implantation, IEEE/IRPS,1991,pp.225-259』에 게시된 방법이 있는데 제6도를 참조하여 이를 설명하면 다음과 같다.
상술한 LDD구조의 트랜지스터 제조공정과 동일한 공정에 의해 저농도 불순물영역(N-영역)까지 형성한 후, 제6도(a)에 도시된 바와 같이 CVD산화막의 에치백시 실리콘기판을 보호할 수 있는 식각저지층(9)으로서, 질화막등을 게이트전극(4)이 형성된 기판 전면에 형성한 다음 제6도(b)에 도시된 바와 같이 상기 식각저지층(9)위에 CVD산화막을 형성하고 이를 에치백하여 게이트 측벽스페이서(10)를 형성한 다음 고농도 이온주입을 행하여 제6도(c)에 도시된 바와 같이 고농도 N+소오스 및 드레인 영역(8)을 형성한다. 즉, 식각저지층에 의해 CVD산화막의 에치백공정시 에천트(Etchant)의 플라즈마류(Plasm species)로 인한 기판의 오염을 방지하는 기술이다.
그러나 상기의 방법도 측벽스페이서 프로파일이 원인이 되는 결함 발생문제는 완전히 해결할 수 없다.
본 발명은 상술한 문제점들을 해결하기 위한 것으로, VLSI(Very Large Scale Integrated Circuit)에 적합한 LDD구조를 갖는 MOS트랜지스터 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 제1도전형의 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막상에 게이트전극 형성을 위한 도전층을 형성하는 공정, 상기 도전층상에 산화방지층을 형성하는 공정, 상기 산화방지층상에 소정의 게이트형상을 갖는 포토레지스트패턴을 형성하는 공정, 상기 포토레지스트패턴을 마스크로 하여 상기 산화방지층을 선택적으로 식각하고 상기 도전층을 일정두께만큼 선택적으로 식각하는 공정, 상기 도전층의 노출된 부분을 선택적으로 산화하여 산화막을 형성하는 공정, 상기 산화방지층을 마스크로 하여 상기 산화막을 선택적으로 식각하는 공정, 제2도전형의 불순물을 고농도로 이온주입하여 반도체기판내의 소정영역에 제2도전형의 고농도 불순물영역을 형성하는 공정, 상기 산화방지층 및 산화막을 제거하는 공정, 제2도전형의 불순물을 저농도로 이온주입하여 반도체기판내의 소정영역에 제2도전형의 저농도 불순물영역을 형성하는 공정, 및 산화공정 분위기하에서 어닐링하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트전극 형성을 위한 도전층은 불순물이 도핑된 폴리실리콘 또는 비정질실리콘으로 형성하며, 상기 산화방지층은 실리콘질화막으로 형성한다.
상기 고농도의 소오스 및 드레인영역 형성을 위해 이온 주입도는 제2도전형의 불순물로는 NMOS인 경우에는 As+이온을 이용하고, PMOS인 경우에는 BF2 +또는 B+이온을 이용하는 것이 바람직하다.
또한 상기 저농도 불순물영역 형성을 위해 이온주입도는 제2도전형의 불순물로는 NMOS인 경우에는 P+또는 As+이온을 이용하고 PMOS경우에는 BF2 +또는 B+이온을이용하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 게이트 측벽스페이서를 이용하지 않고 LDD구조를 형성함으로써 16M DRAM이상의 고집적소자에 적합한 트랜지스터 제조방법을 제공한다.
제7도를 참조하여 본 발명의 일실시예에 의한 LDD구조의 MOS트랜지스터 제조방법을 설명하면 다음과 같다.
먼저,제7도(a)에 도시된 바와 같이 P형 반도체기판(11)(또는 CMOS집적회를 구성하는데 필요한 P웰과 N웰영역을 가지며 여러개의 전기적 소자가 만들어질 활성영역과 나머지 비활성영역으로 구성된 반도체기판의 N웰영역)상에 게이트절연막(12)으로서, 산화막을 900℃정도에서 H2/O2를 이용한 열산화 공정에 의해 100Å정도의 두께로 성장시킨다. 이어서 상기 게이트산화막(12)위에 게이트전극형성을 위한 도전층(13)으로서, 예컨대 불순물이 도핑된 폴리실리콘을 LPCVD(Low Pressure Chemical Vapor Deposit)방법을 이용하여 약 2000Å 두께로 증착한다. 이어서 상기 폴리실리콘층(13)상에 산화방지층(14)으로서, 예컨대 질화막 LPCVD방법에 의해 약 500Å 두께로 형성한 후, 상기 질화막(14)위에 포토레지스트(15)를 도포한 다음 사진 식각공정을 통해 선택적으로 노광 및 현상하여 소정의 게이트 전극패턴을 형성한다.
다음에 제7도 (b)에 도시된 바와 같이 상기 포토레지스트패턴(15)을 마스크로 하여 상기 질화막(14)을 CHF3/CF4가스 플라즈마를 이용하여 반응성 이온식각(RIE)하고 이어서 노출되는 상기 폴리실리콘층(14)을 HBr/Cl2가스 플라즈마를 이용하여 약 300Å정도 반응성이온식각한다. 이어서 상기 포토레지스트패턴을 H2SO4/H2O2용액에 담아 제거한다.
이어서 제7도 (c)에 도시된 바와 같이 900℃에서 H2/O2를 이용한 열산화공정에 의해 상기 폴리실리콘층(13)의 노출된 부위를 산화시켜 폴리실리콘 산화막(16)을 형성한다. 이때, 상기 폴리실리콘 산화막(16)이 상기 게이트산화막(2)과 접할 수 있도록 상기 폴리실리콘층의 노출된 부분을 그 하부까지 완전히 산화시킨다. 상기 질화막(14)은 상기 산화공정시 산화마스킹층 역할을 하게 되며 이에 따라 사이 질화막 하부의 폴리실리콘층 부위는 산화되지 않게 된다.
다음에 제7도(d)에 도시된 바와 같이 상기 질화막(14)을 마스크로 하여 CHF3/CF4가스 플라즈마를 이용한 반응성이온식각방법에 의해 상기 기판상의 게이트산화막(2)이노출될때까지 상기 폴리실리콘산화막(16)을 식각한다. 이때, 상기 폴리실리콘층(13) 산화공정시 폴리실리콘 산화막(16)이 질화막(14)하부의 측면을 어느 정도 잠식하면서 형성되기 때문에 상기와 같이 질화막(14)을 마스크로 하여 폴리 실리콘 산화막을 식각하게 되면 질화막 하부의 폴리실리콘층(13)과 이 폴리실리콘층 양측면부위에 폴리실리콘 산화막(16)이 잔류하는 형태의 게이트패턴이 형성되게 된다. 이어서 고농도 불순물 영역을 형성하기 위해 N형 불순물로서, 예컨대 비소(As)를 5.0×1015ions/cm2·40KeV의 조건으로 이온주입하여 상기 게이트 패턴 양단의 기판부위에 N+불순물영역(18)을 형성한다.
이어서 제7도 (e)에 도시된 바와 같이 상기 질화막(14)을 180℃의 H3PO4용액에 담가 제거한 후, 상기 게이트패턴의 폴리실리콘층(13) 양측면에 잔류하는 폴리실리콘 산화막(16)을 50:1의 HF용역에 담가 제거한다. 이때 , 게이트산화막(2)의 노출된 부위도 함께 식각되는데 제7도 (e)에 도시된 바와 같이 상기 폴리실리콘층(13) 꼬리부분(T)하부의 일정부분까지 식각이 일어나게 되어 폴리실리콘층(13) 꼬리부분(T)은 게이트산화막에 의해 지지되지 않고 기판표면과 일정거리를 두면서 기판상에 노출된 상태로 있게 된다. 이어서 저농도 불순물영역, 즉, LDD영역을 형성하기 위해 N형 불순물로서, 예컨대 인(P)을 2.0×1013ions/cm2·30KeV의 조건으로 이온주입한다. 이대, 상기한 바와 같이 상기 게이트패턴을 이루는 폴리실리콘층(13)측면의 폴리실리콘산화막을 제거하게 되면 제7도 (e)에 도시된 바와 같이 폴리실리콘층(13) 양단하부가 꼬리(tail)형태(T)로 형성되게 되어 상기 저농도 불순물영역 형성을 위한 이온주입을 행하면 상기 폴리실리콘층(13)의 꼬리부분(T) 하부에 저농도 불순물영역, 즉, N-영역(20)이 자기정합적으로 형성되게 된다.
다음에 제7도에 (f)에 도시된 바와 같이 고농도 불순물영역(18)과 저농도 불순물영역(20)으로 이루어지는 소오스 및 드레인영역 접합을 형성하기 위해 850℃정도의 온도의 O2/N2의 산화분위기하에서 40분간 어닐링(Annealing)을 행한다. 이때.O2/N2의 산화분위기하에서 어닐링을 행하므로 상기 폴리실리콘층(13)의 노출된 표면, 특히 꼬리부분(T)이 산화되어 제7도 (f)에 도시된 바와 같이 수직한 측면 프로파일을 갖는 게이트전극(13A)이 형성됨과 동시에 소오스 및 드레인영역상에 얇은 산화막(21)이 형성되게 된다. 이어서 보호막(22)으로서, 예컨대 CVD산화막을 강기 기판 전면에 2000Å정도의 두께로 형성한다.
한편, 본 발명의 다른 실시예로서 상기 실시예의 제7도(c)공정까지 진행한 다음 상기 산화막(16)과 산화방지막(14)을 제거한 후, n형 불순물이 이온 주입하여 LDD 구조의 소오스 및 드레인영역을 도시에 형성하는 것도 가능하다.
이는 상술한 바와같이 게이트 전극이 되는 폴리실리콘층(13)의 양단 하부가 꼬리(Tail)형태로 형성되므로 이온주입을 행하면 상기 폴리실리콘층(13) 꼬리부분(T)하부의 기판영역에는 상대적인 불순믈 농도가 낮은 n-영역이, 폴리실리콘층(13) 양단의 기판부위에는 상대적으로 불순물 농도가 높은 n+영역이 각각 형성되기 때문이다.
이와같이 n-영역과 n+영역을 동시에 형성한 후, 상기 실시예의 공정과 동일하게 어닐링 공정을 행하여 수직한 측면 프로파일을 갖는 게이트 전극을 형성한다.
상기 실시예들에서는 NMOS 예로 들어 설명하였으나, PMOS의 경우에도 상기 방법에 동일한 방법에 의해 형성하는 것이 가능함은 물론이다.PMOS인 경우에는 N형 반도체기판을 이용하고, 고농도 소오스 및 드레인 영역 및 저농도 불순물영역 형성을 위한 이온주입공정시 P형 불순물을 이용하는 것이 다를 뿐이다.
이상과 같이 본 발명은 LDD구조를 갖는 MOS트랜지스터를 게이트 측벽스페이서를 이용하지 않고 형성함으로써 상기한 종래의 게이트 측벽스페이서를 이용하여 LDD구조를 형성할 경우의 문제점들을 해결할 수 있게 되므로 제조시의 수율을 향상시킬 수 있고 소자의 특성을 안정화시킬 수 있다.
따라서 본 발명에 의해 제조된 MOS트랜지스터는 공정의 난이도가 높은 고집적 반도체소자에서 단위 면적당 더 낮은 접합누설전류 조절이 요구되는 차세대 고집적 반도체 메모리 소자의 셀트랜지스터 적용이 가능하다.

Claims (15)

  1. 제1도전형의 반도체 기판상에 게이트절연막을 형성하는 공정, 상기 게이트 절연막상에 게이트 전극 형성을 위한 도전층을 형성하는 공정, 상기 도전층상에 산화방지층을 형성하는 공정, 게이트 전극 영역이외의 영역의 상기 산화방지층과 상기 도전층의 일정 두께를 식각하는 공정, 상기 도전층의 노출된 부분을 산화하여 산화막을 형성하는 공정, 상기 산화방지층을 마스크로 하여 상기 산화막을 선택적으로 식각하는 공정, 제2도전형의 불순물을 이온 주입하여 반도체 기판내의 소정영역에 제2도전형의 고농도 불순물영역을 형성하는 공정, 상기 산화방지층 및 산화막을 제거하는 공정, 상기 도전층을 마스크로 이용하여 제2도전형의 불순물을 이온주입하여 반도체 기판내의 소정영역에 제2도전형의 저농도 불순물 영역을 형성하는 공정, 및 산화공정 분위기 하에서 어닐링하는 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 도전층은 폴리실리콘 또는 비정질실리콘중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 산화방지층은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항에 있어서, 상기 산화막이 상기 게이트절연막에 접하도록 상기 도전층을 산화하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 고농도 불순물영역 형성을 위해 이온 주입되는 제2도전형의 불순물로 As+이온을 이용하거나 BF2 +또는 B+이온을 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서, 상기 저농도 불순물 영역 형성을 위해 이온주입되는 제2도전형의 불순물로 P+또는 As+이온을 이용하거나 BF2 +또는 B+이온을 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서, 상기 산화방지층 및 산화막을 제거하는 공정은 습식식각에 의해 행하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제1항에 있어서, 상기 산화공정 분위기하에서의 어닐링공정에 의해 소오스 및 드레인접합이 형성됨과 동시에 상기 도전층의 노출된 표면부위가 산화되어 수직형태의 측면프로파일을 갖는 게이트 전극이 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제1도전형의 반도체기판상에 게이트절연막을 형성하는 공정, 상기 게이트 절연막상에 게이트전극 형성을 위한 도전층을 형성하는 공정, 상기 도전층상에 산화방지층을 형성하는 공정, 게이트전극영역이외의 영역의 상기 산화방지층과 상기 도전층의 일정 두께를 식각하는공정, 상기 도전층의 노출된 부분을 산화하여 산화막을 형성하는 공정, 상기 산화방지층 및 산화막을 제거하는 공정, 제2도전형의 불순물을 이온주입하여 반도체 기판내에 제2도전형의 고농도 불순물영역 및 저농도 불순물영역을 형성하는 공정, 및 산화공정 분위기하에서 어닐링하는 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제9항에 있어서, 상기 도전층은 폴리실리콘 또는 비정질실리콘중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제9항에 있어서, 상기 산화방지층은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제9항에 있어서, 상기 산화막이 상기 게이트절연막에 접하도록 상기 도전층을 산화하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제9항에 있어서, 상기 불순물영역 형성을 위해 이온주입되는 제2도전형의 불순믈로 As+이온을 이용하거나 BF2 +또는 B+이온을 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제9항에 있어서, 상기 산화방지층 및 산화막을 제거하는 공정은 습식식각에 의해 행하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제9항에 있어서, 상기 산화공정 분위기 하에서 어닐링공정에 의해 소오스 및 드레인 접합이 형성됨과 동시에 상기 도전층의 노출된 표면부위가 산화되어 수직형태의 측면프로파일을 갖는 게이트 전극이 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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