DE69119463T2 - Kontaktierung und deren Herstellungsverfahren für Halbleiterbauelemente - Google Patents

Kontaktierung und deren Herstellungsverfahren für Halbleiterbauelemente

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Description

  • Die vorliegende Erfindung bezieht sich auf das Gebiet von Halbleiterkomponenten und deren Herstellung. Genauer gesagt, bezieht sich die Erfindung auf sowohl bipolare als auch komplementäre Metalloxidhalbleiter-(CMOS)-Komponenten auf einem einzigen Substrat und auf ein Verfahren für deren Herstellung.
  • Bipolar- und CMOS-Komponenten und ihre Herstellung sind seit langen Jahren bekannt. Kürzlich wurden die Vorteile beider Arten von Komponenten vorteilhaft in Schaltkreise eingefügt, die beide Typen von Komponenten auf einem einzigen Substrat verwenden. Schaltungen, die sowohl bipolare als auch CMOS-Komponenten aufweisen, sind unter der Bezeichnung "BiCMOS" bekannt geworden. BiCMOS-Komponenten bieten die Vorteile der hohen Packungsdichte und des niedrigen Leistungsumsatzes von CMOS-Komponenten wie auch die hohe Geschwindigkeit bipolarer Komponenten. Eine BiCMOS-Komponente und ein Verfahren für die Herstellung desselben ist in dem US-Patent Nr. 4,764,480 (Vora) beschrieben, das auf den Inhaber der vorliegenden Erfindung übertragen wurde.
  • Während sie einigen Erfolg aufweisen, haben BiCMOS-Komponenten noch immer bestimmte Beschränkungen. Beispielsweise verringert das Oxidunterwandern in dem Isolationsprozeß die Packungsdichte von CMOS-Strukturen. Ferner verhindern die Isolationsprozesse, die in früheren Komponenten angewandt wurden, dichte Abstände der Transistoren infolge der damit einhergehenden Verringerung der Verriegelungsimmunität. Darüberhinaus ist es erforderlich gewesen, eine Durchschlagimplantierung in skalierten MOS-Komponenten vorzusehen, um Durchschlag zu verhindern. Darüberhinaus hat der Source-/Drain-Widerstand und der Source-/Drain- Kontaktwiderstand die Stromtreiberfähigkeit der MOS-Transistoren beschränkt, und die Packungsdichte der CMOS-Struktur ist begrenzt worden durch direkte Metallkontaktierung der Source-/Drain-Bereiche. Auch die Kapazität der Source-/Drain-Sperrschicht begrenzt das Wechselstromverhalten der CMOS-Strukturen.
  • Extrinsischer Basiswiderstand ist in einigen Fällen ein wichtiger Faktor für das Wechselstromverhalten von bipolaren Strukturen. Darüberhinaus verschlechtert die Kollektorsubstratsperrschichtkapazität die Geschwindigkeit von bipolaren Schaltungen.
  • Aus Obigem läßt sich ersehen, daß eine verbesserte BiCMOS-Komponente und Verfahren zur Herstellung derselben nicht nur wünschenswert ist, um Komponenten mit verbessertem Verhalten und verringerter Größe zu schaffen, sondern auch, um Komponenten zu schaffen, die einfacher und ökonomischer herstellbar sind.
  • Das Dokument M.P. Brassington u.a.: IEEE Transactions on Electron Devices 36 (1989), Nr. 4, Seiten 712-719, offenbart eine BiCMOS- Kontaktstruktur, bei der ein Silicid den Basisbereich kontaktiert und sich von dem Basisbereich von der Oxidseitenwandung des Emitters zu dem Polysiliciumbasiskontakt erstreckt. Das Silicid erstreckt sich aufwärts auf der ersten Seitenwandung der Polysiliciumschicht in Kontakt mit dem Basisbereich und überdeckt auch die obere Oberfläche des Polysiliciums. Das Silicid erstreckt sich auch längs des Source- oder Drainbereichs von der Oxidseitenwandung des Gate. Das Dokument offenbart ein Verfahren für die Herstellung dieser BiCMOS-Kontaktstruktur einschließlich der Bildung von Polysiliciumkontaktschichten, Oxidseitenwanddistanzstücken und der Silicidierung der entsprechenden Polysiliciumschichten und der Siliciumbereiche.
  • Das Dokument C. Volz u.a.: IEEE Transactions on Electron Devices 35, (1988), Nr. 11, Seiten 1861-1865, offenbart eine BiCMOS-Kontaktstruktur, bei der ein Silicid auf Teilen von Basis-, Source- und Drainbereichen auf den Seitenwandungen von Polysiliciumschichten und auf der oberen Oberfläche derselben gebildet wird.
  • Das Dokument EP-A-0264 309 offenbart eine kontinuierliche Silicidbasiskontaktstruktur für einen Bipolartransistor. Das Polysilicium steht in Kontakt mit einem dotierten monokristallinen Basisbereich, und ein kontinuierlicher Silicidkontakt erstreckt sich von einem Oxidseitenwandungsdistanzstück zu dem Polysiliciumbasiskontakt. Das Silicid verlängert sich aufwärts auf der Polyseitenwandung und längs deren oberer Oberfläche.
  • Die Oxidseitenwandungsdistanzstücke in den beiden letztgenannten Dokumenten werden in anderer Weise als in dem beigefügten Patentanspruch definiert gebildet. Insbesondere werden gemäß der vorliegenden Erfindung die Oxidseitenwandungsdistanzstücke nach dem Aufbringen der ersten und zweiten Polysiliciumbereiche gebildet.
  • Die vorliegende Erfindung schafft ein Verfahren für die Herstellung einer Kontaktstruktur einschließlich des Basiskontakts für eine BiCMOS-Komponente, die einen niedrigen Widerstand aufweisenden Basiskontakt in einfacherer und ökonomischerer Weise herzustellen ermöglicht.
  • Die Erfindung ist in dem unabhängigen Anspruch definiert. Die folgende Beschreibung offenbart auch Komponenten, die eine hohe Güte aufweisen, verringerte Abmessungen, und/oder die einfacher herstellbar sind. Die hier offenbarten Komponenten können beispielsweise verwendet werden mit emittergekoppelten Logik-(ECL)-Standardzellenkonstruktionen hoher Qualität, Mehreingangs-/Ausgangs-6-Transistor-Speicherzellen, Gattermatrixkonstruktionen mit eingebettetem Speicher und dergleichen. Die Erfindung wird in Verbindung mit BiCMOS-Technik beschrieben. Abgesehen von der Erfindung wird ein Verfahren der Bildung von Gateoxid beschrieben. Das Verfahren umfaßt die Schritte der Bildung eines Isolatorbereichs auf einer Oberfläche eines Halbleitersubstrats; Bilden einer ersten Polysiliciumschicht auf dem Isolator; Bilden einer Maske auf Abschnitten der Polysiliciumschicht, wobei die Abschnitte Gatebereiche der Feldeffektkomponenten definieren; und Abtrag des Polysiliciums und des Isolators von der Oberfläche in nicht von der Maske geschützten Bereichen.
  • Abgesehen von der Erfindung wird auch ein Verfahren der Einstellung der Schwellenspannung in einem BiCMOS-Prozeß offenbart. Ein erster Abschnitt der Feldeffektkomponenten hat einen Kanalbereich eines ersten Leitfähigkeitstyps und ein zweiter Abschnitt der Feldeffektkomponenten hat einen Kanalbereich eines zweiten Leitfähigkeitstyps. Das Verfahren umfaßt die Schritte, in einem Substrat mit einer Oberfläche mit ersten und zweiten Bereichen, des Implantieren eines ersten Dotierungsmittels in den ersten Bereichen, wobei das erste Dotierungsmittel von erstem Leitfähigkeitstyp ist, Implantieren der ersten und zweiten Bereiche mit einem zweiten Dotierungsmittel, wobei das zweite Dotierungsmittel einen zweiten Leitfähigkeitstyp aufweist, der erste Bereich einer Netto-Dotierungsmittelkonzentration des ersten Leitfähigkeitstyps hat, das Bilden von Gateoxidbereichen auf den ersten und zweiten Bereichen und das Bilden von leitenden Gates auf den Gateoxidbereichen, wobei die ersten Bereiche die Kanalbereiche eines ersten Leitfähigkeitstyps umfassen und die zweiten Bereiche die Kanalbereiche eines zweiten Leitfähig keitstyps umfassen.
  • Ein Verfahren der Bildung eines Basisbereichs in Bipolarkomponenten und eines Kanalbereichs in Feldeffektkomponenten in einem BiCMOS- Prozeß wird beschrieben, ohne einen Teil der vorliegenden Erfindung zu bilden. Das Verfahren bildet eine Halbleiterstruktur einschließlich Feldeffektkomponenten und Bipolartransistoren, wobei die Bipolartransistoren Basisbereiche eines ersten Leitfähigkeitstyps haben, mindestens einen Abschnitt der Feldeffektkomponentenkanalbereiche des ersten Leitfähigkeitstyps haben, und welches Verfahren die Schritte der Maskierung ausgewählter Bereiche der Halbleiterstruktur umfaßt, welche ausgewählten Bereiche mindestens die Basisbereiche der Bipolartransistoren umfassen. Das Implantieren der Halbleiterstruktur mit einem Dotierungsmittel des ersten Leitfähigkeitstyps zum Bereitstellen der Kanalbereiche der Komponenten mit ersten Charakteristiken ist vorgesehen. Das Bilden einer Polysiliciumschicht über zumindest den Basisbereichen, das Maskieren zweiter ausgewählter Bereiche der Halbleiterstruktur, welche zweiten ausgewählten Bereiche zumindest die Kanalbereiche der Feldeffektkomponenten umschließen, das Implantieren der Polysiliciumschicht mit einem Dotierungsmittel des ersten Leitfähigkeitstyps und das Diffundierenlassen von Dotierungsmittel aus der Polysiliciumschicht in das unterlagerte Silicium sind vorgesehen zum Bereitstellen zumindest eines Abschnitts der Basisbereiche der Bipolartransistoren mit zweiten Charakteristiken.
  • Ein Gesamtverfahren der Bildung von n- und p-Kanalfeldeffektkomponenten in einer BiCMOS-Struktur wird ebenfalls offenbart, ohne Teil der vorliegenden Erfindung zu sein. Das Substrat umfaßt einen ersten Bereich für einen Bipolartransistor, einen zweiten Bereich für einen NMOS- Transistor und einen dritten Bereich für einen PMOS-Transistor. Das Verfahren umfaßt die Schritte, in einem Halbleitersubstrat vom p-Typ, des Maskierens und Implantierens von Dotierungsmittel vom n-Typ für die Bildung einer vergrabenen Schicht vom n-Typ für die PMOS- und Bipolartransistoren; das Maskieren und Implantieren von p-Dotierungsmitteln für die Bildung einer vergrabenen Typ vom p-Typ für den NMOS-Transistor und Kanalstops vom p-Typ nahe dem ersten Bereich; das Bilden einer Epitaxialsiliciumschicht vom n-Typ auf dem Substrat; das Bilden von Feldoxidbereichen nahe dem ersten, dem zweiten und dem dritten Bereich wie auch zwischen einer Senke und einem Basisbereich des ersten Bereichs; das Maskieren und Implantieren von n-Dotierungsmitteln in den Senkebereich bis zu einer ersten Dotierungsmittelkonzentration; das Maskieren und Implantieren von n-Dotierungsmitteln in den dritten Bereich bis zu einer zweiten Dotierungsmittelkonzentration; das Maskieren und Implantieren von p-Dotierungsmitteln in den zweiten und den dritten Bereich, um so eine Schwellenspannung des NMOS- und PMOS-Transistors einzustellen; das Bilden einer Gateoxidschicht auf der Epitaxialschicht; das Bilden einer ersten Schicht aus Polysilicium auf der Gateoxidschicht; das Maskieren und Ätzen der ersten Schicht aus Polysilicium und der Oxidschicht zum Bilden von Gateoxidbereichen für den NMOS- und PMOS-Transistor; das Bilden einer zweiten Schicht aus Polysilicium auf der ersten Schicht aus Polysilicium und der Epitaxialschicht; das Maskieren und Implantieren von n- und p-Dotierungsmitteln in die zweite Polysiliciumschicht und Ätzen der Polysiliciumschicht von Bildung von Emitter-, Basis- und Kollektorkontakten für den Bipolartransistor, Source- und Drainkontakten für den NMOS- und PMOS-Transistor, und Gatepolysiliciumbereiche für den NMOS- und PMOS-Transistoren; das Implantieren von n-Typ-Dotierungsmitteln zur Bildung einer leicht dotierten Diffusion in dem NMOS-Transistor; das Maskieren und Implantieren von Bor zur Bildung einer leicht dotierten Diffusion von PMOS- und Bipolartransistoren; das Bilden von Seitenwandungsoxid an den Emitter-, Basis-, Kollektorkontakten des Bipolartransistor, der Source- und Drainkontakte des NMOS- bzw. PMOS-Transistors und der Gatepolysiliciumbereiche des NMOS- und PMOS-Transistors; das Maskieren des Seitenwandungsoxids auf dem Emitterkontakt und den Gatepolysiliciumbereichen und den Abtrag von Seitenwandungsoxid von exponierten Bereichen; das Implantieren von p-Typ-Dotierungsmitteln in den ersten und dritten Bereich; das Implantieren von n-Typ-Dotierungsmitteln in die zweiten Bereiche; das Bilden einer hochschmelzenden Metallschicht über zumindest den ersten, zweiten und dritten Bereich und das Erhitzen des Substrats, um so Metallsilicid zu bilden, worin das hochschmelzende Metall mit dem Silicium in Kontakt steht; den Abtrag von unreagiertem Metall von zumindest dem ersten, zweiten und dritten Bereich; und das Bilden eines Verdrahtungssystems für den NMOS-, PMOS- und Bipolartransistor.
  • Ein weiteres Verständnis der Natur und der Vorteile der Erfindung kann realisiert werden durch Referenz auf die verbleibenden Abschnitte der Beschreibung und die beigefügten Zeichnungen.
  • Fig. 1 ist ein Querschnitt einer BiCMOS-Struktur, hergestellt durch das Verfahren gemäß der Erfindung;
  • Fig. 2a bis 2v illustrieren die Herstellung einer BiCMOS-Komponente;
  • Fig. 3 zeigt Ic über Vce für einen Bipolartransistor, hergestellt gemäß der Erfindung;
  • Fig. 4a und 4b illustrieren Id über Vgs für PMOS- bzw. NMOSTransistoren; und
  • Fig. 5 illustriert einen BiCMOS-Ringoszillator, verwendet beim Testen einer Ausführungsform der Erfindung.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFUHRUNGSFORMEN INHALT
  • I. Allgemeines
  • II. Fabrikationssequenz von BiCMOS-Komponenten
  • III. Komponentenverhalten
    • I. Allgemeines
  • Fig. 1 illustriert eine BiCMOS-Komponente im Querschnitt, hergestellt durch das Verfahren gemäß der Erfindung. Die Komponente umfaßt einen Bipolartransistor 2 (der in der in Fig. 1 gezeigten Ausführungsform ein NPN-Transistor ist), einen n-Kanal-MOSFET (NMOS-Transistor) 4 und einen p-Kanal-MOSFET (PMOS-Transistor) 6 in demselben Substrat. Der NMOS-Transistor 4 und der PMOS-Transistor 6 sind in angemesser Weise verbunden zur Bildung einer CMOS-Struktur 8.
  • Die Komponenten werden auf einem Substrat 10 hergestellt. In der in Fig. 1 gezeigten Ausführungsform ist das Substrat ein p-Substrat mit einer Dotierungskonzentration zwischen 1x10¹³ und 1x10¹&sup6; mit einem bevorzugten Bereich von 2x10¹&sup4; und 3x10¹&sup5;/cm³. Ein unter reduziertem Druck dotiertes n-Epitaxialsilicium ist auf der Oberseite des Substrats aufgewachsen, worin die Komponenten hergestellt werden.
  • In den meisten Ausführungsformen wird der NMOS-Transistor 4 in einer p+ Wanne oder einer p Wanne 12 gebildet, und der PMOS-Transistor 6 wird in einer n+ Wanne oder n Wanne 14 gebildet. In bevorzugten Ausführungsformen ist die n Wanne 14 dotiert auf eine Konzentration von zwischen etwa 1x10¹&sup6; und 2x10¹&sup9;/cm³ mit einer bevorzugten Konzentration von etwa 2x10¹&sup6; bis 5x10¹&sup6;/cm³. Die p Wanne 12 wird dotiert auf eine allgemeine Konzentration von zwischen etwa 1x10¹&sup6; bis 1x10¹&sup8; mit einem bevorzugten Bereich von etwa 5x10 bis 7x10 cm³, obwohl ein weiter Bereich von Dotierungskonzentrationen verwendbar ist, ohne vom Schutzumfang der Erfindung abzuweichen. Die Wannen 12 und 14 ermöglichen, Komponenten komplementärer Leitfähigkeit auf einem einzigen Substrat auszubilden.
  • Der NPN-Transistor 2 ist mit einer hochdotierten vergrabenen Schicht 16 und Kollektorsenke 17 versehen, welche gemeinsam einen Anschlußbereich niedrigen Widerstandes zwischen einem Kollektorkontakt 20 und der Basis 18 bilden. In bevorzugten Ausführungsformen werden die vergrabene Schicht 16 und die Senke 17 auf eine Konzentration von zwischen 1x10¹&sup7; und 1x10² dotiert mit einem bevorzugten Bereich von etwa 5x10¹&sup8; bis 1x10²&sup0;/cm³.
  • Ein p+ Kanalstopp 19 ist zwischen dem NPN-Transistor und benachbarten Komponenten vorgesehen zum Verhindern der Oberflächeninversion des leicht dotierten Substrats, die die vergrabene Schicht 16 mit benachbarten Komponenten durchverbinden würde. Zwischen dem NMOS-Transistor 4 und dem PMOS-Transistor 6, zwischen der Senke 17 und der Basis 18, zwischen dem NPN- und NMOS-Transistor und zwischen den in Fig. 1 gezeigten Transistoren und benachbarten Transistoren sind Oxidisolationsbereiche 22a, 22b, 22c bzw. 22d vorgesehen, die typischerweise beispielsweise SiO&sub2; für die Komponentenisolation sein werden.
  • Längs der Oberfläche der Komponente und aus einer einzigen Schicht von aufgebrachtem polykristallinen Silicium (Polysilicium) gebildet, befinden sich ein Widerstand 24, Basiskontakt 26, Emitterkontakt 27a, Kollektorkontakt 20, NMOS-Drainkontakt 28, NMOS-Gate 30, NMOS-Source-/Wannenanzapfung 32a, PMOS-Drain 32b, PMOS-Gate 34 und PMOS-Source-/Wannenanzapfungskontakt 36. Ein Emitterbereich 27b wird in die monokristalline Epitaxialschicht von dem Emitterkontakt 27a hineindiffundiert. Es ist zu erkennen, daß zwar der Bereich 27a hier als Emitterkontakt bezeichnet wird, dieser Bereich jedoch manchmal von Fachleuten als ein Emitter bezeichnet wird. Keine unterschiedliche Bedeutung ist hier beabsichtigt.
  • Dünne Gateoxidschichten sind unter den NMOS- und PMOS-Transistorgates vorgesehen, und Seitenwandungsoxid 42 ist auf den NMO- und PMOS-Gates vorgesehen. In bevorzugten Ausführungsformen wird das NMOS- Gate aus hochdotiertem implantierten n+ Polysilicium gebildet, während das PMOS-Gate von n+ oder p+ implantierten Polysilicium gebildet werden kann. N-Dotierungsmittel sind in dem PMOS-Gate bevorzugt, weil n+ eine Komponente mit vergrabenem Kanal bereitstellt mit einer höheren Trägerbeweglichkeit, während p+ eine Oberflächenkanalkomponente ergibt. Seitenwandungsoxid 44 ist auch auf den Seitenwandungen des Bipolaremitters 27 vorgesehen.
  • Metallische Kontakte, d.h. Kontakte, welche Metall enthalten, wie Silicidkontakte 46, werden auf den p+ Bipolartransistorbasiskontakten 26 gebildet. Der Silicidkontakt überdeckt den oberen Abschnitt des Basiskontakts, die Seitenwandung des Basiskontakts wie auch die horizontale obere Oberfläche des Basisbereichs von der Seitenwandung des Basiskontakts herauf längs des Seitenwandungsoxids des Emitters. Ein separater Silicidkontakt 48 ist längs dem oberen Abschnitt des Emitters 27 zwischen den Seitenwandungsdistanzoxidbereichen 44 vorgesehen. Die Kontakte aus hochschmelzendem Metall, die hier gezeigt sind, reduzieren den spezifischen Widerstand der Kontakte und erhöhen deshalb die Schaltgeschwindigkeit der Komponente.
  • In ähnlicher Weise sind Silicidkontakte für den Polykollektorkontakt 20, das NMOS-Gate 30, das CMOS-Gate 34 und p+/n+ Source-/Drainpolykristallinkontakte 28, 32 und 36 vorgesehen. Wie der Kontakt für den Emitter 27 erstrecken sich die Silicidkontakte 50 und 52 für das NMOS- bzw. PMOS-Gate nur von Seitenwandungsoxid zu Seitenwandungsoxid. Umgekehrt überdecken die Silicidkontakte 54a, 54b, 54c bzw. 54d für die NMOS- und PMOS-Source- und Drainkontakte die Seitenwandung der Polysiliciumkontakte und erstrecken sich längs des horizontalen Abschnitts von Source/Drain das Seitenwandungsoxid der Gates 30 und 34 herauf. Das Silicid 55 für den Kollektorkontakt überdeckt die Seitenwandungen des Kontakts nach unten bis zu Feldoxidbereichen 22b und 22c wie auch die obere Oberfläche des Kollektorkontakts.
  • Die Struktur umfaßt ferner eine dicke (0,8 bis 1,3 und vorzugsweise etw 1,3 µm) Oxidschicht 56 zum Isolieren der Komponenten von der Metallschicht 58, die für Verdrahtungszwecke verwendet wird. Wolframstopfen 80 können optional vorgesehen werden, um die Öffnungen in der Oxidschicht 56 zwischen der ersten Metallschicht und den verschiedenen Silicidbereichen zu füllen. Zusätzliche Metall-/Oxidverdrahtungsschichten 82 können auch vorgesehen werden, überdeckt von einer Passivationsschicht 84.
    • II. Fabrikationssequenz von BiCMOS-Komponenten
  • Fig. 2a bis 2v illustrieren die Fabrikation der in Fig. 1 wiedergegebenen BiCMOS-Komponenten. Im einzelnen illustriert Fig. 2a einen Querschnitt der Komponenten bei einer ersten Stufe ihrer Herstellung. Um diese Stufe zu erreichen, wurde das Substrat freigelegt, und eine Schirmoxidschicht wurde gebildet. Die Komponent wurde dann maskiert für gleichzeitiges Implantieren von n+ Wanne 14 und npn vergrabene Schicht 16 mit Arsen, Antimon oder dergleichen. Die Implantierungsenergie, verwendet für die Bildung von Bereichen 14 und 16, beträgt vorzugsweise etwa 50 bis 200 keV mit einem bevorzugten Bereich zwischen etwa 60 und 80 keV derart, daß die Dotierungsmittelkonzentration von Bereichen 14 und 16 zwischen etwa 5x10¹&sup7; bis 2x10²&sup0; liegt mit einem bevorzugten Bereich von etwa 1x10¹&sup9; und 1x10²&sup0;/cm³. Die vergrabenen Schichten werden dann angelassen und weiter oxidiert. Wie dargestellt, wächst das Oxid etwas dicker über den n+ Bereichen.
  • Nach Bildung der n+ Bereiche 14 und 16 wird die Komponente dann wie in Fig. 2b gezeigt maskiert für gleichzeitige Bildung des p+ Kanalstopps 19 und der NMOS-Wanne 12. Die Implantierungsenergie, angewandt bei der Bildung der Bereiche 19 und 12, liegt vorzugsweise zwischen etwa 50 bis 2OOKEV mit einem bevorzugten Bereich von 140 bis 200 keV derart, daß die Dotierungskonzentration der vergrabenen p+ Schichten zwischen etwa 1x10¹&sup7; und 1x10¹&sup8;/cm³ ist. Die p+ Bereiche werden vorzugsweise mit Bor dotiert.
  • Wie in Fig. 2c gezeigt, werden dann die Kanalstoppmaske und Oxid abgetragen, und eine dotierte n-Epitaxialsiliciumschicht 21 mit einer Dicke von beispielsweise etwa 1,1 um wird über der Oberfläche des Substrats aufwachsen gelassen. Nach Deponieren von eingebetteten Schichten aus thermischem Oxid und Nitrid wird dann eine Photoresistmaske über der Oberfläche so geformt, daß das epitaxiale Silicium exponiert wird, wo Oxidbereiche 22a, 22b, 22c und 22d zu bilden sind und die aktiven Bereiche der Komponente geschützt werden. Die Oxidbereiche werden gebildet unter Anwendung des bekannten "SWAMI"-Prozesses gemäß einer Ausführungsform. Der Prozeß kann modifiziert werden durch Änderung der Siliciumätzprozedur und -tiefe und durch Wählen von unterschiedlichen Oxid/Nitrid-Oxid-Seitenwandungsschichten.
  • Im einzelnen wird gemäß einer Ausführungsform das Silicium maskiert und geätzt bis zu einer Tiefe von beispielsweise etwa 300nm (3000Å) unter Anwendung einer Plasmaätzung, wie in Fig. 2d gezeigt. Das Resist wird dann abgetragen, und eine zweite thermische Oxidschicht von etwa 40nm (400Å), eine zweite Nitridschicht (von etwa 60nm (600Å)) und eine dritte deponierte Oxidschicht (von etwa 180nm (1800Å)) werden auf der Komponente gebildet. Eine zweite Plasmaätzung wird angewandt zum Abtrag von etwa 75nm (750Å)) zusätzlichen Siliciums unter Belassung der Komponente, im wesentlichen wie in Fig. 2e gezeigt. Das verbleibende Seitenwandungsoxid wird dann abgetragen, und das Substrat wird dann unter einem hohen Druck (beispielsweise 10 Atmosphären) oxidiert in einer Oxidationsumgebung zum Aufwachsenlassen des notwendigen Feldoxids unter Hinterlassung der Komponente, wie in Fig. 2f gezeigt.
  • Danach wird das Nitrid abgezogen, und eine aufgewachsene Schirmoxidschicht mit einer Dicke von etwa 25nm (250Å) wird auf der Oberfläche des Substrats, wie in Fig. 29 gezeigt, gebildet. Eine Maske wird dann gebildet, die nur den Senkebereich 17 exponiert. Wie in Fig. 2h gezeigt, wird eine Senkeimplantierung unter Verwendung einer Implantierungsenergie von etwa 100 bis 190keV mit einer Dosis von zwischen etwa 1x10¹&sup4; udn 1x10¹&sup6; unter Anwendung von Phosphor als Dotierungsmittel ausgeführt. Die resultierende Dotierungskonzentration in dem Senkebereich 17 liegt zwischen etwa 1x10¹&sup8; und 1x10²&sup0;/cm³. Die Senkemaske wird dann entfernt, und eine separate Masken-/Ionenimplantation wird ausgeführt zum Dotieren der Wannen- und Kanalbereiche des PMOS-Transistors auf einer Konzentration von zwischen etwa 1x10¹&sup6; und 5x10¹&sup6;/cm³ unter Verwendung von Phosphor als Dotierungsmittel, wie ebenfalls in Fig. 2h gezeigt. In bevorzugten Ausführungsformen liegt die Implantierungsenergie, angewandt für den PMOS-Wannenbereich, zwischen etwa 50 und 200keV mit einer Energie von zwischen etwa 100 und 200keV, die bevorzugt ist. Die resultierende Netto-Dotierungsmittelkonzentration in dem Epitaxialkanalbereich der n-Wanne liegt zwischen etwa 1x10¹&sup6; und 4x10¹&sup6;/cm³. Die Senke und die n-Wanne werden dann angelassen und eingetrieben durch Erhitzen mit einem konventionellen thermischen Zyklus in Stickstoff.
  • Danach wird eine Maske auf der Oberfläche des Substrats gebildet, die nur die NMOS- und PMOS-Transistorbereiche exponiert. Diese Maske wird verwendet für eine Schwellenspannungsimplantierung, wie in Fig. 2i gezeigt. Die Implantierung wird verwendet zum Einstellen der Schwellenspannung des NMOS- und PMOS-Transistors, je nach Bedarf, typischerweise auf zwischen etwa 0,6 und 1,0 V. In bevorzugten Ausführungsformen ist diese Schwellenspannungsimplantierung eine Implantierung von Bor bei einer Dosis von zwischen etwa 1x10¹³ bis 5x10¹³, vorzugsweise bei 30 bis 60keV. Das Bor und das aufwärts diffundierende p+ von der p-Wanne setzen die Schwellenspannung für den NMOS-Transistor. Die Schwellenspannungsimplantierung in Verbindung mit der n-Wannenimplantierung setzt die PMOS-Schwellenspannung. In bevorzugten Ausführungsformen liefert die Schwellenspannungsimplantierung schließlich Transistoren mit Schwellenspannungen von 0,75 +/- 0,1 für NMOS- und -0,85 +/- 0,1 für PMOS-Transistoren.
  • Gemäß Fig. 2j wird das Schirmoxid dann abgezogen, und eine dünne (in der Größenordnung von 13,5 bis 16,5nm (135 bis 165Å)) Gateoxidschicht 86 wird aufwachsen gelassen, wobei man für Fachleute wohlbekannte Mittel einsetzt. Eine dünne (in der Größenordnung von 40 bis 60nm (400 bis 600Å)) Schicht aus Polysilicium 88 wird dann auf der dünnen Gateoxidschicht aufgebracht, und eine Maske 62 wird auf der Polyschicht gebildet zum Begrenzen der NMOS- und PMOS-Gates. Eine Plasmaätzung entfernt das ungewünschte Poly aus allen Bereichen des Substrats mit Ausnahme jenes über den NMOS- und PMOS-Gateoxidbereichen. Als nächste wird eine Naßätzung verwendet zum Abtrag des unterlagerten Oxids. Der Schutz des Gateoxids durch die dünne Polyschicht liefert MOS-Gates mit viel weniger Defekten, da sie nicht direkt dem Photoresist ausgesetzt sind.
  • Fig. 2k illustriert die nächste Sequenz von Prozeßschritten. Die Gateoxidmaske wird entfernt, und eine andere Schicht von intrinsischem Polysilicium 64 mit einer Dicke von ewta 100 bis 400 und vorzugsweise etwa 320nm (etwa 1000 bis 4000 und vorzugsweise etwa 3200Å) wird über der gesamten Oberfläche des Substrats aufgebracht, und eine Kappenoxidschicht 66 wird durch thermische Oxidation der Polysiliciumschicht 64 gebildet. Die Komponenten werden dann mit Photoresist maskiert zum Exponieren zumindest des Basisbereichs des Bipolartransistors und der leicht dotierten Bereiche der Widerstände. In einigen Ausführungsformen werden nur die NMOS- und PMOS-Transistorbereiche durch die Maske geschützt. Eine Basisimplantierung wird dann, wie in Fig. 21 gezeigt, ausgeführt, und die Basis wird angelassen. In bevorzugten Ausführungsformen verwendet die Basisimplantierung eine Energie von zwischen 30 und lookev, bevorzugt mit einer Implantierungsenergie von zwischen etwa 30 und 50. Die Dosis dieser Implantierung ist vorzugsweise etwa 3x10¹³ und 8x10¹&sup5;. In bevorzugten Ausführungsformen wird das Anlassen durch Erhitzen der Struktur auf 900 bis 950ºC über 30 bis 60 Minuten ausgeführt und resultiert in einem p- Basisbereich mit einer Dicke von zwischen etwa und 200nm (1000 und 2000Å) mit einer Dotierungskonzentration von zwischen etwa 1x10¹&sup8; und 1x10¹&sup9;/cm³, bevorzugt mit einer Dotierungskonzentration von etwa 5x10¹&sup8;/cm³.
  • Danach wird, wie in Fig. 2m illustriert, eine Maske gebildet, die Bereiche 70a, 70b, 70c und 70d exponiert, die schließlich einen Teil des Widerstandes, der Basiskontakte und des Kontakts 32 bilden. Die Bereiche werden vorzugsweise p+ dotiert für eine Konzentration von zwischen 1x10¹&sup9; und 1x10²&sup0;/cm³ mit einer Dotierungskonzentration von etwa 6x10¹&sup9;/cm³ unter Verwendung von Bor als bevorzugt. Die p+ Maske wird entfernt, und eine andere Maske wird auf der Oberfläche der Komponente gebildet zum Exponieren von Bereichen 68a, 68b und 68c, die schließlich als Bipolaremitter, Bipolarkollektorkontakte, Source-/Drainkontakte und Gates der MOS-Transistoren dienen. Die Bereiche 68 werden n+ dotiert unter Verwendung einer Arsenimplantierung mit einer Energie von etwa 100keV bis zu einer Konzentration von zwischen etwa 5x10¹&sup9; und 1x10²&sup0;/cm³. Wie oben erörtert, kann das p+ Gate entweder n+ oder p+ sein und kann demgemäß entweder in der n+ oder in der p+ Maske enthalten sein.
  • Eine Schicht aus Nitrid 67 mit einer Dicke von zwischen etwa 100 und 120nm (1000 und 1200Å) wird dann aufgebracht für den Zweck der Verhinderung von Ätzunterschneidung des unterlagerten Polysiliciums, und um zu verhindern, daß die Verbindungsimplantierung in Gates und Emitter geht. Die Polysilicimschicht 64 wird dann bei 900ºC über eine Zeit von etwa 15 Minuten angelassen.
  • Als nächstes wird eine Maske auf der Oberfläche des Nitrids gebildet zum Schützen der Basis-, Emitter- und Kollektorkontakte der Bipolartransistoren und der Source des Gates und des Drains der NMOS- und PMOS-Transistoren. Eine Trockenätzung mit Chlorchemie resultiert in der Struktur, die in Fig. 2n gezeigt ist. Wie dargestellt, wird die Ätzung derart ausgeführt, daß die Bipolarbasis und der Epitaxialbereich nahe dem Gate der MOSFETS unter die ursprüngliche Expitaxialoberfläche um etwa 100 bis 200nm (1000 bis 2000Å) geätzt wird.
  • Die nächste Sequenz von Schritten ist in Fig. 20 illustriert. Die Ätzmaske wird entfernt. Eine Leichtdotierungsdrainimplantierung (LDD) wird ausgeführt, bei der die Source und das Drain des NMOS-Transistors leicht mit einem n-Dotierungsmittel, wie Phosphor, implantiert werden unter Verwendung einer Implantierungsenergie von zwischen etwa 20 und 50keV, mit Implantierungsenergien von zwischen 20 und 40keV bevorzugt. Diese Implantierung resultiert in Source- und Drainbereichen 72, die selbstausgefluchtet sind mit dem NMOS-Gate mit einer Dotierungskonzentration von etwa 50x10¹&sup7; bis 1x10¹&sup9;/cm³. Nach einem Oxidationsschritt zum Aufwachsenlassen eines Kappenoxids wird eine p-LDD ausgeführt unter Anwendung eines Dotierungsmittels, wie BF&sub2;, über der Oberfläche des Bipolartransistors und des PMOS-Transistors, wobei die Source und Drain des PMOS-Transistors und der Basisbereich des Bipolartransistors durch eine Maske exponiert werden. Ein später dotierter p- Bereich 74, der selbstausfluchtet ist mit dem Emitter, wird in der Basis des Bipolartransistors gebildet, und ein stärker dotierter p- Bereich 76, der selbstausgefluchtet ist mit dem Gate, wird rings um das Gate des PMOS- Transistors gebildet. Die resultierende Netto-Dotierungsmittelkonzentration in den Bereichen 74 und 76 liegt zwischen etwa 5x10¹&sup7; und 1x10¹&sup9;/cm³. Die Implantierungsenergie liegt vorzugsweise zwischen etwa 40 und 60keV. Wie gezeigt, werden stärker dotierte Wannenverbindungen ebenfalls aus den NMOS- und PMOS-Kontakten diffundiert. Auch ein Emitterbereich 27b wird aus dem überlagerten Emitterkontakt 27a diffundiert, und stark dotierte extrinsische Basisbereiche werden aus dem Basiskontakt diffundiert.
  • Gemäß Fig. 2p wird Nitrid von der Oberfläche der Komponente abgezogen, und ein Niedertemperaturoxidauftrag (LTO) wird ausgeführt. Eine Silicidausschlußmaske (nicht dargestellt) wird auf der Komponente auf Polysiliciumbereichen gebildet, wo die Silicidformation nicht gewünscht wird (beispielsweise über dem mittleren Abschnitt des Widerstandes). Das Oxid wird dann zurückgeätzt unter Belassung von Distanzoxid auf exponierten Seiten der Sourcekontakte, Drainkontakte, Gates, Emitter und Kollektorkontakte unter Anwendung von dem Fachmann bekannten Mitteln. Die in Fig. 2p gezeigte Maske wird dann über der Komponente gebildet für den Schutz zumindest des Seitenwandungsoxids auf dem Bipolaremitter, den Gates von NMOS- und PMOS-Transistoren und dem Widerstand. Die Komponente wird mit BOE geätzt über etwa 1 Minute und, wie in Fig. 2q gezeigt, wird das Oxid entfernt von der Seitenwandung der Widerstands-/Basiskontakte, der Kollektorkontakte und der Source- und Drainkontakte des NMOS- und PMOS-Transistors. In alternativen Ausführungsformen wird Seitenwandungsoxid selektiv auf der Seitenwandung von Polysilicium gebildet.
  • Gemäß Fig. 2r wird eine Maske gebildet, und eine starke p+ Implantierung (BF&sub2;) wird in den Bereichen ausgeführt, die dort gezeigt sind, d.h. in dem Bereich von Source/Drain des PMOS-Transistors und dem extrinsischen Basisbereich des Bipolartransistors. Der Zweck dieser Implantierung besteht darin, weiter die Widerstände von Sourceldrain und extrinsischem Basisbereich abzusenken. Die Implantierung verwendet eine Energie von zwischen etwa 40 und 660keV. In ähnlicher Weise wie in Fig. 25 gezeigt wird eine n+ (Arsen-) Implantierung in dem Bereich von Source/Drain des NMOS-Transistors zwecks Bildung der Sourceldrain-Bereiche und Absenkung ihrer Widerstände ausgeführt. Die Arsenimplantierung verwendet eine Energie von zwischen 50 und 100keV. Die Komponente wird dann optional bei einer Temperatur von etwa 900 bis 950ºC während etwa 10 bis 30 Minuten angelassen oder bei einer Temperatur von 1000 bis 1100ºC für etwa 10 bis 30 Sekunden unter Verwendung eines rapiden thermischen Anlaßprozesses.
  • Als nächstes wird eine Schicht aus hochschmelzenden Metall, wie Titan, Molybdän, Tantal, Wolfram oder dergleichen, über der Oberfläche der Komponente deponiert. Unter Verwendung von Fachleuten gut bekannten Mitteln wird diese Schicht erhitzt zur Bildung von Metallsilicid in Bereichen, wo das aufgebrachte Metall in Kontakt mit Polysilicium ist. Verbleibendes, nicht reagiertes Metall wird dann weggeätzt von der Komponente unter Belassung einer Struktur, wie in Fig. 2t gezeigt. Wie dort gezeigt, sind die Bipolarpolysiliciumbasiskontakte mit Silicid 46 über ihren horizontalen oberen Oberflächen und längs ihrer vertikalen Seitenwandungen bedeckt. Zusätzlich erstrecken sich die Silicidkontakte von den vertikalen Seitenwandungen längs der horizontalen oberen Oberfläche der Einkristallbasis vollständig bis zu dem Seitenwandungsoxid des Emitters. Der Silicidkontakt 48 des Emitters erstreckt sich über die horizontale obere Oberfläche des Emitterkontakts von einem Seitenwandungsoxid zu dem gegenüberliegenden Seitenwandungsoxid. Das Silicid 80 auf dem Kollektorkontakt 20 erstreckt sich nach oben längs beider vertikaler Seitenwandungen des Kollektorkontakts und vollständig über die horizontale obere Oberfläche des Kontakts, wobei sie an den Feldoxidbereichen 22b und 22c endet. Das Silicid 54a auf dem NMOS-Polysiliciumkontakt 28 erstreckt sich von dem Feldoxidbereich 22c aufwärts längs der vertikalen Seitenwandung des Kontakts über seine obere Oberfläche und nach unten längs des vertikalen Abschnitts des Kontakts zu dem Einkristall- Sourcebereich des NMOS-Transistors. Zusätzlich erstreckt sich das Sihcid von dem Kontakt über dem horizontalen oberen Abschnitt der Source-/Drainbereiche zu dem Gateseitenwandungsoxid. Wie der bipolare Emitter umfaßt das Polysiliciumgate des NMOS-Transistors Silicid 50 über seiner oberen Oberfläche, das sich von einer Oxidseitenwandung zu dem gegenüberliegenden Seitenwandungsoxid erstreckt.
  • Die Polysiliciumwannenanzapfung 32 ist ebenfalls mit Silicid bedeckt, das sowohl die vertikalen Seitenwandungen als auch die horizontale obere Oberfläche des Kontakts überdeckt. Zusätzlich erstreckt sich das Silicid über die obere Oberfäche der Transistoren aufwärts zu dem Seitenwandungsoxid der Transistorgates. Das PMOS-Gate umfaßt Silicid 52 über seiner horizontalen oberen Oberfläche, während der PMOS-Sourcekontakt Silicid 54c über seiner horizontalen oberen Oberfläche , seiner vertikalen Seitenwandung und über der horizontalen Oberfläche des Drain bis zu dem Gateseitenwandungsoxid umfaßt.
  • Das hier offenbarte Kontaktschema bewirkt verringerten Source/Drain-Widerstand durch die Silicidierung des Seitenwandungspolysiliciumkontaktstreifens, wodurch die Stromtreiberfähigkeit der CMOS-Transistoren vergrößert wird und der Polysilicium-Siliciumkontaktwiderstand eliminiert wird. Verringerung des Polysilicium-Source/Drain zu der epitaxialen Silicium-Source/Drainüberlappung wird erzielt durch Entfernung des Seitenwandungsdistanzoxids und Silicidierung dieser Seitenwandung, da der Strom durch dieses Seitenwandungssilicid geführt wird und nicht durch die epitaxiale Silicium-Polysilicium-Grenzschicht. Dies sorgt für eine höhere Packungsdichte infolge kleinerer aktiver CMOS-Transistorflächen.
  • Die Entfernung des Distanzseitenwandungsoxids und Silicidierung der extrinsischen Basispolysiliciumseitenwandung verringern den extrinsischen Basiswiderstand, wodurch das Problem mit dem hohen Polysilicium-Siliciumkontaktwiderstand eliminiert wird, was die elektrischen Charakteristiken des Bipolartransistors verbessert. Die Bipolartransistorgeometrie wird verkleinert durch Silicidierung des extrinsischen Seitenwandbasispoly und durch Verringerung der überlappung des Basispolysiliciums mit dem Epitaxialsilicium; infolgedessen erhält man eine niedrigere extrinsische Basissperrschichtkapazität in Verbindung mit einem kleineren extrinsischen Basiswiderstand. Auch die Verringerung der aktiven Bipolartransistorfläche infolge der Seitenwandungssilicidierung verringert ebenfalls die Kollektorsubstratgrenzschichtkapazität, wodurch die elektrischen Transistorcharakteristiken verbessert werden. Weiterhin wird die Silicidierung des Kollektorseitenwandungspoly für das Kontaktieren des silicidierten Polysiliciums zu dem silicidierten Siliciumkollektor den Kollektorwiderstand verringern durch Eliminierung des Kontaktwiderstandes von Polysilicium zu Silicium. Dieser verringerte Widerstand erlaubt auch die Herabsetzung der Kollektorfläche und damit eine Verringerung der Kollektorsubstratkapazität und eine Zunahme in der Packungsdi chte
  • Es wird angenommen, daß die Seitenwandungssilicidierung der lokalen Verdrahtungen den Widerstand der Verdrahtung um einen Faktor von 2 verbessert, wodurch das Schaltungsverhalten verbessert wird. Silicidiertes Polysilicium gemäß der Erfindung, wie angewandt auf Masseanzapfung, würde den Masseanzapfwiderstand durch Leitung des Stromes durch die silicidierte Seitenwandungspolyanzapfung zu dem Substrat herabsetzen anstatt des dotierten Polysiliciums zu dem Substrat.
  • Fig. 2u illustriert den nächsten Schritt in dem Herstellungsabflauf, wobei die Oxidschicht 56 aufgebracht und maskiert wird zum Bilden von Kontaktlöchern darin. Metall wird auf der Oberfläche der Komponente aufgebracht, maskiert und geätzt aus ausgewählten Bereichen unter Lieferung der Komponente, wie in Fig. 2v gezeigt. In alternativen Ausführungsformen werden die Kontaktlöcher mit Wolfram gefüllt und rückgeätzt, um so eine planare Oberfläche zu bilden, bevor die Metallverdrahtungsschicht aufgebracht wird. Danach werden zusätzliche Metallisierungsschichten gebildet, und die Komponente wird passiviert, womit man die Struktur, die in Fig. 1 gezeigt ist, erhält.
    • III. Komponentenverhalten
  • Tabelle 1 faßt die elektrischen Parameter von Komponenten zusammen, die gemäß einer Ausführungsform der obigen Erfindung hergestellt wurden. Tabelle 1 illustriert die elektrischen Sollcharakteristiken von CMOS und Bipolar gemäß einer Ausführungsform der Erfindung. Tabelle 1 BiCMOS-Transistorparameter
  • Fig. 3 illustriert eine typische Ic-über-Vce-Kurve für einen Bipolartransistor, hergestellt gemäß einer Ausführungsform der Erfindung. Fig. 3 zeigt, daß die Komponenten eine hohe Frühe Spannung haben.
  • Fig. 4a und 4b sind Unterschwellenverläufe für 40/0,8 (d.h. Breite = 40 µm, Länge = 0,8 µm) PMOS- bzw. NMOS-Transistoren für Drainspanungen von 0,1 und 5 Volt. Die Transistoren haben Einlaus-Stromverhältnisse von mehr als 6 Dekaden mit Leckströmen im pA-Bereich für Vds = +/-5V.
  • Tabelle 2 listet tatsächliche Gateverzögerungen für belastete und unbelastete CMOS-, BiCMOS- und ECL-Komponenten auf, hergestellt gemäß einer Ausführungsform der Erfindung. Fig. 5 illustriert die BiCMOS- Ringzelle, verwendet für die Entwicklung der in Fig. 2 gezeigten Daten. Tabelle 2 illustriert, daß gemäß der Erfindung hergestellte Komponenten CMOS-Komponenten höher Güte liefern. Tabelle 2 Ringoszillatorverzögerung (Picosekunden)
  • Es ist selbstverständlich, daß die obige Beschreibung als illustrativ zu verstehen ist, nicht jedoch als beschränkend. Zahlreiche Variationen der Erfindung werden für Fachleute bei Durchsicht dieser Offenbarung ersichtlich. Nur beispielshalber sind bestimmte Bereiche der Komponenten, die hier gezeigt wurden, als vom p-Typ oder n-Typ illustriert worden, doch versteht es sich für Fachleute, daß die Rolle von n- und p-Dotierungsmitteln ohne weiteres reversiert werden kann. Während darüberhinaus die Erfindung bezüglich spezifischer Dotierungskonzentrationen in einigen Fällen illustriert wurde, sollte es auch klar sein, daß ein breiter Bereich von Dotierungsmittelkonzentrationen für viele Merkmale der Komponenten hierin verwenden werden kann, ohne vom Schutzumfang der Erfindung abzuweichen. Während darüberhinaus die Erfindung primär in Beziehung zu einer BiCMOS-Komponente beschrieben worden ist, könnten viele Facetten der Erfindung bei der isolierten Herstellung von Bipolartransistoren angewendet werden.

Claims (1)

  1. Ein Verfahren für das Herstellen einer Kontaktstruktur in einer BiCMOS-Halbleiterkomponente, umfassend die Schritte:
    a) Bilden eines ersten Polysiliciumbereichs (26) in direktem Kontakt und in Uberlappung mit einem dotierten aktiven Basisbereich (18) eines Substrats der BiCMOS-Halbleiterkomponente, welcher erste Polysiliciumbereich eine erste Polysiliciumseitenwandung aufweist in Kontakt mit dem aktiven Bereich;
    b) Bilden eines zweiten Polysiliciumbereichs (27a) in direktem Kontakt mit dem Substrat, welcher zweite Polysiliciumbereich eine zweite Polysiliciumseitenwandung aufweist im Abstand von und gegenüber der ersten Seitenwandung des ersten Polysiliciums, welche zweite Polysiliciumseitenwandung in Kontakt mit dem Substrat ist;
    c) nachfolgendes Bilden von Oxidseitenwandungsdistanzelementen auf der ersten und der zweiten Seitenwandung des ersten bzw. zweiten Polysiliciumbereichs;
    d) Abtragen des Seitenwandungsdistanzelements an der ersten Seitenwandung, während das Seitenwandungdistanzelement (44) auf der zweiten Seitenwandung beibehalten wird;
    e) Bilden einer Schicht aus hochschmelzendem Metall auf dem ersten und dem zweiten Polysiliciumbereich und dem aktiven Bereich;
    f) Erhitzen der Metallschicht, um so Metallsilicid (46, 48) zu bilden, wo das Metall in Kontakt mit Silicium ist; und
    g) Abtragen von nichtreagiertem Metall, um so einen kontinuierlichen Silicidkontakt zu belassen, der sich über eine obere Oberfläche des ersten Polysiliciumbereichs nach unten längs der ersten Seitenwandung des ersten Polysiliciumbereichs und über den aktiven Bereich erstreckt, an dem Seitenwandungsdistanzelement, das auf der zweiten Seitenwandung ausgebildet ist, endend.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410173A (en) * 1991-01-28 1995-04-25 Kikushima; Ken'ichi Semiconductor integrated circuit device
US5629547A (en) * 1991-04-23 1997-05-13 Intel Corporation BICMOS process for counter doped collector
GB2255226B (en) * 1991-04-23 1995-03-01 Intel Corp Bicmos process for counter doped collector
JPH05226589A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法
US5286991A (en) * 1992-08-26 1994-02-15 Pioneer Semiconductor Corporation Capacitor for a BiCMOS device
JPH0685177A (ja) * 1992-08-31 1994-03-25 Hitachi Ltd 半導体集積回路装置
EP0595484A1 (de) * 1992-10-22 1994-05-04 National Semiconductor Corporation NMOS LDD PMOS HALO IC Herstellungsverfahren für CMOS Transistoren
JP2886420B2 (ja) * 1992-10-23 1999-04-26 三菱電機株式会社 半導体装置の製造方法
JP3462886B2 (ja) * 1993-03-11 2003-11-05 株式会社東芝 半導体装置
US5506158A (en) * 1994-07-27 1996-04-09 Texas Instruments Incorporated BiCMOS process with surface channel PMOS transistor
US5824577A (en) * 1995-02-16 1998-10-20 National Semiconductor Corporation MOSFET with reduced leakage current
US5478762A (en) * 1995-03-16 1995-12-26 Taiwan Semiconductor Manufacturing Company Method for producing patterning alignment marks in oxide
US6911681B1 (en) * 2004-04-14 2005-06-28 International Business Machines Corporation Method of base formation in a BiCMOS process
US20090042395A1 (en) * 2007-07-13 2009-02-12 Chien-Ling Chan Spacer process for CMOS fabrication with bipolar transistor leakage prevention
US8274110B2 (en) 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
US8421164B2 (en) 2010-01-05 2013-04-16 Micron Technology, Inc. Memory cell array with semiconductor selection device for multiple memory cells
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US20170373174A1 (en) * 2016-06-25 2017-12-28 Texas Instruments Incorporated Radiation enhanced bipolar transistor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3955269A (en) * 1975-06-19 1976-05-11 International Business Machines Corporation Fabricating high performance integrated bipolar and complementary field effect transistors
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
US4507847A (en) * 1982-06-22 1985-04-02 Ncr Corporation Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
JPS60134466A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体装置およびその製造方法
JPS6116571A (ja) * 1984-07-03 1986-01-24 Ricoh Co Ltd 半導体装置の製造方法
US4609568A (en) * 1984-07-27 1986-09-02 Fairchild Camera & Instrument Corporation Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes
US4764480A (en) * 1985-04-01 1988-08-16 National Semiconductor Corporation Process for making high performance CMOS and bipolar integrated devices on one substrate with reduced cell size
CA1258320A (en) * 1985-04-01 1989-08-08 Madhukar B. Vora Small contactless ram cell
DE3688758T2 (de) * 1985-04-08 1994-02-10 Hitachi Ltd Dünnfilmtransistor auf isolierendem Substrat.
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4929992A (en) * 1985-09-18 1990-05-29 Advanced Micro Devices, Inc. MOS transistor construction with self aligned silicided contacts to gate, source, and drain regions
DE3767431D1 (de) * 1986-04-23 1991-02-21 American Telephone & Telegraph Verfahren zur herstellung von halbleiterbauelementen.
JPS63114261A (ja) * 1986-09-11 1988-05-19 フェアチャイルド　セミコンダクタ　コーポレーション トランジスタ用の自己整合型ベース分路
WO1989011733A1 (en) * 1988-05-24 1989-11-30 Micron Technology, Inc. Alpha shielded tisi2 local interconnects
US4877755A (en) * 1988-05-31 1989-10-31 Texas Instruments Incorporated Method of forming silicides having different thicknesses

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