DE60211244T2

DE60211244T2 - Halbleiterbauelement

Info

Publication number: DE60211244T2
Application number: DE60211244T
Authority: DE
Inventors: Hiroshi Mishima-gun Sonobe
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 2001-03-27
Filing date: 2002-03-26
Publication date: 2007-05-24
Anticipated expiration: 2022-03-27
Also published as: EP1246368A3; DE60211244D1; JP3619466B2; EP1246368B1; US20020140472A1; EP1246368A2; US6819153B2; JP2002290218A

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterbauelemente. und weiter insbesondere auf ein Halbleiterbauelement, welches ein Taktsignal erzeugt, welches mit einem Referenzsignal, wie einem horizontalen synchronisierenden Signal in einem Videosignal, synchronisiert ist.
In den letzten Jahren schritt die digitale Videosignalverarbeitung voran, und es werden in der Videosignalverarbeitung Halbleiterbauelemente zum Synchronisieren eines Taktes verwendet, welcher in der Videosignalverarbeitung verwandt wird, mit einem Referenzsignal, wie etwa einem horizontalen synchronisierenden Signal in einem Videosignal, verwendet.
Im Folgenden werden diese herkömmlichen Halbleiterbauelemente beschrieben.
[Stand der Technik 1]
Ein erster Stand der Technik wird mit Bezug auf die 9, 11, 12 und 13 beschrieben.
9 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement des Standes der Technik darstellt.
In 9 empfängt ein Referenzsignaleingangsanschluss 101 ein Referenzsignal. Ein Phasenvergleicher 102 vergleicht einen Ausgang einer Teilungsschaltung 105 mit dem Referenzsignal, um ein Differenzsignal zu erzeugen und gibt das Differenzsignal als einen Phasendifferenzausgang aus. Ein (im Folgenden als ein LPF bezeichneter) Tiefpassfilter 103 wandelt das Phasendifferenzsignal; welches von dem Phasenvergleicher 102 ausgegeben wurde, in eine Spannung um und gibt eine erhaltene Spannung als eine Steuerspannung zum Steuern eines VCO 104 aus. Der VCO 104 wird durch die Steuerspannung gesteuert, die von dem LPF 103 ausgegeben wird und wandelt eine Taktfrequenz auf der Basis der Phasendifferenz um, um einen synchronen Takt (Sync-Takt) auszugeben.
Die Teilungsschaltung 105 teilt den Sync-Takt, der von dem VCO 104 ausgegeben wird, und gibt das erhaltene Signal an den Phasenvergleicher 102 als ein Vergleichssignal aus. Der Sync-Takt, der von dem VCO 104 ausgegeben wird, wird nach außen von einem Taktausgangsanschluss 106 ausgegeben.
11 ist ein Schaltungsdiagramm, welches den Phasenvergleicher 102, der in 9 dargestellt ist, darstellt. Das Bezugszeichen 110 bezeichnet einen Zielsignaleingangsanschluss. Das Bezugszeichen 111 bezeichnet einen Vergleichssignaleingangsanschluss. Das Bezugszeichen 112 bezeichnet einen Phasendifferenzausgangsanschluss. Die 12(a) bis 12(c) sind Timing-Diagramme zum Erklären des in 11 dargestellten Phasenvergleichers 102. Die 12(a) zeigt eine Signalwellenform eines Zielsignals, welches in den Zielsignaleingangsanschluss 110 eingegeben wird. Die 12(b) zeigt eine Signalwellenform eines Vergleichssignals, welches in den Vergleichssignaleingangsanschluss 111 eingegeben wird. Die 12(c) zeigt eine Signalwellenform eines Phasendifferenzausgangs, welcher von dem Phasendifferenzausgangsanschluss 112 ausgegeben wird.
13 ist ein Schaltungsdiagramm, welches den in 9 dargestellten LPF 103 darstellt. Das Bezugszeichen 120 bezeichnet einen Phasendifferenzeingangsanschluss. Die Bezugszeichen 121 und 122 bezeichnen Widerstände. Die Bezugszeichen 123 und 124 bezeichnen Kondensatoren. Das Bezugszeichen 125 bezeichnet einen Steuerspannungsausgangsanschluss. Der LPF 103, der wie oben beschrieben aufgebaut ist, wandelt das Phasendifferenzsignal, welches von dem Phasenvergleicher 102 ausgegeben und in den Phasendifferenzeingangsanschluss 120 eingegeben wird, in eine Spannung um und gibt die erhaltene Spannung von dem Steuerspannungsausgangsanschluss 125 als eine Steuerspannung zum Steuern des VCO 104 aus.
Als nächstes wird der Betrieb des Halbleiterbauelements des ersten Standes der Technik beschrieben.
Das Referenzsignal, welches durch den Referenzsignaleingangsanschluss 101 eingegeben wird, wird in den Phasenvergleicher 102 als ein Zielsignal eingegeben. Ein Takt, welcher mit dem Referenzsignal synchronisiert ist, wird durch den VCO 104 erzeugt und in die Teilungsschaltung 105 sowie nach außen durch den Taktausgangsanschluss 106 ausgegeben.
Der Sync-Takt, der in die Teilungsschaltung 105 eingegeben wird, wird durch die Teilungsschaltung 105 frequenzmäßig geteilt und der geteilte Takt wird in den Phasenvergleicher 102 als ein Vergleichssignal eingegeben. Zu diesem Zeitpunkt teilt die Teilungsschaltung 105 den Sync-Takt so, dass die Frequenz des Referenzsignals mit der Frequenz des Vergleichssignals übereinstimmt.
Der Phasenvergleicher 102 vergleicht das Vergleichssignal mit dem Referenzsignal als das Zielsignal, um ein Differenzsignal zu erzeugen, und gibt das Differenzsignal als einen Phasendifferenzausgang aus.
Als der Phasenvergleicher 102 wird normalerweise ein in 11 dargestellter Phasenvergleicher verwendet. Das Referenzsignal wird als ein Zielsignal dem Zielsignaleingangsanschluss 110 eingegeben, und das von der Teilungsschaltung 105 erhaltene Signal wird dem Vergleichssignaleingangsanschluss 111 als ein Vergleichssignal eingegeben. Wenn ein Änderungspunkt des Zielsignals vor einem Änderungspunkt des Vergleichssignals, wie in 12 dargestellt, lokalisiert wird, wird ein H-Puls entsprechend der Phasendifferenz an den Phasendifferenzausgangsanschluss 112 als ein Phasendifferenzausgang ausgegeben. Wenn der Änderungspunkt des Zielsignals hinter dem Änderungspunkt des Vergleichssignals lokalisiert ist, wird ein L-Puls entsprechend der Phasendifferenz an den Phasendifferenzausgangsanschluss 112 als ein Phasendifferenzausgang ausgegeben.
Dann wird der Phasendifferenzausgang, der ein von dem Phasenvergleicher 102 ausgegebener Puls ist, dem LPF 103 eingegeben und in eine Spannung zum Steuern des VCO 104 umgewandelt, um in den VCO 104 als eine Steuerspannung eingegeben zu werden.
Dann wird der VCO 104 durch die Steuerspannung, die von dem LPF 103 ausgegeben wurde, gesteuert und verändert die Frequenz des von dem VCO 104 ausgegebenen Taktes um die Phasendifferenz.
Durch Wiederholen der oben erwähnten Operation bis der Phasenvergleicher 102 dazu kommt, keine Phasendifferenz zwischen dem durch die Teilungsschaltung 105 erhaltenen Signal und dem durch den Differenzsignaleingangsanschluss 101 eingegebenen Referenzsignal zu erfassen, kann ein Taktsignal, welches mit dem Referenzsignal synchronisiert ist, welches durch den Referenzsignaleingangsanschluss 101 eingegeben wird, erzeugt werden, und es kann ein Taktsignal von dem Taktausgangsanschluss 106 ausgegeben werden, welches mit dem Referenzsignal synchronisiert ist.
[Stand der Technik 2]
Ein zweiter Stand der Technik wird mit Bezug auf 10 beschrieben.
10 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement des Standes der Technik zum Synchronisieren eines Taktes mit einem Referenzsignal darstellt. Das Bezugszeichen 131 bezeichnet einen Takteingangsanschluss. Die Bezugszeichen 132 bis 139 bezeichnen Puffer. Das Bezugszeichen 140 bezeichnet einen Referenzsignaleingangsanschluss. Das Bezugszeichen 141 bezeichnet einen Auswähler. Das Bezugszeichen 142 bezeichnet einen Sync-Takt-Ausgangsanschluss.
Als nächstes wird der Betrieb des Halbleiterbauelements des Standes der Technik zum Synchronisieren eines Taktes mit einem Referenzsignal beschrieben.
Ein Takt mit der gleichen Frequenz, wie die eines gewünschten Taktes, wird in dem Takteingangsanschluss 131 eingegeben. Der eingegebene Takt wird durch die Puffer 132 bis 139 verzögert, und er werden Takte, die gegeneinander leicht in Phase verschoben sind, von den entsprechenden Puffern ausgegeben.
Der Auswähler 141 wählt aus den Takten, die die verschiedenen Phasen aufweisen, welche von den entsprechenden Puffern 132 bis 139 ausgegeben werden, einen Takt mit einer Phase aus, die am nächsten zu der des Referenzsignals ist, welches durch den Referenzsignaleingangsanschluss 140 eingegeben wird, und gibt den ausgewählten Takt als einen Sync-Takt aus dem Sync-Taktausgangsanschluss 142 aus.
Wie oben beschrieben, wählt in diesem zweiten Stand der Technik der Auswähler 141 einen Takt mit einer Phase aus, die am nächsten zu der des Referenzsignals liegt, wodurch ein Takt erhalten wird, der mit dem Referenzsignal synchronisiert ist.
In dem ersten Stand der Technik wird der Sync-Takt jedoch durch Wiederholen des Phasenvergleichs zwischen dem Referenzsignal, welches durch den Referenzsignaleingangsanschluss 101 eingegeben wird, und einem Taktsignal, welches mit dem Referenzsignal mittels des Phasenvergleichers 102 zu synchronisieren ist, erzeugt. Daher ist es für den Sync-Takt schwierig, dem Referenzsignal zu folgen, wenn die Phase des Referenzsignals abrupt variiert.
Um darüber hinaus die Frequenz des Sync-Taktes konstant zu halten, ist es notwendig, die Steuerspannung des VCO 104 auf einem konstanten Wert zu halten, nachdem eine Taktsynchronisation mit dem Referenzsignal ausgeführt wurde und bevor das nächste Referenzsignal eingegeben wird. Wenn jedoch das Intervall zwischen den Referenzsignalen groß ist, variiert die oszillierte Frequenz des VCO 104 aufgrund von Interferenzen, wie etwa von in der Steuerspannung für den VCO 104 auftretenden Zuführspannungsrauschzuständen, wodurch es schwierig gemacht wird, die Synchronisation zu halten.
Auf der anderen Seite werden in dem zweiten Stand der Technik verzögerte Takte durch die Puffer 132 bis 139 erzeugt, und einer der Takte, welcher von den Puffern 132 bis 139 ausgegeben wird und entsprechende Phasen aufweist, wird auf der Basis des Referenzsignals, welches als ein Sync-Signal auszugeben ist, ausgewählt, wodurch das Signal sogar einer abrupten Phasenänderung in dem Referenzsignal folgen kann, während dann, wenn die Spannungen der Puffer 132 bis 139 oder die Temperatur aufgrund von Interferenzen variieren, Verzögerungen der Takte durch die Puffer 132 bis 139 variieren würden. Da die Verzögerungen der Takte durch die Puffer 132 bis 139 aufgrund von Variationen in der Spannung oder der Temperatur variieren sollten, sogar dann, wenn der Auswähler 141 einen Takt mit einer Phase auswählt, die die nächste zu der des eingegebenen Referenzsignals ist, kann ein Sync-Takt mit ausreichender Genauigkeit nicht erhalten werden. Insbesondere ein LSI, welches ein System mit einer Vielzahl von Bauelementen, wie etwa logischen Schaltungen, welche verschiedene Funktionen auf einem Chip aufweisen, ist, wird leicht durch Interferenzen von anderen Bauelementen beeinflusst, wodurch Sync-Takte mit ausreichender Genauigkeit nicht erhalten werden können.
Weiterhin müssen, um eine ausreichende Genauigkeit zu erhalten, die Verzögerungen der Puffer, die ein Verzögern ausführen, kleiner gemacht werden, was die Anzahl der Stufen erhöht. Wenn die Verzögerungen der Puffer, die eine Verzögerung ausführen, jedoch kleiner gemacht werden und die Anzahl der Stufen erhöht wird, werden die Schaltungsausmaße der Puffer und des Auswählers nachteilig vergrößert.
Die US-A-6 125 157 offenbart eine Schaltung einer elektronischen Verzögerungsschleife, die der Stabilisierung des Phasengleichlaufs zweiter Signale dient, auf welcher der Oberbegriff des Anspruchs 1 aufgebaut ist.
Das Ziel der vorliegenden Erfindung ist es, ein Halbleiterbauelement zur Verfügung zu stellen, welches ein Taktsignal erzeugen kann, welches genau mit einem Referenzsignal synchronisiert ist, sogar wenn sich die Phase des Referenzsignals abrupt verändert, sogar wenn das Phasenintervall zwischen den Referenzsignalen groß ist, oder sogar wenn Interferenzen der Spannung oder der Temperatur auftreten, und welches insbesondere nützlich ist, wenn ein Hochgeschwindigkeitstakt mit einem Referenztakt zu synchronisieren ist.
Andere Ziele und Vorteile der vorliegenden Erfindung werden aus der detaillierten Beschreibung deutlich, und beschriebene spezielle Ausführungsformen werden nur zur Illustration zur Verfügung gestellt, da verschiedene Hinzufügungen und Modifikationen innerhalb des Bereichs der Erfindung dem Fachmann der Technik aus der detaillierten Beschreibung klar sein werden.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird zur Verfügung gestellt ein Halbleiterbauelement mit einem Externer-Takt-Eingabemittel zum Empfangen eines externen Taktes, wobei der externe Takt eine Taktperiode aufweist; N Stufen von Verzögerungselementen jeweils den externen Takt um 1/N einer Taktperiode verzögernd, wobei N eine ganze Zahl größer oder gleich zwei ist;
einem Phasenvergleichsmittel zum Vergleichen einer Phase des externen Taktes mit einer Phase des externen Taktes, der durch die N Stufen der Verzögerungselemente um eine Taktperiode verzögert worden ist, und Erfassen einer Phasendifferenz;
einem Steuermittel zum Steuern entsprechender Verzögerungen der Verzögerungselemente auf der Basis der Phasendifferenz, die durch das Phasenvergleichsmittel erfasst wurde;
einem Referenzsignal-Eingangsanschluss zum Empfangen eines Referenzsignals; und dadurch gekennzeichnet, dass
ein Auswahlmittel zum Auswählen eines von verzögerten Takten, die durch die N Stufen der Verzögerungselemente erzeugt werden, durch Erfassen einer Änderungsstelle in dem Referenzsignal, und Ausgeben des ausgewählten Taktes als einen synchronen Takt.
Daher können Frequenzen der Takte, welche von den entsprechenden Verzögerungselementen ausgegeben werden, konstant gehalten werden, ohne durch Interferenzen der Spannung oder der Temperatur beeinflusst zu werden. Dementsprechend kann immer ein synchroner Takt mit einer höheren Synchronisationsgenauigkeit erhalten werden.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wählt in dem Halbleiterbauelement des ersten Aspekts das Auswahlmittel einen verzögerten Takt mit einer Änderungsstelle, welche hinter eine Änderungsstelle des Referenzsignals und am nächsten zu dieser liegt, unter den verzögerten Takten aus, welche durch die N Stufen der Verzögerungselemente jeweils erzeugt werden und in Phase miteinander um 1/N Takt verschoben werden. Daher kann sogar dann, wenn das Intervall zwischen den Referenzsignalen groß ist oder sogar dann, wenn das Referenzsignal sich abrupt verändert, ein Takt erhalten werden, der genau mit dem Referenzsignal synchronisiert ist.
Gemäß einem dritten Aspekt der vorliegenden Erfindung wählt in dem Halbleiterbauelement des ersten Aspekts das Auswahlmittel einen verzögerten Takt mit einer Änderungsstelle, die vor einer Änderungsstelle des Referenzsignals und am nächsten zu dieser liegt, unter den verzögerten Takten aus, welche durch die N Stufen der Verzögerungselemente jeweils erzeugt werden und in der Phase zueinander um 1/N Takt verschoben werden. Daher können sogar dann, wenn das Intervall zwischen den Referenzsignalen groß ist oder sogar dann, wenn das Referenzsignal sich abrupt verändert, Takte erhalten werden, die genau mit dem Referenzsignal synchronisiert sind.
Gemäß einem vierten Aspekt der vorliegenden Erfindung weist das Auswahlmittel in dem Halbleiterbauelement gemäß einem der ersten bis dritten Aspekte auf: eine Latch-Schaltung zum Zwischenspeichern jedes der verzögerten Takte, welche durch die N Stufen der Verzögerungselemente jeweils erzeugt werden und in der Phase zueinander um 1/N Takt verschoben werden, in Übereinstimmung mit dem Referenzsignal; eine Steuerschaltung zum Bestimmen eines Timing der Taktauswahl; und einen Multiplexer zum Empfangen von Ausgängen der Latch-Schaltung und Auswählen eines der verzögerten Takte, welche in der Phase zueinander um 1/N Takt verschoben werden, mit dem bestimmten Timing, welches durch die Steuerschaltung ausgegeben wird. Daher sind die Schaltzeiten der verzögerten Takte, welche von den Verzögerungselementen ausgegeben werden, fixiert, wodurch die Verwendung von synchronen Takten in Systemen, die somit erzeugte synchrone Takte verwenden, erleichtert wird.
Gemäß einem fünften Aspekt der vorliegenden Erfindung weist das Halbleiterbauelement gemäß einem der ersten bis vierten Aspekte weiterhin auf: ein Taktstoppmittel zum temporären Stoppen der verzögerten Takte, welche durch die N Stufen der Verzögerungselemente jeweils erzeugt werden und in der Phase zueinander um 1/N Takt verschoben werden, bei der Taktauswahl durch das Auswahlmittel. Daher kann ein Auftreten eines Taktes mit einer Pulslänge, die kürzer ist als die des normalen Taktes beim Taktschalten verhindert werden, wodurch unrichtige Operationen in den Systeme, die die erzeugten Sync-Takte verwenden, verhindert werden können.
Gemäß einem sechsten Aspekt der vorliegenden Erfindung weist das Halbleiterbauelement gemäß einem der ersten bis vierten Aspekte weiterhin auf ein Vor-Verzögerung-Erfassungsmittel zum Erfassen, ob oder ob nicht die Verzögerungen der N Stufen der Verzögerungselemente kleiner als ein vorbestimmter Wert sind, und Ausgeben eines erhaltenen Ergebnisses an die Steuermittel, und wobei die Steuermittel die N Stufen der Verzögerungselemente auf der Basis des Ausgangs des Vor-Verzögerung-Erfassungsmittels so steuern, dass die Verzögerungen den vorbestimmten Wert aufweisen. Daher kann ein um einen Takt zu später Vergleich in den Phasenvergleichsmitteln zwischen der Phase des nicht-verzögerten Taktes und der Phase des externen Taktes verhindert werden, wodurch die verzögerten Takte, welche in der Phase zueinander um 1/N Takt verschoben sind, immer erzeugt werden können.
Gemäß einem siebten Aspekt der vorliegenden Erfindung weist das Vor-Verzögerung-Erfassungsmittel in dem Halbleiterbauelement gemäß dem sechsten Aspekt auf: eine Teilungsschaltung zum Teilen des externen Taktes; eine erste Latch-Schaltung mit Latch-Schaltungen aus zwei oder mehr Stufen zum Empfangen eines Ausgangs von der Teilungsschaltung und Verzögern des Ausgangs in Takteinheiten; Verzögerungselemente aus (N + 1) oder mehr Stufen, welche den Ausgang der Teilungsschaltung empfangen und die gleichen Verzögerungen aufweisen wie jene der N Stufen der Verzögerungselemente; eine zweite Latch-Schaltung zum Zwischenspeichern eines Ausgangs der Verzögerungselemente von (N + 1) oder mehr Stufen, in Übereinstimmung mit dem externen Takt; und einen Vergleicher zum Vergleichen eines Ausgangs der ersten Latchschaltung mit einem Ausgang der zweiten Latch-Schaltung. Daher werden Variationen in den Verzögerungen der Verzögerungselemente immer überwacht, um schnell zu erfassen, dass die Verzögerungen der Verzögerungselemente leicht durch die Interferenzen variiert werden, wodurch die Verzögerungen der Verzögerungselemente auf den vorbestimmten Wert gesteuert werden können. Dementsprechend kann ein Takt, der genau mit dem Referenzsignal synchronisiert ist, erzeugt werden.
Gemäß einem achten Aspekt der vorliegenden Erfindung weist das Halbleiterbauelement gemäß einem der ersten bis vierten Aspekte weiterhin auf: ein Nach-Verzögerung-Erfassungsmittel zum Erfassen, ob die Verzögerungen der N Stufen der Verzögerungselemente größer sind als ein vorbestimmter Wert, und Ausgeben eines erhaltenen Ergebnisses an die Steuermittel, und wobei die Steuermittel die N Stufen der Verzögerungselemente auf der Basis des Ausgangs der Nach-Verzögerung-Erfassungsmittel so steuern, dass die Verzögerungen einen vorbestimmten Wert aufweisen. Daher kann verhindert werden, dass der Ver gleich durch die Phasenvergleichsmittel zwischen der Phase eines verzögerten Taktes, der um zwei Takte oder mehr verzögert worden ist, und der Phase des externen Taktes um einen Takt zu spät ist, wodurch die verzögerten Takte, welche in der Phase zueinander um 1/N Takt verschoben sind, immer erzeugt werden können.
Gemäß einem neunten Aspekt der vorliegenden Erfindung weist das Nach-Verzögerung-Erfassungsmittel in dem Halbleiterbauelement des achten Aspekts auf: eine Teilungsschaltung zum Teilen des externen Taktes; eine dritte Latch-Schaltung zum Empfangen eines Ausgangs von der Teilungsschaltung und Verzögern des Ausgangs um einen Takt; Verzögerungselemente aus (N – 1) oder weniger Stufen, welche den Ausgang der Teilungsschaltung empfangen und die gleichen Verzögerungen aufweisen, wie jene der N Stufen der Verzögerungselemente; eine vierte Latch-Schaltung zum Zwischenspeichern eines Ausgangs der Verzögerungselemente der (N – 1) oder weniger Stufen, in Übereinstimmung mit dem externen Takt; und einen Vergleicher zum Vergleichen eines Ausgangs der dritten Latch-Schaltung mit einem Ausgang der vierten Latch-Schaltung. Daher werden Variationen in den Verzögerungen der Verzögerungselemente immer überwacht, um schnell festzustellen, dass die Verzögerungen der Verzögerungselemente aufgrund der Interferenzen stark variiert sind, wodurch die Verzögerungen der Verzögerungselemente auf einen vorbestimmten Wert gesteuert werden. Dementsprechend kann ein Takt, der genau mit dem Referenzsignal synchronisiert ist, erzeugt werden.
Die vorliegende Erfindung wird unten weiter mit Bezug auf beispielhafte Ausführungsformen und die begleitenden Zeichnungen beschrieben, in denen:
1 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt.
2(a) bis 2(k) sind Timing-Diagramme zum Erklären des Halbleiterbauelements gemäß der ersten Ausführungsform.
3 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement gemäß der ersten Ausführungsform illustriert.
4 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement gemäß einer zweiten Ausführungsform der vorliegenden Erfindung illustriert.
5(a) bis 5(m) sind Timing-Diagramme zum Erklären des Halbleiterbauelements gemäß der zweiten Ausführungsform.
6 ist ein Schaltungsdiagramm zum Darstellen eines Halbleiterbauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
7(a) bis 7(o) sind Timing-Diagramme zum Erklären des Halbleiterbauelements gemäß der dritten Ausführungsform.
8 ist ein Diagramm, welches eine Struktur eines Controllers des Halbleiterbauelements der dritten Ausführungsform darstellt.
9 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement gemäß einem ersten Stand der Technik darstellt.
10 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement gemäß einem zweiten Stand der Technik darstellt.
11 ist ein Schaltungsdiagramm, welches einen typischen Phasenvergleicher darstellt.
12(a) bis 12(c) sind Timing-Diagramme zum Erklären des typischen Phasenvergleichers.
13 ist ein Schaltungsdiagramm, welches einen typischen LPF darstellt.
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben. Die hier dargestellten Ausführungsformen sind nur illustrativ und die vorliegende Erfindung ist nicht auf diese Ausführungsformen beschränkt.
[Ausführungsform 1]
Ein Halbleiterbauelement gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird mit Bezug auf die 1 und 2 beschrieben.
1 ist ein Schaltungsdiagramm, welches ein Halbleiterbauelement gemäß der ersten Ausführungsform darstellt.
In 1 weist das Halbleiterbauelement gemäß der ersten Ausführungsform einen Takteingangsanschluss 1, Verzögerungselemente 2 bis 5, einen Phasenvergleicher 6, einen Controller 7, einen Referenzsignaleingangsanschluss 8, einen Auswähler 9 und einen Sync-Takt-Ausgangsanschluss 31 auf.
Der Takteingangsanschluss 1 empfängt einen Takt mit der gleichen Frequenz, wie die eines Taktes, mit dem zu synchronisieren ist.
Jedes der Verzögerungselemente 2 bis 5 verschiebt die Phase des Taktes, welcher durch den Takteingangsanschluss 1 eingegeben wird, um 1/4 Phase. Das Verzögerungselement ist beispielsweise durch einen CMOS aufgebaut.
Der Phasenvergleicher 6 vergleicht einen von dem Verzögerungselement 5 ausgegebenen verzögerten Takt, welcher um einen Takt (4/4-Taktverzögerung) ver zögert ist, mit einem Takt, welcher einen Takt relativ zu dem durch den Takteingangsanschluss 1 eingegebenen Takt verspätet ist.
Der Controller 7 steuert die Verzögerungselemente 2 bis 5 auf der Basis des Ausgangs des Phasenvergleichers 6.
Der Auswähler 9 wählt aus den Ausgängen der Verzögerungselemente 2 bis 5 einen Takt mit einer Phase aus, die am nächsten zu dem durch den Referenzsignaleingangsanschluss 8 eingegebenen Referenzsignal liegt, und gibt den ausgewählten Takt nach außen durch den Sync-Takt-Ausgangsanschluss 31 als einen Sync-Takt aus. Um genauer zu sein, schließt der Auswähler 9 eine Latch-Schaltung 9a mit FFs (Flip-Flops) 10, 11, 12 und 13, einen Multiplexer 9b mit UND-Schaltungen 14, 15, 16 und 17, FFs 18, 19, 20 und 21, UND-Schaltungen 22, 23, 24 und 25, und eine ODER-Schaltung 26, und eine Auswahl-Steuerschaltung 9c mit FFs 27 und 28, und eine UND-Schaltung 29, und einen FF 30 ein.
Als nächstes wird mit Bezug auf die 2 der Betrieb des Halbleiterbauelements gemäß der ersten Ausführungsform beschrieben.
Die 2 sind Timing-Diagramme zum Erklären des Halbleiterbauelements gemäß der ersten Ausführungsform. Die 2(a) zeigt einen Eingangstakt, der durch den Takteingangsanschluss 1 eingegeben wird. 2(b) zeigt einen um 1/4 Takt verzögerten Takt, der von dem Verzögerungselement 2 ausgegeben wird. Die 2(c) zeigt einen um einen 2/4 Takt verzögerten Takt, der von dem Verzögerungselement 3 ausgegeben wird. Die 2(d) zeigt einen um einen 3/4 Takt verzögerten Takt, der von dem Verzögerungselement 4 ausgegeben wird. Die 2(e) zeigt einen um einen Takt (4/4-Takt) verzögerten Takt, der von dem Verzögerungselement 5 ausgegeben wird. Die 2(f) zeigt ein Referenzsignal, welches durch den Referenzsignaleingangsanschluss 8 eingegeben wird. Die 2(g) zeigt einen Q-Ausgang des FF 27. 2(h) zeigt einen NQ-Augang des FF 28. Die 2(i) zeigt einen Differentialpuls, der von der UND-Schaltung 29 ausgegeben wird. 2(j) zeigt einen Q-Ausgang des FF 30. Die Figur (k) zeigt einen Sync-Takt, der durch den Sync-Takt-Ausgangsanschluss 31 ausgegeben wird.
Wenn ein Takt mit der gleichen Frequenz, wie die des zu synchronisierenden Taktes, wie in 2(a) durch den Takteingangsanschluss 1 eingegeben wird, wird dieser eingegebene Takt durch die Verzögerungselemente 2 bis 5 jeweils um 1/4 Phase verzögert, wodurch die verzögerten Takte erzeugt werden, wie in den 2(b) bis 2(e) dargestellt ist.
Hier können die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 durch die Interferenzen der Spannung oder der Temperatur variiert sein. Somit werden die Verzögerungen durch den Phasenvergleicher 6 und den Controller 7 gesteuert.
Im Folgenden wird die Steuerung der Verzögerungen der Verzögerungselemente 2 bis 5 durch den Phasenvergleicher 6 und den Controller 7 beschrieben.
Der Phasenvergleicher 6 vergleicht einen Takt, der um einen Takt relativ zu dem durch den Takteingabeanschluss 1 eingegebenen Takt verspätet ist, wie in 2(a) dargestellt ist, mit einem um einen Takt verzögerten Takt, der von dem Verzögerungselement 5 ausgegeben wird, wie in 2(e) dargestellt ist, und gibt einen Phasendifferenzausgang an den Controller 7 aus. Der Controller 7 erzeugt ein Steuersignal zum Steuern der entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 auf der Basis des Phasendifferenzausgangs, der von dem Phasenvergleicher 6 ausgegeben wird.
Wenn ein wie in 10 dargestellter Phasenvergleicher als der Phasenvergleicher 6 verwendet wird, dann wird ein um einen Takt verzögerter Takt als der Ausgang des Verzögerungselements 5, welcher durch den Vergleichssignaleingangsanschluss 111 eingegeben wird, mit einem Takt verglichen, der um einen Takt relativ zu dem Zielsignaleingangsanschluss 110 eingegebenen Takt zu spät ist, um ein Differenzsignal zu erzeugen, und das erzeugte Differenzsignal wird als der Phasendifferenzausgang ausgegeben. In diesem Fall kann ein LPF, wie in 12 dargestellt, als der Controller 7 verwendet werden, und der Phasendifferenzausgang wird in einen Spannungswert umgewandelt und als ein Steuersignal ausgegeben.
Die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 werden durch ein Steuersignal gesteuert, welches von dem Controller 7 (eine Spannung, wenn der LPF in 12 verwendet wird) zum Verschieben der Phase des Eingangstaktes um jeweils 1/4 Takt ausgegeben wird.
Der Betrieb des Steuerns der Verzögerungen der Verzögerungselemente 2 bis 5 wird wiederholt, während Sync-Takte erzeugt werden, und dementsprechend steuert der Controller 7 die Verzögerungen der Verzögerungselemente 2 bis 5 so, dass der Phasenvergleicher 6 keine Phasendifferenz feststellt.
Wie oben beschrieben steuern der Phasenvergleicher 6 und der Controller 7 die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5, wodurch die verzögerten Takte, welche in der Phase zu einander um 1/4 Takt verschoben sind, immer durch die Verzögerungselemente 2 bis 5 erzeugt werden können, ohne durch Variationen in der Spannung oder der Temperatur beeinflusst zu werden.
Als nächstes wählt in 1 der Auswähler 9 aus den verzögerten Takten, welche in der Phase zueinander um 1/4 Takt verschoben sind, ausgegeben von den Verzögerungselementen 2 bis 5, einen Takt aus mit einer Phase, die am nächsten der des Referenzsignals ist, welches durch den Referenzsignaleingangsanschluss 8 eingegeben wurde, und gibt den ausgewählten Takt als ein Sync-Takt durch den Sync-Takt-Ausgangsanschluss 31 aus.
Im Folgenden wird die Taktauswahl durch den Auswähler 9 im speziellen beschrieben.
Die FFs 10 bis 13 speichern (englisch = latch) die verzögerten Takte 2(b) bis 2(e), welche von den Verzögerungselementen 2 bis 5 in Übereinstimmung mit dem Referenzsignal, welches durch den Referenzsignaleingangsanschluss 8 eingegeben wird, jeweils ausgegeben werden. Das heißt, dass die FFs 10 bis 13 Zustände der Ausgänge von den Verzögerungselementen 2 bis 5 jeweils auf einem Timing halten, wenn das Referenzsignal ansteigt. Wenn daher das Referenzsignal bei einem Timing erzeugt wird, wie es in 2(f) dargestellt ist, halten die FFs 10 und 13 L und die FFs 11 und 12 halten H.
Die durch die FFs 10 bis 13 gespeicherten Daten werden durch die UND Schaltungen 14 bis 17 dekodiert, um Signale zum Auswählen eines Taktes zu sein. Das heißt, wenn das Referenzsignal an dem in 2(f) dargestellten Timing erzeugt wird, dann ist nur der Ausgang der UND-Schaltung 16 H und die Ausgänge der UND Schaltungen 14, 15 und 17 sind L.
Auf der anderen Seite wird das durch den Referenzsignaleingangsanschluss 8 eingegebene Referenzsignal durch den FF27 in Übereinstimmung mit einem um einen Takt verzögerten Takt, der von dem Verzögerungselement 5 ausgegeben wird, gespeichert, und ein FF27 Q-Ausgang, wie in 2(g) dargestellt, wird von dem FF 27 ausgegeben. Dieser FF27 Q-Ausgang (g) wird weiter durch das FF 28 in Übereinstimmung mit dem Takt gespeichert, der durch den Takteingangsanschluss 1 eingegeben wurde, und ein FF 28 NQ-Ausgang, wie in 2(h) dargestellt ist, wird von dem FF 28 ausgegeben.
Der FF27 Q-Ausgang, welcher von dem FF 27 ausgegeben wird, und der FF28 NQ-Ausgang, welcher von dem FF 28 ausgegeben wird, werden durch die UND-Schaltung 29 verarbeitet, und ein Differentialpuls des Referenzsignals, wie in 2(i) dargestellt ist, wird von der UND Schaltung 29 ausgegeben.
Der Ausgang der UND Schaltung 29 wird durch den FF 30 in Übereinstimmung mit dem Takt gespeichert, welcher durch den Takteingangsanschluss 1 eingegeben wurde, und ein in 2(j) dargestellter FF 30 Q-Ausgang wird von dem FF 30 als ein Signal ausgegeben, welches durch Verzögern des Differentialpulses, wie in 2(i) dargestellt ist, um einen Takt erhalten wurde.
Als nächstes werden die oben erwähnten Signale, die durch die UND-Schaltungen 14 bis 17 dekodiert werden, durch die FFs 18 bis 21 in Übereinstimmung mit dem FF30 Q-Ausgang, wie in 2(j) dargestellt ist, welcher von dem FF 30 ausgegeben wird, gespeichert. Zu diesem Zeitpunkt ist nur der Ausgang des FF 20 H und die Ausgänge der FFs 18, 19 und 21 sind L.
Dann wählen durch Verwenden der Ausgänge der FFs 18 bis 21 die UND Schaltungen 22 bis 25 und die ODER Schaltung 26 einen unter den vier verzögerten Takten, welche von den Verzögerungselementen 2 bis 5 ausgegeben werden, zu einem Timing aus, wenn der FF30 Q-Ausgang, wie in 2(j) dargestellt ist, eingegeben wird, und erzeugen einen Takt, der mit dem Referenzsignal synchronisiert ist. Das heißt, wie in 2(k) dargestellt ist, dass der um einen 4/4-Takt verzögerte Takt, der von dem Verzögerungselement 5 ausgegeben wird, durch den um 3/4-Takt verzögerten Takt geschaltet wird, welcher von dem Verzögerungselement 4 ausgegeben wird, entsprechend dem Ausgang der FF-Schaltung 20 (H-Ausgang), und dieser Takt wird als ein Takt ausgegeben, der mit dem Referenzsignal synchronisiert ist, welches durch den Referenzsignaleingangsanschluss 8 eingegeben wird.
Wie aus den 2 zu erkennen ist, wählt der Auswähler 9, wie oben beschrieben, aus den verzögerten Takten, welche von den Verzögerungselementen 2 bis 5 ausgegeben werden, einen verzögerten Takt aus, der einen Änderungspunkt aufweist, der vor dem Änderungspunkt des eingegebenen Referenzsignals liegt und am nächsten zu diesem liegt.
Wenn ein verzögerter Takt mit einem Änderungspunkt, welcher hinter dem Änderungspunkt des eingegebenen Referenzsignals liegt und diesem am nächsten liegt, von den verzögerten Takten ausgewählt wird, welche von den Verzögerungselementen 2 bis 5 ausgegeben werden, dann werden, wie in 3 dargestellt ist, N Ausgänge und NQ Ausgänge, welche von den FFs 10 bis 13 an die UND Schaltungen 14 bis 17 ausgegeben werden, gebildet.
In diesem Halbleiterbauelement der ersten Ausführungsform werden die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 konstant durch den Phasenvergleicher 6 und den Controller 7 gesteuert, wodurch verzögerte Takte, welche in der Phase zueinander um 1/4 Takt verschoben sind, als der Ausgang der Verzögerungselemente erzeugt werden können, ohne durch Interferenzen, wie etwa durch Spannung oder Temperatur, beeinflusst zu werden. Dieses Halbleiterbauelement ist weiterhin versehen mit dem Auswähler 9, der einen verzögerten Takte auswählt, welcher in der Phase zueinander um 1/4 Takt verschoben sind, unter Bezugnahme auf die Phase des Referenzsignals, wodurch der Takt sogar einer abrupten Variation des Referenzsignals folgen kann. Daher können die Frequenzen der von den entsprechenden Verzögerungselementen ausgege benen Takte sogar dann konstant gehalten werden, wenn das Intervall zwischen den Referenzsignalen groß ist.
In dieser ersten Ausführungsform weisen die Verzögerungselemente vier Stufen auf, um die Beschreibungen zu vereinfachen, während die gleichen Effekte, wie jene in der ersten Ausführungsform, durch Vorsehen von mindestens zwei Stufen der Verzögerungselemente erhalten werden können. Wenn die Verzögerungselemente N Stufen aufweisen (N ist eine ganze Zahl, die zwei oder größer ist), dann verzögert jedes der Verzögerungselemente den Takt, um in der Phase zueinander um 1/N Takt verschoben zu sein. Wenn die Anzahl der Stufen erhöht wird, kann die Synchronisationsgenauigkeit des Sync-Taktes, der erzeugt wird, darüber hinaus verbessert werden.
(Ausführungsform 2]
Im Folgenden wird ein Halbleiterbauelement gemäß einer zweiten Ausführungsform der vorliegenden Erfindung mit Bezug auf die 4 und 5 beschrieben.
In dem Halbleiterbauelement der ersten Ausführungsform kann, wenn der Auswähler 9 einen Sync-Takt schaltet, der von dem Sync-Takt-Ausgangsanschluss 31 auszugeben ist, ein Puls auftreten, der temporär eine kürzere Pulslänge aufweist (ein Puls mit einem schmaleren H-Niveau, wie in 2(k) dargestellt). Wenn somit der Sync-Takt eine Länge aufweist, die kürzer ist als die Pulslänge des normalen Taktes, können in Systemen, die diesen Sync-Takt verwenden, Fehlfunktionen auftreten.
In einem Halbleiterbauelement gemäß dieser zweiten Ausführungsform kann ein Sync-Takt, der mit einem Referenzsignal synchronisiert ist, sogar beim Taktschalten erzeugt werden, ohne einen Takt zu erzeugen, der eine Pulslänge aufweist, welche kürzer ist als die des normalen Taktes.
4 ist ein Schaltungsdiagramm, welches das Halbleiterbauelement gemäß der zweiten Ausführungsform illustriert. In dieser Figur bezeichnen die gleichen Bezugszeichen, wie jene in der 1, die gleichen oder entsprechende Komponenten.
In der 4 weist das Halbleiterbauelement der zweiten Ausführungsform einen Takteingangsanschluss 1, Verzögerungselemente 2 bis 5, einen Phasenvergleicher 6, einen Controller 7, einen Referenzsignaleingangsanschluss 8, einen Auswähler 9, einen Sync-Takt-Ausgangsanschluss 31 und UND-Schaltungen 32 und 33 auf.
Die UND-Schaltung 32 erhält ein UND zwischen einem Takt, welcher durch den Takteingangsanschluss 1 eingegeben wird, und einem Differentialpuls eines Referenzsignals, welches von der UND-Schaltung 29 ausgegeben wird. Die UND-Schaltung 33 erhält ein UND zwischen dem Takt, welcher durch den Takteingangsanschluss 1 eingegeben wird, und einem Q-Ausgang des FF30.
Als nächstes wird der Betrieb des Halbleiterbauelements gemäß der zweiten Ausführungsform mit Bezug auf 5 beschrieben.
Die 5(a) bis 5(m) sind Timing-Diagramme zum Erklären des Halbleiterbauelements der zweiten Ausführungsform. Die 5(a) zeigt einen Eingangstakt, die 5(b) zeigt ein Referenzsignal, die 5(c) zeigt einen Q-Ausgang des FF27, die 5(d) zeigt einen NQ-Ausgang des FF28, die 5(e) zeigt einen Differentialpuls, welcher von der UND-Schaltung 29 ausgegeben wird, die 5(f) zeigt einen Q-Ausgang des FF30, die 5(g) zeigt einen Ausgang der UND-Schaltung 32, die 5(h) zeigt einen Ausgang des Verzögerungselements 2, die 5(i) zeigt einen Ausgang des Verzögerungselements 3, die 5(j) zeigt einen Ausgang des Verzögerungselements 4, die 5(k) zeigt einen Ausgang des Verzögerungselements 5, die 5(l) zeigt einen Ausgang der UND-Schaltung 33, und die 5(m) zeigt einen Sync-Takt, der von dem Sync-Takt-Ausgangsanschluss 31 ausgegeben wird.
Wenn ein wie in 5(b) dargestelltes Referenzsignal durch den Referenzsignaleingangsanschluss 8 eingegeben wird, wird dieses Referenzsignal durch den FF27 in Übereinstimmung mit einem um einen Takt verzögerten Takt gespeichert, welcher von dem Verzögerungselement 5 ausgegeben wird, und der FF27 Q-Ausgang (c), wie in 5(c) dargestellt, wird von dem FF 27 ausgegeben. Der FF27 Q-Ausgang wird weiterhin durch den FF 28 in Übereinstimmung mit dem Takt gespeichert, welcher durch den Takteingangsanschluss 1 eingegeben wurde, und der in 5(d) dargestellte FF28 NQ-Ausgang (d) wird von dem FF28 ausgegeben.
Der FF27 Q-Ausgang, der von dem FF27 ausgegeben wird und der FF28 NQ-Ausgang, der von dem FF28 ausgegeben wird, werden durch das UND 29 verarbeitet und ein Differentialpuls des Referenzsignals, wie in 5(e) dargestellt ist, wird von dem UND 29 an den FF30 und die UND 32 ausgegeben.
Der Differentialpuls, welcher von der UND 29 ausgegeben wird, wird durch den FF30 in Übereinstimmung mit dem Takt gespeichert, welcher von dem Takteingangsanschluss 1 eingegeben wurde, und ein FF30 Q-Ausgang als ein Signal, welches durch das Verzögern des Differentialpulses um einen Takt, wie in 5(f) dargestellt, erhalten wird, wird von dem FF30 an die FFs 23 bis 26 und die UND 33 ausgegeben.
Das Taktsignal, welches durch den Takteingangsanschluss 1 eingegeben wird und der Differentialpuls, welcher von der UND 29 ausgegeben wird, werden durch die UND 32 verarbeitet, und der UND 32-Ausgang, wie in 5(g) dargestellt ist, wird von der UND 32 an das Verzögerungselement 2 ausgegeben.
Wenn das UND zwischen dem Eingangstakt, wie er in 5(a) dargestellt ist, und dem in 5(e) dargestellten Differentialpuls, welches von der UND 29 als eine Referenz an das Timing des Taktschaltens ausgegeben wird, erhalten wird, kann ein Takt an dem Taktschalten durch den Auswähler 9 temporär angehalten werden. Zu diesem Zeitpunkt können Fehlfunktionen in dem Phasenvergleicher 6 verhindert werden, wenn das Zielsignal, welches in den Phasenvergleicher 6 (Referenzsignal) eingegeben wird, auch temporär angehalten wird.
Der UND32-Ausgang, der von der UND 32, wie in 5(g) dargestellt, ausgegeben wird, wird in die Verzögerungselemente 2 bis 5 eingegeben, und es werden dann verzögerte Takte, wie in den 5(h) bis 5(k) dargestellt, welche in der Phase zueinander um 1/4 Takt verschoben sind, jeweils durch die Verzögerungselemente 2 bis 5 erzeugt:
Diese verzögerten Takte (h) bis (k) werden, wie in der ersten Ausführungsform beschrieben, durch die FFs 10 bis 13 in Übereinstimmung mit dem Referenzsignal gespeichert, durch die UND-Schaltungen 14 bis 17 dekodiert und anschließend in Übereinstimmung mit dem FF30 Q-Ausgang, welcher von dem FF30, wie in 5(f) dargestellt ist, ausgegeben wird, zwischengespeichert.
Wenn das Referenzsignal an dem in den 5 dargestellten Timing erzeugt wird, wird daher das um einen 4/4 Takt verzögerte Taktsignal gemäß 5(k), welches von dem Verzögerungselement 5 ausgegeben wird, auf das um einen 3/4 Takt verzögerte Taktsignal geschaltet, wie in 5(j) dargestellt ist, welches von dem Verzögerungselemente 4 ausgegeben wird.
In dem Sync-Takt, welcher wie oben beschrieben erzeugt wird, tritt kein Puls mit einer kürzeren Pulslänge auf, wie in 5(m) dargestellt ist, so dass der erzeugte Sync-Takt niemals eine Pulslänge aufweist, die kürzer ist als die des normalen Taktes. Daher können Fehlfunktionen des Systems, die diesen Sync-Takt verwenden, verhindert werden.
Darüber hinaus wird das Taktsignal, wie in 5(a) dargestellt, welches durch den Takteingangsanschluss 1 und den in 5(f) dargestellten FF30 Q-Ausgang eingegeben wird, als ein Signal, welches durch Verzögern des Differentialpulses um einen Takt, welcher von dem FF30 ausgegeben wird, erhalten wird, durch die UND33 verarbeitet, und es wird dann der UND33 Ausgang, wie in 5(l) dargestellt ist, von der UND 33 an den Phasenvergleicher 6 ausgegeben.
Dieser UND33 Ausgang ist ein Signal mit demselben Takt, wie ein Takt, welcher durch Verzögern des UND32 Ausgangs gemäß 5(g) um einen Takt erhalten wird, welches von der UND 32 ausgegeben wird. Daher vergleicht der Phasenvergleicher 6 die Phase des Ausgangs des Verzögerungselements 5, wie in 5(k) dargestellt, welcher durch Verzögern des UND32-Ausgangs um einen Takt mit den Verzögerungselementen 2 bis 5 erhalten wird, mit der Phase des UND33 Ausgangs gemäß 5(l). Dann steuert der Controller 7 die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 auf der Basis des Ergebnisses des Vergleichs.
In diesem Halbleiterbauelement gemäß der zweiten Ausführungsform wird der Differentialpuls durch die FFs 27, 28 und 30 und die UND 29 erzeugt, und der Takt, welcher in die Verzögerungselemente 2 bis 5 eingegeben wird, wird temporär auf der Basis des Differentialpulses angehalten. Wenn der Takt daher von dem um einen Takt verzögerten Takt als der in 5(k) dargestellte Ausgang des Verzögerungselements 5 zu dem um 3/4-Takt verzögerten Takt als der in 5(j) dargestellte Ausgang des Verzögerungselements 4 geschaltet wird, um einen Sync-Takt durch den Sync-Signalausgangsanschluss 31 auszugeben, dann kann dieser Sync-Takt erzeugt werden, ohne dass beim Taktschalten ein Takt mit einer Pulslänge erzeugt wird, die kürzer ist als die Länge eines H-Niveaus oder eines L-Niveaus des normalen Taktes, wie dies im Stand der Technik der Fall ist. Dementsprechend können Fehlfunktionen in Systemen, die den erzeugten Sync-Takt verwenden, verhindert werden.
Zusätzlich werden in dem Halbleiterbauelement gemäß der zweiten Ausführungsform die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 konstant durch den Phasenvergleicher 6 und den Controller 7 gesteuert, wodurch verzögerte Takte, welche in der Phase zueinander um 1/4-Takt verschoben sind, an den Ausgängen der entsprechenden Verzögerungselemente erzeugt werden, ohne durch die Interferenzen, wie etwa durch Spannung oder Temperatur, beeinflusst zu werden. Darüber hinaus ist dieses Halbleiterbauelement mit dem Auswähler 9 versehen, welcher einen der verzögerten Takte auswählt, die in der Phase zueinander um 1/4-Takt auf der Basis der Phase des Referenzsignals verschoben sind, wodurch der Takt einer abrupten Veränderung des Referenzsignals folgen kann. Dementsprechend können die Frequenzen der Takte, die von den Verzögerungselementen ausgegeben werden sogar dann konstant gehalten werden, wenn das Intervall zwischen den Referenzsignalen groß ist.
[Ausführungsform 3]
Im Folgenden wird ein Halbleiterbauelement gemäß einer dritten Ausführungsform mit Bezug auf die 6 bis 8 beschrieben.
Das Halbleiterbauelement der dritten Ausführungsform unterscheidet sich von dem Halbleiterbauelement der ersten Ausführungsform darin, dass die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 durch Verwenden eines Vor-Verzögerung-Detektors 34 und eines Nach-Verzögerung-Detektors 35 gesteuert werden.
6 ist ein Schaltungsdiagramm, welches das Halbleiterbauelement gemäß der dritten Ausführungsform darstellt. In dieser Figur bezeichnen die gleichen Bezugszeichen wie jene in der 1 die gleichen oder entsprechende Teilelemente.
In 6 enthält das Halbleiterbauelement gemäß der dritten Ausführungsform einen Takteingangsanschluss 1, Verzögerungselemente 2 bis 5, einen Phasenvergleicher 6, einen Referenzsignaleingangsanschluss 8, einen Auswähler 9, einen Sync-Taktausgangsanschluss 31, einen Vor-Verzögerung-Detektor 34, einen Nach-Verzögerung-Detektor 35 und einen Controller 41.
Der Vor-Verzögerung-Detektor 34 überwacht die Verzögerungen der von den Verzögerungselementen 2 bis 5 ausgegebenen Takte, so dass sie nicht kleiner als ein akzeptabler Bereich sind, wodurch verhindert wird, dass der Vergleich in dem Phasenvergleicher 6 zwischen der Phase eines nicht verzögerten Taktes und der Phase des externen Taktes um einen Takt zu spät ist. Dieser Vor-Verzögerung-Detektor 34 ist, wie in 6 dargestellt ist, durch einen T-FF (T-Flipflop) 42, FFs 43 bis 45, Verzögerungselemente 46 bis 50 mit den gleichen Verzögerungen, wie jene der Verzögerungselemente 2 bis 5, und einen EXO-DER (Exklusiv-ODER) 51 aufgebaut.
Der Nach-Verzögerung-Detektor 35 überwacht die Verzögerungen der Takte, die von dem Verzögerungselementen 2 bis 5 ausgegeben werden, so dass sie nicht größer sind als der zugängliche Bereich, wodurch verhindert wird, dass der Vergleich in dem Phasenvergleicher 6 zwischen der Phase des Taktes, der um zwei Takte oder mehr verzögert ist, und der Phase des externen Taktes um einen Takt zu spät ist. Dieser Nach-Verzögerung-Detektor 35 ist, wie in 6 dargestellt ist, durch eine Zählerschaltung 52, einen FF 53, Verzögerungselemente 54 bis 56 mit den gleichen Verzögerungen, wie jene der Verzögerungselemente 2 bis 5, einen FF 57 und eine EXODER 58 aufgebaut.
Hier können die Verzögerungen der Verzögerungselemente 46 bis 50 und der Verzögerungselemente 54 bis 56, die die gleichen Verzögerungen, wie die Verzögerungselemente 2 bis 5 aufweisen, einen Wert annehmen, der gleich ist, wie jeder beliebige der Verzögerungen der Verzögerungselemente 2 bis 5. Oder die Verzögerungen können einen Durchschnittswert der Verzögerungen der Verzögerungselemente 2 bis 5 annehmen. Die Verzögerungen können jeden Wert annehmen, solange der Wert in Assoziation mit den Verzögerungselementen 2 bis 5 bestimmt wird.
Der Controller 41, steuert die entsprechenden Verzögerungen der Verzögerungselemente 2 bis 5 auf der Basis des Phasendifferenzausgangs, welcher von dem Phasenvergleicher 6 ausgegeben wird, und der Signale, welche von dem Vor-Verzögerung-Detektor 34 und dem Nach-Verzögerung-Detektor 35 ausgegeben werden.
Als nächstes wird der Betrieb des Halbleiterbauelements gemäß der dritten Ausführungsform mit Bezug auf die 7 beschrieben.
Die 7(a) bis 7(o) sind Timing-Diagramme zum Erklären des Halbleiterbaueelements der dritten Ausführungsform. Die 7(a) zeigt einen Ausgang des Verzögerungselements 5. Die 7(b) zeigt ein Signal, welches zu vergleichen ist, welches in den Phasenvergleicher 6 eingegeben wird. Die 7(c) zeigt einen Teilungspuls, welcher von dem T-FF42 ausgegeben wird. Die 7(d) zeigt einen Ausgang des FF43. Die 7(e) zeigt einen Ausgang des FF44. Die 7(f) zeigt einen Ausgang des Verzögerungselements 50 bei normalem Betrieb. Die 7(g) zeigt einen Ausgang des FF45 bei normalem Betrieb. Die 7(h) zeigt einen Ausgang des Verzögerungselements 50 bei einem nicht richtigen Betrieb. Die 7(i) zeigt einen Ausgang des FF45 bei einem nicht richtigen Betrieb. Die 7(j) zeigt einen Trägerausgang des Zählers 52. Die 7(k) zeigt einen Ausgang des FF53. Die 7(l) zeigt einen Ausgang des Verzögerungselements 56 bei normalem Betrieb. Die 7(m) zeigt einen Ausgang des FF57 bei normalem Betrieb. Die 7(n) zeigt einen Ausgang des Verzögerungselements 56 bei einem nicht richtigen Betrieb. Die 7(o) zeigt einen Ausgang des FF57 bei einem nicht richtigen Betrieb.
Zunächst wird der Betrieb der Vor-Verzögerung-Erfassungsschaltung 34 beschrieben.
Wenn ein zu vergleichendes Signal, wie in 7(b) dargestellt, in den Phasenvergleicher 6 eingegeben wird, dann wird dieses Signal durch den FF42, wie in 7(c) dargestellt, geteilt. Der geteilte Puls wird durch FF43 und den FF44 um zwei Takte verzögert, und es wird ein Puls, der um zwei Takte, wie in 7(e) dargestellt, als ein verzögerter Puls von dem FF44 an das EXODER 51 ausgegeben.
Der geteilte Puls, der durch das FF 42 geteilt worden ist, wird um einen 5/4-Takt durch die Verzögerungselemente 46 bis 50 mit den gleichen Verzögerungen, wie jener der Verzögerungselemente 2 bis 5 (7(f) oder 7(h)), verzögert und dann durch das FF45 zwischengespeichert, wodurch ein Puls, der durch Verzögern des geteilten Pulses gemäß 7(c) um zwei Takte erhalten wird, an das EXODER 51 als der FF45-Ausgang ausgegeben wird, wie in den 7(g) oder 7(i) dargestellt ist.
Als nächstes wird der FF44 Ausgang mit dem FF45-Ausgang durch das EXO-DER 51 verglichen. Wenn der FF44-Ausgang gleich dem FF 45-Ausgang ist, dann wird an den Controller 41 ein Signal ausgegeben, welches anzeigt, dass die Verzögerungen der Verzögerungselemente 2 bis 5 normal sind. Wenn der FF44 Ausgang sich von dem FF45-Ausgang unterscheidet, dann wird an den Controller 41 ein Signal ausgegeben, welches anzeigt, dass die Verzögerungen der Verzögerungselemente 2 bis 5 klein sind.
Um genau zu sein: wenn die Verzögerungen der Verzögerungselemente 2 bis 5 richtig sind, dann ist der FF45-Ausgang ein Taktsignal, wie es in 7(g) dargestellt ist. Daher wird das Taktsignal, welches von dem FF44 gemäß 7(e) ausgegeben wird, mit dem Eingangstakt gemäß 7(a) synchronisiert. Somit wird durch das EXODER 51 beurteilt, dass die Verzögerungselemente 2 bis 5 mit den richtigen Verzögerungen arbeiten, und es wird ein Signal an den Controller 41 ausgegeben, dass die Verzögerungen richtig sind.
Wenn auf der anderen Seite die Verzögerungen der Verzögerungselemente 2 bis 5 durch die Interferenzen verringert werden und dementsprechend die Gesamtverzögerung der Takte, die durch die Verzögerungselemente 46 bis 50 ausgegeben werden, kleiner wird als ein Takt, dann ist der FF45-Ausgang ein Taktsignal gemäß 7(i) und stimmt dementsprechend mit dem in 7(e) dargestellten FF44-Ausgang nicht überein. Daher wird durch das EXODER 51 beurteilt, dass die Verzögerungen der Verzögerungselemente 2 bis 5 kleiner sind als die richtigen Verzögerungen, und es wird ein Signal an den Controller 41 ausgegeben, welches anzeigt, dass die Verzögerungen kleiner sind.
Der Controller 41 überwacht wie oben beschrieben immer die Verzögerungen der Verzögerungselemente 2 bis 5 und, wenn eine fehlende Übereinstimmung in dem EXODER 51 erfasst wird und ein Signal, welches anzeigt, dass die Verzögerungen kleiner sind, an den Controller 41 ausgegeben wird, steuert der Controller 41 die Verzögerungswerte der Verzögerungselemente 2 bis 5, um größer zu sein, wodurch verhindert werden kann, dass der Vergleich in dem Phasenvergleicher 6 zwischen der Phase des nicht-verzögerten Taktes und der Phase des externen Taktes um einen Takt zu spät ist.
Als nächstes wird der Betrieb des Nach-Verzögerung-Detektors 35 beschrieben.
Wenn das zu vergleichende Signal gemäß 7(b) in den Phasenvergleicher 6 eingegeben wird, dann wird dieses Signal durch den Zähler 52 gemäß 7(j) geteilt und von dem Zähler 52 als Trägerausgang ausgegeben. Dann wird der Trägerausgang durch den FF53 zwischengespeichert, und es wird ein FF53-Ausgang, der um einen Takt gemäß 7(k) verzögert ist, an das EXODER 58 ausgegeben.
Zusätzlich wird der Trägerausgang, welcher durch den Zähler 52 geteilt worden ist, um einen 3/4-Takt durch die Verzögerungselemente 54 bis 56 verzögert, die die gleichen Verzögerungen aufweisen wie jene der Verzögerungselemente 2 bis 5 (7(l) oder 7(n)), und dann durch den FF 57 zwischengespeichert, wo durch ein Puls, der durch Verzögern des Trägerausgangs gemäß 7(j) um einen Takt erhalten wird, an das EXODER 58 als ein FF57-Ausgang gemäß 7(m) oder 7(o) ausgegeben.
Als nächstes werden der FF53-Ausgang und der FF57-Ausgang miteinander durch das EXODER 58 verglichen. Wenn der FF53-Ausgang gleich dem FF57-Ausgang, dann wird ein Signal an den Controller 41 ausgegeben, welches anzeigt, dass die Verzögerungen der Verzögerungselemente 2 bis 5 richtig sind. Wenn der FF53-Ausgang sich von dem FF57-Ausgang unterscheidet, dann wird ein Signal an den Controller 41 ausgegeben, welches anzeigt, dass die Verzögerungen der Verzögerungselemente 2 bis 5 größer sind.
Um genauer zu sein: wenn die Verzögerungen der Verzögerungselemente 2 bis 5 richtig sind, dann ist der FF57-Ausgang ein Taktsignal, wie es in 7(m) dargestellt ist, und dementsprechend sind das in 7(k) dargestellte Taktsignal des FF44-Ausgangs und das der in 7(a) dargestellte Eingangstakt in Phase. Es wird dann durch das EXODER 58 beurteilt, dass die Verzögerungen der Verzögerungselemente 2 bis 5 mit den richtigen Verzögerungen arbeiten, und es wird ein Signal an den Controller 41 ausgegeben, welches anzeigt, dass die Verzögerungen richtig sind.
Auf der anderen Seite, wenn die Verzögerungen der Verzögerungselemente 2 bis 5 durch Interferenzen erhöht werden und dementsprechend die Gesamtverzögerung der Takte, die von den Verzögerungselementen 46 bis 50 ausgegeben werden, größer als ein Takt werden, dann ist der FF 57-Ausgang ein Taktsignal gemäß 7(o) und stimmt somit nicht mit dem FF53-Ausgang gemäß 7(k) überein. Daher wird durch das EXODER 58 beurteilt, dass die Verzögerungen der Verzögerungselemente 2 bis 5 größer sind als die richtigen Verzögerungen, und es wird ein Signal an den Controller 41 ausgegeben, welches anzeigt, dass die Verzögerungen größer sind.
Wie oben beschrieben, überwacht der Controller 41 immer die Verzögerungen der Verzögerungselemente 2 bis 5 und der Controller 41 steuert, wenn eine fehlende Übereinstimmung durch das EXODER 58 erfasst wird und ein Signal an den Controller 41 ausgegeben wird, welches anzeigt, dass die Verzögerungen größer sind, die Verzögerungen der Verzögerungselemente 2 bis 5, um reduziert zu werden, wodurch verhindert werden kann, dass der Vergleich in dem Phasenvergleicher 6 zwischen der Phase des Taktes, welcher um zwei Takte oder mehr verzögert ist, und der Phase des externen Taktes um einen Takt zu spät ist.
Als nächstes wird die Struktur und der Betrieb des Controllers 41 detaillierter mit Bezug auf die 8 beschrieben.
Die 8 ist ein Schaltungsdiagramm, welches den Controller 41 des Halbleiterbauelements gemäß der dritten Ausführungsform darstellt. Der Controller 41 wird durch einen Phasendifferenzeingangsanschluss 120, Widerstände 121 und 122, Kondensatoren 123 und 124, einen Steuerspannungsausgangsanschluss 125, einen Über-Detektionseingangsanschluss 60, einen Null-Detektionseingangsanschluss 61 und Schalter 63 und 64 gebildet. Hier sind der Phasendifferenzeingangsanschluss 120, die Widerstände 121 und 122, die Kondensatoren 123 und 124 und der Steuerspannungsausgangsanschluss 125 die gleichen, wie jene in dem in 13 dargestellten herkömmlichen LPF.
Der Betrieb des Controllers 41, der wie oben beschrieben konstruiert ist, wird beschrieben werden.
Zunächst wird, wenn ein Signal, welches von den EXODER 58 ausgegeben wird, durch den Über-Detektionseingangsanschluss 60 eingegeben wird und in Fällen, in denen dieses Eingangssignal ein Signal ist, welches anzeigt, dass die Verzögerungen richtig sind, der Schalter 63 ausgeschaltet. Auf der anderen Seite wird in Fällen, in denen dieses Signal ein Signal ist, welches anzeigt, dass die Verzögerungen kleiner sind, der Schalter 63 eingeschaltet, wodurch die Verzögerungen zwangsweise länger gemacht werden.
Auf der anderen Seite wird, wenn ein Signal, welches von dem EXODER 51 ausgegeben ist, durch den Null-Detektionseingangsanschluss 61 eingegeben wird, und in Fällen, in denen dieses Eingangssignal ein Signal ist, welches anzeigt, dass die Verzögerungen richtig sind, der Schalter 64 ausgeschaltet. Auf der anderen Seite wird in Fällen, in denen dieses Signal ein Signal ist, welches anzeigt, dass die Verzögerungen kleiner sind, der Schalter 64 eingeschaltet, wodurch die Verzögerungen zwangsweise länger gemacht werden.
Das Halbleiterbauelement gemäß der dritten Ausführungsform ist versehen mit einem Vor-Verzögerung-Detektor 34 und dem Nach-Verzögerung-Detektor 35, wodurch die Verzögerungen der Verzögerungselemente 2 bis 5 immer überwacht werden. Dementsprechend werden sogar dann, wenn die Verzögerungen der Verzögerungselemente 2 bis 5 durch die Interferenzen stark variiert werden, die Variationen in den Verzögerungen der Verzögerungselemente 2 bis 5 erfasst, wodurch die Verzögerungen der Verzögerungselemente 2 bis 5 durch den Controller 41 gesteuert werden können. Dementsprechend kann der Vergleich der verschiedenen Flanken in dem Phasenvergleicher 6 verhindert werden, wodurch ein Takt erzeugt wird, der richtig mit dem Referenzsignal synchronisiert ist.
In diesem Halbleiterbauelement gemäß der dritten Ausführungsform werden die Verzögerungen der Verzögerungselemente 2 bis 5 konstant durch den Phasenvergieicher 6 und den Controller 41 gesteuert, wodurch sogar dann, wenn die Verzögerungen durch Interferenzen, wie etwa durch Spannung und Temperatur, beeinflusst werden, verzögerte Takte, welche in der Phase zueinander um 1/4-Takt verschoben sind, als die Ausgänge der entsprechenden Verzögerungselemente erzeugt werden können. Dieses Halbleiterbauelement ist darüber hinaus mit dem Auswähler 9 versehen, welcher einen der verzögerten Takte auswählt, welche in der Phase zueinander um 1/4-Takt verschoben sind, auf der Basis der Phase des Referenzsignals, wodurch der Takt sogar einer abrupten Variation in dem Referenzsignal folgen kann. Dementsprechend können die Frequenzen der Takte, welche von den entsprechenden Verzögerungselementen ausgegeben werden, sogar dann konstant gehalten werden, wenn das Intervall zwischen den Referenzsignalen größer ist.
1. In dieser dritten Ausführungsform enthalten, um die Beschreibungen mit Bezug auf die Verzögerungselemente von vier Stufen zu vereinfachen, die Verzögerungselemente des Vor-Verzögerung-Detektors 34 fünf Stufen, und die Verzögerungselemente des Nach-Verzögerung-Detektors 35 enthalten drei Stufen. Wenn jedoch die Verzögerungselemente N Stufen (N: eine ganze Zahl die zwei oder größer ist) aufweisen, dann weisen die Verzögerungselemente des Vor- Verzögerung-Detektors 34 (N + 1) Stufen oder mehr auf, und die Verzögerungselemente des Nach-Verzögerung-Detektors 35 weisen (N – 1) Stufen oder weniger auf, wodurch die gleichen Effekte erhalten werden, wie jene in der dritten Ausführungsform.

Claims

Halbleiterbauelement mit: einem Externer-Takt-Eingangsmittel (1) zum Empfangen eines externen Taktes, wobei der externe Takt eine Taktperiode aufweist; N Stufen von Verzögerungselementen (2, 3, 4, 5), jeweils den externen Takt um 1/N einer Taktperiode verzögernd, wobei N eine ganze Zahl größer oder gleich zwei ist; einem Phasenvergleichsmittel (6) zum Vergleichen einer Phase des externen Taktes mit einer Phase des externen Taktes, der durch die N Stufen der Verzögerungselemente (2, 3, 4, 5) um eine Taktperiode verzögert worden ist, und Erfassen einer Phasendifferenz; einem Steuermittel (7) zum Steuern entsprechender Verzögerungen der Verzögerungselemente (2, 3, 4, 5) auf der Basis der Phasendifferenz, die durch das Phasenvergleichsmittel (6) erfasst wurde; einem Referenzsignal-Eingangsanschluss (8) zum Empfangen eines Referenzsignals; und dadurch gekennzeichnet, dass ein Auswahlmittel (9) zum Auswählen eines von verzögerten Takten, die durch die N Stufen der Verzögerungselemente (2, 3, 4, 5) erzeugt werden, durch Erfassen einer Änderungsstelle in dem Referenzsignal, und Ausgeben des ausgewählten Taktes als einen synchronen Takt.
Halbleiterbauelement nach Anspruch 1, wobei das Auswahlmittel (9) einen verzögerten Takt mit einer Änderungsstelle, welche hinter einer Änderungsstelle des Referenzsignals und am nächsten zu dieser liegt, unter den verzögerten Takten auswählt, welche durch die N Stufen der Verzögerungselemente (2, 3, 4, 5) jeweils erzeugt werden und in der Phase zueinander um 1/N Takt verschoben werden.
Halbleiterbauelement nach Anspruch 1, wobei das Auswahlmittel (9) einen verzögerten Takt mit einer Änderungsstelle, die vor einer Änderungsstelle des Referenzsignals und am nächsten zu dieser liegt, unter den verzögerten Takten auswählt, welche durch die N Stufen der Ver zögerungselemente (2, 3, 4, 5) jeweils erzeugt werden und in der Phase zueinander um 1/N Takt verschoben werden.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei das Auswahlmittel (9) aufweist: eine Latch-Schaltung (9a) zum Zwischenspeichern jedes der verzögerten Takte, welche durch die N Stufen der Verzögerungselemente (2, 3, 4, 5) jeweils erzeugt werden und in der Phase zueinander um 1/N Takt verschoben werden, in Übereinstimmung mit dem Referenzsignal; eine Steuerschaltung (9c) zum Bestimmen eines Timing der Taktauswahl; und einen Multiplexer (9b) zum Empfangen von Ausgängen der Latch-Schaltung und Auswählen eines der verzögerten Takte, welche in der Phase zueinander um 1/N Takt verschoben werden, mit dem bestimmten Timing, welches durch die Steuerschaltung (9c) ausgegeben wird.
Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiterhin aufweisend: ein Taktstoppmittel (32) zum temporären Stoppen der verzögerten Takte, welche durch die N Stufen der Verzögerungselemente (2, 3, 4, 5) jeweils erzeugt werden und in der Phase zueinander um 1/N Takt verschoben werden, bei der Taktauswahl durch das Auswahlmittel (9).
Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiterhin aufweisend: ein Vor-Verzögerung-Erfassungsmittel (34) zum Erfassen, ob oder ob nicht die Verzögerungen der N Stufen der Verzögerungselemente (2, 3, 4, 5) kleiner als ein vorbestimmter Wert sind, und Ausgeben eines erhaltenen Ergebnisses an die Steuermittel (7), und wobei die Steuermittel (7) die N Stufen der Verzögerungselemente (2, 3, 4, 5) auf der Basis des Ausgangs des Vor-Verzögerung-Erfassungsmittels (34) so steuern, dass die Verzögerungen den vorbestimmten Wert aufweisen.
Halbleiterbauelement nach Anspruch (6), wobei das Vor-Verzögerung-Erfassungsmittel (34) aufweist: eine Teilungsschaltung (42) zum Teilen des externen Taktes; eine erste Latch-Schaltung mit Latch-Schaltungen aus zwei oder mehr Stufen zum Empfangen eines Ausgangs von der Teilungsschaltung (42) und Verzögern des Ausgangs in Takteinheiten; Verzögerungselemente (46, 47, 48, 49, 50) aus (N + 1) oder mehr Stufen, welche den Ausgang der Teilungsschaltung empfangen und die gleichen Verzögerungen aufweisen wie jene der N Stufen der Verzögerungselemente (2, 3, 4, 5); eine zweite Latch-Schaltung zum Zwischenspeichern eines Ausgangs der Verzögerungselemente von (N + 1) oder mehr Stufen, in Übereinstimmung mit dem externen Takt; und einem Vergleicher (51) zum Vergleichen eines Ausgangs der ersten Latchschaltung mit einem Ausgang der zweiten Latch-Schaltung.
Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiterhin aufweisend: ein Nach-Verzögerung-Erfassungsmittel (35) zum Erfassen, ob die Verzögerungen der N Stufen der Verzögerungselemente (2, 3, 4, 5) größer sind als ein vorbestimmter Wert, und Ausgeben eines erhaltenen Ergebnisses an die Steuermittel (7), und wobei die Steuermittel (7) die N Stufen der Verzögerungselemente (2, 3, 4, 5) auf der Basis des Ausgangs der Nach-Verzögerung-Erfassungsmittel (35) so steuern, dass die Verzögerungen einen vorbestimmten Wert aufweisen.
Halbleiterbauelement nach Anspruch 8, wobei das Nach-Verzögerung-Erfassungsmittel (35) aufweist: eine Teilungsschaltung (52) zum Teilen des externen Taktes; eine dritte Latch-Schaltung (53) zum Empfangen eines Ausgangs von der Teilungsschaltung (52) und Verzögern des Ausgangs um einen Takt; Verzögerungselemente (54, 55, 56) aus (N – 1) oder weniger Stufen, welche den Ausgang der Teilungsschaltung empfangen und die gleichen Verzögerungen aufweisen, wie jene der N Stufen der Verzögerungselemente (2, 3, 4, 5); eine vierte Latch-Schaltung (57) zum Zwischenspeichern eines Ausgangs der Verzögerungselemente der (N – 1) oder weniger Stufen, in Übereinstimmung mit dem externen Takt; und einen Vergleicher (58) zum Vergleichen eines Ausgangs der dritten Latch-Schaltung (53) mit einem Ausgang der vierten Latch-Schaltung (57).