JP3078902B2 - 同期クロック発生回路 - Google Patents
同期クロック発生回路Info
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- JP3078902B2 JP3078902B2 JP03307742A JP30774291A JP3078902B2 JP 3078902 B2 JP3078902 B2 JP 3078902B2 JP 03307742 A JP03307742 A JP 03307742A JP 30774291 A JP30774291 A JP 30774291A JP 3078902 B2 JP3078902 B2 JP 3078902B2
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Description
【０００１】
【産業上の利用分野】この発明は、基準クロックを外部
からの非同期入力信号に同期させて同期クロックとして
出力する同期クロック発生回路、および外部からの入力
信号特に非同期信号に高精度に同期し、遅延値及びパル
ス幅の設定が可能な遅延パルス発生回路、ならびに入力
信号のレベルを保持するラッチ回路に関するものであ
る。
からの非同期入力信号に同期させて同期クロックとして
出力する同期クロック発生回路、および外部からの入力
信号特に非同期信号に高精度に同期し、遅延値及びパル
ス幅の設定が可能な遅延パルス発生回路、ならびに入力
信号のレベルを保持するラッチ回路に関するものであ
る。
【０００２】
【従来の技術】図２９は従来の同期クロック発生回路を
示すブロック図である。同図に示すように、非同期のト
リガ信号を入力する非同期信号入力端子２から入力され
た非同期入力信号Ｓ２がカウンタ５０２の一方の入力に
与えられており、カウンタ５０２の出力である分周イネ
ーブル信号Ｓ５０２が分周器５０３の制御入力に与えら
れている。また、高周波クロック発生回路５０１の出力
である高周波クロックＳ５０１がカウンタ５０２の他方
の入力と分周器５０３の分周入力に与えられており、分
周器５０３の出力である同期クロックＳ３が同期クロッ
ク出力端子３に与えられている。
示すブロック図である。同図に示すように、非同期のト
リガ信号を入力する非同期信号入力端子２から入力され
た非同期入力信号Ｓ２がカウンタ５０２の一方の入力に
与えられており、カウンタ５０２の出力である分周イネ
ーブル信号Ｓ５０２が分周器５０３の制御入力に与えら
れている。また、高周波クロック発生回路５０１の出力
である高周波クロックＳ５０１がカウンタ５０２の他方
の入力と分周器５０３の分周入力に与えられており、分
周器５０３の出力である同期クロックＳ３が同期クロッ
ク出力端子３に与えられている。
【０００３】なお、高周波クロックＳ５０１の周波数は
同期クロックＳ３の周波数に比べて高い周波数であるも
のとする。
同期クロックＳ３の周波数に比べて高い周波数であるも
のとする。
【０００４】次に動作について説明する。図３０は図２
９に示す従来の同期クロック発生回路の動作を示すタイ
ミングチャートである。カウンタ５０２は非同期信号入
力端子２からの非同期入力信号Ｓ２のトリガを検出する
と高周波クロック発生回路５０１の出力である高周波ク
ロックＳ５０１の立ち上がりエッジのカウントを開始す
る。カウント数が一定数（本実施例では３）に達すると
カウンタ５０２は分周器５０３に対して出力している
“Ｈ”レベルの分周イネーブル信号Ｓ５０２を“Ｌ”レ
ベルに立ち下げる。分周イネーブル信号Ｓ５０２の
“Ｌ”レベルへの立ち下がりにより、分周器５０３は高
周波クロックＳ５０１を定められた分周比（本実施例で
は４）で分周をして同期クロックＳ３として同期クロッ
ク出力端子３に出力する。
９に示す従来の同期クロック発生回路の動作を示すタイ
ミングチャートである。カウンタ５０２は非同期信号入
力端子２からの非同期入力信号Ｓ２のトリガを検出する
と高周波クロック発生回路５０１の出力である高周波ク
ロックＳ５０１の立ち上がりエッジのカウントを開始す
る。カウント数が一定数（本実施例では３）に達すると
カウンタ５０２は分周器５０３に対して出力している
“Ｈ”レベルの分周イネーブル信号Ｓ５０２を“Ｌ”レ
ベルに立ち下げる。分周イネーブル信号Ｓ５０２の
“Ｌ”レベルへの立ち下がりにより、分周器５０３は高
周波クロックＳ５０１を定められた分周比（本実施例で
は４）で分周をして同期クロックＳ３として同期クロッ
ク出力端子３に出力する。
【０００５】この従来回路では、非同期入力信号Ｓ２の
トリガ入力の立ち下がりが図８の破線で示した範囲で変
動しても同期クロックＳ３は同じタイミングで出てくる
ことになる。すなわち、同期精度は高周波クロックＳ５
０１の周波数が高いほど良くなり、近似的に、 同期精度＝高周波クロックＳ５０１の周期 ということができる。
トリガ入力の立ち下がりが図８の破線で示した範囲で変
動しても同期クロックＳ３は同じタイミングで出てくる
ことになる。すなわち、同期精度は高周波クロックＳ５
０１の周波数が高いほど良くなり、近似的に、 同期精度＝高周波クロックＳ５０１の周期 ということができる。
【０００６】例えば、１ｎｓの同期精度を得たい場合
は、高周波クロックＳ５０１の周波数に１ＧＨｚを必要
とすることになる。
は、高周波クロックＳ５０１の周波数に１ＧＨｚを必要
とすることになる。
【０００７】一方、図３１は従来の遅延パルス発生回路
を示す回路図である。同図に示すように、パルス入力端
子７０が抵抗７１の一方端に接続されている。また、抵
抗７１の他方端が容量７２の一方端とバッファ７３の入
力に接続されている。さらに、容量７２の他方端が接地
されており、バッファ７３の出力がパルス出力端子７５
に接続されている。
を示す回路図である。同図に示すように、パルス入力端
子７０が抵抗７１の一方端に接続されている。また、抵
抗７１の他方端が容量７２の一方端とバッファ７３の入
力に接続されている。さらに、容量７２の他方端が接地
されており、バッファ７３の出力がパルス出力端子７５
に接続されている。
【０００８】図３２は図３１の回路の動作を示すタイミ
ングチャートである。図３１の遅延パルス発生回路にお
いては、パルス入力端子７０に与えられたパルスＳ７０
は抵抗７１，容量７２により構成される積分回路を通過
することによってエッジが鈍り、図示のような波形の信
号Ｓ７４となる。
ングチャートである。図３１の遅延パルス発生回路にお
いては、パルス入力端子７０に与えられたパルスＳ７０
は抵抗７１，容量７２により構成される積分回路を通過
することによってエッジが鈍り、図示のような波形の信
号Ｓ７４となる。
【０００９】この信号Ｓ７４はバッファ７３に入力され
る。そしてバッファ７３の閾値により、パルス入力端子
７０から入力されるパルスＳ７０に対して遅延した遅延
パルスＳ７５が遅延パルス出力端子７５上に現れる。
る。そしてバッファ７３の閾値により、パルス入力端子
７０から入力されるパルスＳ７０に対して遅延した遅延
パルスＳ７５が遅延パルス出力端子７５上に現れる。
【００１０】
【発明が解決しようとする課題】図２９に示した従来の
同期クロック発生回路は上述のように構成されているの
で、同期精度を上げるために高周波クロックＳ５０１の
周波数を高くすることが必要であった。しかしながら、
同期クロック発生回路内部に発生する高周波ノイズの問
題などがあり、高周波クロックＳ５０１の周波数を高く
することには限界があり、高い同期精度が得られないと
いう問題点があった。
同期クロック発生回路は上述のように構成されているの
で、同期精度を上げるために高周波クロックＳ５０１の
周波数を高くすることが必要であった。しかしながら、
同期クロック発生回路内部に発生する高周波ノイズの問
題などがあり、高周波クロックＳ５０１の周波数を高く
することには限界があり、高い同期精度が得られないと
いう問題点があった。
【００１１】一方、図３１に示した従来の遅延パルス発
生回路は上述のように構成されていたので、抵抗７１，
容量７２の値が温度変化などによって変動した場合、遅
延パルスＳ７５の遅延時間が変動するという問題点があ
った。
生回路は上述のように構成されていたので、抵抗７１，
容量７２の値が温度変化などによって変動した場合、遅
延パルスＳ７５の遅延時間が変動するという問題点があ
った。
【００１２】また、遅延パルスＳ７５の遅延値の設定は
抵抗７１，容量７２の値を変化させることで設定しなけ
ればならないが、抵抗７１，容量７２の取るべき値に制
限があり、遅延パルスＳ７５の遅延幅の制限が大きいと
いう問題点があった。
抵抗７１，容量７２の値を変化させることで設定しなけ
ればならないが、抵抗７１，容量７２の取るべき値に制
限があり、遅延パルスＳ７５の遅延幅の制限が大きいと
いう問題点があった。
【００１３】さらに、遅延パルスＳ７５のパルス幅の設
定ができないという問題点があった。
定ができないという問題点があった。
【００１４】この発明は上記のような問題点を解決する
ためになされたもので、まず第１に、高周波クロックを
必要とせず、高い同期精度を有する同期クロック発生回
路を得ることを目的としている。
ためになされたもので、まず第１に、高周波クロックを
必要とせず、高い同期精度を有する同期クロック発生回
路を得ることを目的としている。
【００１５】また第２に、遅延パルスの遅延時間の変動
が小さく、遅延時間設定の制限がなく、さらに遅延パル
スのパルス幅を設定することができる遅延パルス発生回
路を得ることを目的としている。
が小さく、遅延時間設定の制限がなく、さらに遅延パル
スのパルス幅を設定することができる遅延パルス発生回
路を得ることを目的としている。
【００１６】さらに第３に、前記同期クロック発生回路
に用いるのに適したクロック選択回路や、高速なラッチ
動作の実現が容易なフリップフロップ回路を得ることを
も目的としている。
に用いるのに適したクロック選択回路や、高速なラッチ
動作の実現が容易なフリップフロップ回路を得ることを
も目的としている。
【００１７】
【課題を解決するための手段】この発明に係る同期クロ
ック発生回路の第１の態様は、基準クロックを複数の反
転遅延素子によって順次反転させ、順次所定時間遅延さ
れた複数の反転クロックと前記基準クロックを含む複数
の非反転クロックとを生成するクロック生成手段と、前
記複数の反転及び非反転クロックの一方のクロックに応
答して、そのデータ入力端子に与えられるデータを出力
端子から出力する複数の記憶素子からなる記憶手段と、
隣接した記憶素子の出力端子から出力される信号同士を
比較し、その比較結果としての比較信号を当該隣接した
記憶素子のうちの一方のデータ入力端子に与える比較信
号生成手段と、比較信号生成手段が出力する比較信号に
よって、複数の反転及び非反転クロックの他方のクロッ
クのうちのひとつを選択して同期クロックを導出する選
択手段を備えて構成され、前記複数の反転遅延素子の各
々の出力負荷容量を略同一とするために、当該各々の出
力端子に接続される配線の配線長を略同一とするととも
に、当該配線に接続される前記記憶手段および前記選択
手段の入力段の初段トランジスタサイズを略同一とした
ことを特徴とする。
ック発生回路の第１の態様は、基準クロックを複数の反
転遅延素子によって順次反転させ、順次所定時間遅延さ
れた複数の反転クロックと前記基準クロックを含む複数
の非反転クロックとを生成するクロック生成手段と、前
記複数の反転及び非反転クロックの一方のクロックに応
答して、そのデータ入力端子に与えられるデータを出力
端子から出力する複数の記憶素子からなる記憶手段と、
隣接した記憶素子の出力端子から出力される信号同士を
比較し、その比較結果としての比較信号を当該隣接した
記憶素子のうちの一方のデータ入力端子に与える比較信
号生成手段と、比較信号生成手段が出力する比較信号に
よって、複数の反転及び非反転クロックの他方のクロッ
クのうちのひとつを選択して同期クロックを導出する選
択手段を備えて構成され、前記複数の反転遅延素子の各
々の出力負荷容量を略同一とするために、当該各々の出
力端子に接続される配線の配線長を略同一とするととも
に、当該配線に接続される前記記憶手段および前記選択
手段の入力段の初段トランジスタサイズを略同一とした
ことを特徴とする。
【００１８】この発明に係る同期クロック発生回路の第
２の態様は、基準クロックを複数の反転遅延素子によっ
て順次反転させ、順次所定時間遅延された複数の反転ク
ロックと前記基準クロックを含む複数の非反転クロック
とを生成するクロック生成手段と、前記複数の反転及び
非反転クロックの一方のクロックに応答して、そのデー
タ入力端子に与えられるデータを出力端子から出力する
複数の記憶素子からなる記憶手段と、隣接した記憶素子
の出力端子から出力される信号同士を比較し、その比較
結果としての比較信号を当該隣接した記憶素子のうちの
一方のデータ入力端子に与える比較信号生成手段と、比
較信号生成手段が出力する比較信号によって、複数の反
転及び非反転クロックの他方のクロックのうちの指定さ
れたものを選択するとともに、選択されたものが複数あ
る場合、比較信号を用いて、予め定められた優先順位に
よって複数の反転及び非反転クロックの他方のクロック
のうちの１つを同期クロックとして導出する選択手段と
を備えて構成されている。
２の態様は、基準クロックを複数の反転遅延素子によっ
て順次反転させ、順次所定時間遅延された複数の反転ク
ロックと前記基準クロックを含む複数の非反転クロック
とを生成するクロック生成手段と、前記複数の反転及び
非反転クロックの一方のクロックに応答して、そのデー
タ入力端子に与えられるデータを出力端子から出力する
複数の記憶素子からなる記憶手段と、隣接した記憶素子
の出力端子から出力される信号同士を比較し、その比較
結果としての比較信号を当該隣接した記憶素子のうちの
一方のデータ入力端子に与える比較信号生成手段と、比
較信号生成手段が出力する比較信号によって、複数の反
転及び非反転クロックの他方のクロックのうちの指定さ
れたものを選択するとともに、選択されたものが複数あ
る場合、比較信号を用いて、予め定められた優先順位に
よって複数の反転及び非反転クロックの他方のクロック
のうちの１つを同期クロックとして導出する選択手段と
を備えて構成されている。
【００１９】この発明に係る同期クロック発生回路の第
３の態様は、基準クロックを複数の反転遅延素子によっ
て順次反転させ、順次所定時間遅延された複数の反転ク
ロックと前記基準クロックを含む複数の非反転クロック
とを生成するクロック生成手段と、前記非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力する複数の記憶素子からなる記憶手段
と、隣接した前記記憶素子の出力端子から出力される信
号同士を比較し、その比較結果としての比較信号を出力
する比較信号生成手段と、前記比較信号生成手段が出力
する前記比較信号によって、前記複数の反転及び非反転
クロックの一方のクロックのうちのひとつを選択して同
期クロックを導出する選択手段とを備えて構成され、前
記複数の反転遅延素子の各々の出力負荷容量を略同一と
するために、当該各々の出力端子に接続される配線の配
線長を略同一とするとともに、当該配線に接続される前
記記憶手段および前記選択手段の入力段の初段トランジ
スタサイズを略同一としたことを特徴とする。
３の態様は、基準クロックを複数の反転遅延素子によっ
て順次反転させ、順次所定時間遅延された複数の反転ク
ロックと前記基準クロックを含む複数の非反転クロック
とを生成するクロック生成手段と、前記非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力する複数の記憶素子からなる記憶手段
と、隣接した前記記憶素子の出力端子から出力される信
号同士を比較し、その比較結果としての比較信号を出力
する比較信号生成手段と、前記比較信号生成手段が出力
する前記比較信号によって、前記複数の反転及び非反転
クロックの一方のクロックのうちのひとつを選択して同
期クロックを導出する選択手段とを備えて構成され、前
記複数の反転遅延素子の各々の出力負荷容量を略同一と
するために、当該各々の出力端子に接続される配線の配
線長を略同一とするとともに、当該配線に接続される前
記記憶手段および前記選択手段の入力段の初段トランジ
スタサイズを略同一としたことを特徴とする。
【００２０】この発明に係る同期クロック発生回路の第
４の態様は、基準クロックを複数の反転遅延素子によっ
て順次反転させ、順次所定時間遅延された複数の反転ク
ロックと前記基準クロックを含む複数の非反転クロック
とを生成するクロック生成手段と、前記非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力する複数の記憶素子からなる記憶手段
と、隣接した前記記憶素子の出力端子から出力される信
号同士を比較し、その比較結果としての比較信号を出力
する比較信号生成手段と、前記比較信号生成手段が出力
する前記比較信号によって、前記複数の反転及び非反転
クロックの一方のクロックのうちの指定されたものを選
択するとともに、選択されたものが複数ある場合、前記
比較信号を用いて、予め定められた優先順位によって前
記複数の反転及び非反転クロックの前記一方のクロック
のうちの１つを同期クロックとして導出する選択手段と
を備えて構成されている。
４の態様は、基準クロックを複数の反転遅延素子によっ
て順次反転させ、順次所定時間遅延された複数の反転ク
ロックと前記基準クロックを含む複数の非反転クロック
とを生成するクロック生成手段と、前記非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力する複数の記憶素子からなる記憶手段
と、隣接した前記記憶素子の出力端子から出力される信
号同士を比較し、その比較結果としての比較信号を出力
する比較信号生成手段と、前記比較信号生成手段が出力
する前記比較信号によって、前記複数の反転及び非反転
クロックの一方のクロックのうちの指定されたものを選
択するとともに、選択されたものが複数ある場合、前記
比較信号を用いて、予め定められた優先順位によって前
記複数の反転及び非反転クロックの前記一方のクロック
のうちの１つを同期クロックとして導出する選択手段と
を備えて構成されている。
【００２１】この発明に係る同期クロック発生回路の第
５の態様は、前記第１ないし第４のいずれかの態様の同
期クロック発生回路を複数個備えた同期クロック発生回
路であって、前記複数個の同期クロック発生回路におけ
る前記クロック生成手段は共通化して単一のクロック生
成手段とされ、当該単一のクロック生成手段で生成され
た前記複数の反転及び非反転クロックを用いて、前記複
数個の同期クロック発生回路の各々における前記記憶手
段，前記比較信号生成手段及び前記選択手段により、複
数の非同期入力信号にそれぞれ同期した複数の同期クロ
ックを同時に発生可能としたことを特徴とする。
５の態様は、前記第１ないし第４のいずれかの態様の同
期クロック発生回路を複数個備えた同期クロック発生回
路であって、前記複数個の同期クロック発生回路におけ
る前記クロック生成手段は共通化して単一のクロック生
成手段とされ、当該単一のクロック生成手段で生成され
た前記複数の反転及び非反転クロックを用いて、前記複
数個の同期クロック発生回路の各々における前記記憶手
段，前記比較信号生成手段及び前記選択手段により、複
数の非同期入力信号にそれぞれ同期した複数の同期クロ
ックを同時に発生可能としたことを特徴とする。
【００２２】この発明に係る同期クロック発生回路の第
６の態様は、直列接続された複数の遅延素子を有し、順
次所定時間遅延された複数の反転および非反転クロック
を発生するクロック発生手段と、前記非同期入力信号と
前記複数の反転および非反転クロックとを受け、受けた
前記複数の反転クロックまたは複数の非反転クロックの
一方の複数のクロック及び前記非同期入力信号に基づい
て、前記複数の反転クロックまたは複数の非反転クロッ
クの他方の複数のクロックのなかから１つのクロックを
選択して、この選択したクロックを前記同期クロックと
して出力する同期クロック出力手段とを備えて構成さ
れ、前記複数の遅延素子の各々の出力負荷容量を略同一
とするために、当該各々の出力端子に接続される配線の
配線長を略同一とするとともに、当該配線に接続される
前記同期クロック出力手段の入力段の初段トランジスタ
サイズを略同一としたことを特徴とする。
６の態様は、直列接続された複数の遅延素子を有し、順
次所定時間遅延された複数の反転および非反転クロック
を発生するクロック発生手段と、前記非同期入力信号と
前記複数の反転および非反転クロックとを受け、受けた
前記複数の反転クロックまたは複数の非反転クロックの
一方の複数のクロック及び前記非同期入力信号に基づい
て、前記複数の反転クロックまたは複数の非反転クロッ
クの他方の複数のクロックのなかから１つのクロックを
選択して、この選択したクロックを前記同期クロックと
して出力する同期クロック出力手段とを備えて構成さ
れ、前記複数の遅延素子の各々の出力負荷容量を略同一
とするために、当該各々の出力端子に接続される配線の
配線長を略同一とするとともに、当該配線に接続される
前記同期クロック出力手段の入力段の初段トランジスタ
サイズを略同一としたことを特徴とする。
【００２３】この発明に係る同期クロック発生回路の第
７の態様は、前記第６の態様において、前記同期クロッ
ク出力手段は、前記非同期入力信号をリセット入力端子
に受け、前記複数の非反転クロックをそれぞれクロック
入力端子に受け、少なくとも前記同期クロック出力があ
るまで所定の値を保つ信号をデータ入力端子に受ける複
数のフリップフロップと、前記複数のフリップフロップ
の出力信号に基づいて前記複数の反転クロックから１つ
のクロックを選択して前記同期クロックとして出力する
クロック選択回路とを備えて構成されている。
７の態様は、前記第６の態様において、前記同期クロッ
ク出力手段は、前記非同期入力信号をリセット入力端子
に受け、前記複数の非反転クロックをそれぞれクロック
入力端子に受け、少なくとも前記同期クロック出力があ
るまで所定の値を保つ信号をデータ入力端子に受ける複
数のフリップフロップと、前記複数のフリップフロップ
の出力信号に基づいて前記複数の反転クロックから１つ
のクロックを選択して前記同期クロックとして出力する
クロック選択回路とを備えて構成されている。
【００２４】また第８の態様は、前記第６の態様におい
て、前記同期クロック出力手段は、前記非同期入力信号
をリセット入力端子に受け、前記非同期入力信号の遅延
信号をクロック入力端子に受け、前記複数の非反転クロ
ックをそれぞれデータ入力端子に受ける複数のフリップ
フロップと、前記複数のフリップフロップの出力信号に
基づいて前記複数の反転クロックから１つのクロックを
選択して前記同期クロックとして出力するクロック選択
回路とを備えて構成されている。
て、前記同期クロック出力手段は、前記非同期入力信号
をリセット入力端子に受け、前記非同期入力信号の遅延
信号をクロック入力端子に受け、前記複数の非反転クロ
ックをそれぞれデータ入力端子に受ける複数のフリップ
フロップと、前記複数のフリップフロップの出力信号に
基づいて前記複数の反転クロックから１つのクロックを
選択して前記同期クロックとして出力するクロック選択
回路とを備えて構成されている。
【００２５】この発明に係る同期クロック発生回路の第
９の態様は、反転遅延素子を直列に複数個接続して構成
され、受けた基準クロックを前記反転遅延素子で順次遅
延させた複数の反転クロック及び複数の非反転クロック
を出力するクロック発生手段と、このクロック発生手段
からの基準クロック及び複数の非反転クロックまたは複
数の反転クロックのうちの一方の複数のクロックに対応
して設けられ、それぞれが、クロック入力端子に上記一
方の複数のクロックのうちの対応したクロックを受け、
前記非同期入力信号に基づいて活性化され、データ入力
端子に入力される信号に基づいてクロック入力端子に入
力されたクロックに応じた信号をデータ出力端子から出
力する複数のフリップフロップと、これら複数のフリッ
プフロップのデータ出力端子からの出力に基づいて、前
記クロック発生手段からの基準クロック及び複数の非反
転クロックまたは複数の反転クロックのうちの他方の複
数のクロックのうちから１つのクロックを選択して、こ
の選択したクロックに応じた信号を前記同期クロックと
して出力するとともに、前記選択した１つのクロックに
応じて前記複数のフリップフロップのうちの１つのフリ
ップフロップのデータ入力端子に与える信号のレベルを
変更するとともに残りのフリップフロップのデータ入力
端子に与える信号のレベルを維持し続けるクロック選択
回路とを備えて構成され、前記複数の反転遅延素子の各
々の出力負荷容量を略同一とするために、当該各々の出
力端子に接続される配線の配線長を略同一とするととも
に、当該配線に接続される前記フリップフロップおよび
前記クロック選択回路の入力段の初段トランジスタサイ
ズを略同一としたことを特徴とする。
９の態様は、反転遅延素子を直列に複数個接続して構成
され、受けた基準クロックを前記反転遅延素子で順次遅
延させた複数の反転クロック及び複数の非反転クロック
を出力するクロック発生手段と、このクロック発生手段
からの基準クロック及び複数の非反転クロックまたは複
数の反転クロックのうちの一方の複数のクロックに対応
して設けられ、それぞれが、クロック入力端子に上記一
方の複数のクロックのうちの対応したクロックを受け、
前記非同期入力信号に基づいて活性化され、データ入力
端子に入力される信号に基づいてクロック入力端子に入
力されたクロックに応じた信号をデータ出力端子から出
力する複数のフリップフロップと、これら複数のフリッ
プフロップのデータ出力端子からの出力に基づいて、前
記クロック発生手段からの基準クロック及び複数の非反
転クロックまたは複数の反転クロックのうちの他方の複
数のクロックのうちから１つのクロックを選択して、こ
の選択したクロックに応じた信号を前記同期クロックと
して出力するとともに、前記選択した１つのクロックに
応じて前記複数のフリップフロップのうちの１つのフリ
ップフロップのデータ入力端子に与える信号のレベルを
変更するとともに残りのフリップフロップのデータ入力
端子に与える信号のレベルを維持し続けるクロック選択
回路とを備えて構成され、前記複数の反転遅延素子の各
々の出力負荷容量を略同一とするために、当該各々の出
力端子に接続される配線の配線長を略同一とするととも
に、当該配線に接続される前記フリップフロップおよび
前記クロック選択回路の入力段の初段トランジスタサイ
ズを略同一としたことを特徴とする。
【００２６】
【作用】この発明に係る同期クロック発生回路の第１の
態様においては、クロック生成手段によって、基準クロ
ックを複数の反転遅延素子によって順次反転させ、順次
所定時間遅延された複数の反転クロックと前記基準クロ
ックを含む複数の非反転クロックとを生成し、複数の記
憶素子からなる記憶手段によって、前記複数の反転及び
非反転クロックの一方のクロックに応答して、そのデー
タ入力端子に与えられるデータを出力端子から出力し、
比較信号生成手段によって、隣接した記憶素子の出力端
子から出力される信号同士を比較し、その比較結果とし
ての比較信号を当該隣接した記憶素子のうちの一方のデ
ータ入力端子に与え、選択手段によって、比較信号生成
手段が出力する比較信号によって、複数の反転及び非反
転クロックの他方のクロックのうちのひとつを選択して
同期クロックを導出しているので、同期クロックの同期
精度を反転遅延素子２段分の遅延値に等しくすることが
できる。しかも、複数の反転遅延素子の各々の出力端子
に接続される配線の配線長を略同一とするとともに、当
該配線に接続される記憶手段および選択手段の入力段の
初段トランジスタサイズを略同一としたので、複数の反
転遅延素子の各々の出力負荷容量が略同一となる。
態様においては、クロック生成手段によって、基準クロ
ックを複数の反転遅延素子によって順次反転させ、順次
所定時間遅延された複数の反転クロックと前記基準クロ
ックを含む複数の非反転クロックとを生成し、複数の記
憶素子からなる記憶手段によって、前記複数の反転及び
非反転クロックの一方のクロックに応答して、そのデー
タ入力端子に与えられるデータを出力端子から出力し、
比較信号生成手段によって、隣接した記憶素子の出力端
子から出力される信号同士を比較し、その比較結果とし
ての比較信号を当該隣接した記憶素子のうちの一方のデ
ータ入力端子に与え、選択手段によって、比較信号生成
手段が出力する比較信号によって、複数の反転及び非反
転クロックの他方のクロックのうちのひとつを選択して
同期クロックを導出しているので、同期クロックの同期
精度を反転遅延素子２段分の遅延値に等しくすることが
できる。しかも、複数の反転遅延素子の各々の出力端子
に接続される配線の配線長を略同一とするとともに、当
該配線に接続される記憶手段および選択手段の入力段の
初段トランジスタサイズを略同一としたので、複数の反
転遅延素子の各々の出力負荷容量が略同一となる。
【００２７】この発明に係る同期クロック発生回路の第
２の態様においては、クロック生成手段によって、基準
クロックを複数の反転遅延素子によって順次反転させ、
順次所定時間遅延された複数の反転クロックと前記基準
クロックを含む複数の非反転クロックとを生成し、複数
の記憶素子からなる記憶手段によって、前記複数の反転
及び非反転クロックの一方のクロックに応答して、その
データ入力端子に与えられるデータを出力端子から出力
し、比較信号生成手段によって、隣接した記憶素子の出
力端子から出力される信号同士を比較し、その比較結果
としての比較信号を当該隣接した記憶素子のうちの一方
のデータ入力端子に与え、選択手段によって、比較信号
生成手段が出力する比較信号によって、複数の反転及び
非反転クロックの他方のクロックのうちの指定されたも
のを選択するとともに、選択されたものが複数ある場
合、比較信号を用いて、予め定められた優先順位によっ
て複数の反転及び非反転クロックの他方のクロックのう
ちの１つを同期クロックとして導出しているので、同期
クロックの同期精度を反転遅延素子２段分の遅延値に等
しくすることができる。
２の態様においては、クロック生成手段によって、基準
クロックを複数の反転遅延素子によって順次反転させ、
順次所定時間遅延された複数の反転クロックと前記基準
クロックを含む複数の非反転クロックとを生成し、複数
の記憶素子からなる記憶手段によって、前記複数の反転
及び非反転クロックの一方のクロックに応答して、その
データ入力端子に与えられるデータを出力端子から出力
し、比較信号生成手段によって、隣接した記憶素子の出
力端子から出力される信号同士を比較し、その比較結果
としての比較信号を当該隣接した記憶素子のうちの一方
のデータ入力端子に与え、選択手段によって、比較信号
生成手段が出力する比較信号によって、複数の反転及び
非反転クロックの他方のクロックのうちの指定されたも
のを選択するとともに、選択されたものが複数ある場
合、比較信号を用いて、予め定められた優先順位によっ
て複数の反転及び非反転クロックの他方のクロックのう
ちの１つを同期クロックとして導出しているので、同期
クロックの同期精度を反転遅延素子２段分の遅延値に等
しくすることができる。
【００２８】この発明に係る同期クロック発生回路の第
３の態様においては、クロック生成手段によって、基準
クロックを複数の反転遅延素子によって順次反転させ、
順次所定時間遅延された複数の反転クロックと前記基準
クロックを含む複数の非反転クロックとを生成し、複数
の記憶素子からなる記憶手段によって、非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力し、比較信号生成手段によって、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果としての比較信号を出力し、選択手段
によって、比較信号生成手段が出力する比較信号によっ
て、複数の反転及び非反転クロックの一方のクロックの
うちのひとつを選択して同期クロックを導出しているの
で、同期クロックの同期精度を反転遅延素子２段分の遅
延値に等しくすることができる。しかも、複数の反転遅
延素子の各々の出力端子に接続される配線の配線長を略
同一とするとともに、当該配線に接続される記憶手段お
よび選択手段の入力段の初段トランジスタサイズを略同
一としたので、複数の反転遅延素子の各々の出力負荷容
量が略同一となる。
３の態様においては、クロック生成手段によって、基準
クロックを複数の反転遅延素子によって順次反転させ、
順次所定時間遅延された複数の反転クロックと前記基準
クロックを含む複数の非反転クロックとを生成し、複数
の記憶素子からなる記憶手段によって、非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力し、比較信号生成手段によって、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果としての比較信号を出力し、選択手段
によって、比較信号生成手段が出力する比較信号によっ
て、複数の反転及び非反転クロックの一方のクロックの
うちのひとつを選択して同期クロックを導出しているの
で、同期クロックの同期精度を反転遅延素子２段分の遅
延値に等しくすることができる。しかも、複数の反転遅
延素子の各々の出力端子に接続される配線の配線長を略
同一とするとともに、当該配線に接続される記憶手段お
よび選択手段の入力段の初段トランジスタサイズを略同
一としたので、複数の反転遅延素子の各々の出力負荷容
量が略同一となる。
【００２９】この発明に係る同期クロック発生回路の第
４の態様においては、クロック生成手段によって、基準
クロックを複数の反転遅延素子によって順次反転させ、
順次所定時間遅延された複数の反転クロックと前記基準
クロックを含む複数の非反転クロックとを生成し、複数
の記憶素子からなる記憶手段によって、非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力し、比較信号生成手段によって、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果としての比較信号を出力し、選択手段
によって、比較信号生成手段が出力する比較信号によっ
て、複数の反転及び非反転クロックの一方のクロックの
うちの指定されたものを選択するとともに、選択された
ものが複数ある場合、比較信号を用いて、予め定められ
た優先順位によって複数の反転及び非反転クロックの前
記一方のクロックのうちの１つを同期クロックとして導
出しているので、同期クロックの同期精度を反転遅延素
子２段分の遅延値に等しくすることができる。
４の態様においては、クロック生成手段によって、基準
クロックを複数の反転遅延素子によって順次反転させ、
順次所定時間遅延された複数の反転クロックと前記基準
クロックを含む複数の非反転クロックとを生成し、複数
の記憶素子からなる記憶手段によって、非同期入力信号
に応答して、そのデータ入力端子に与えられるデータを
出力端子から出力し、比較信号生成手段によって、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果としての比較信号を出力し、選択手段
によって、比較信号生成手段が出力する比較信号によっ
て、複数の反転及び非反転クロックの一方のクロックの
うちの指定されたものを選択するとともに、選択された
ものが複数ある場合、比較信号を用いて、予め定められ
た優先順位によって複数の反転及び非反転クロックの前
記一方のクロックのうちの１つを同期クロックとして導
出しているので、同期クロックの同期精度を反転遅延素
子２段分の遅延値に等しくすることができる。
【００３０】この発明に係る同期クロック発生回路の第
５の態様においては、上記第１ないし第４のいずれかの
態様の同期クロック発生回路を複数個備え、該複数個の
同期クロック発生回路におけるクロック生成手段は共通
化して単一のクロック生成手段とし、当該単一のクロッ
ク生成手段で生成された複数の反転及び非反転クロック
を用いて、前記複数個の同期クロック発生回路の各々に
おける記憶手段，比較信号生成手段及び選択手段によ
り、複数の非同期入力信号にそれぞれ同期した複数の同
期クロックを同時に発生可能としたので、同期クロック
の同期精度を反転遅延素子２段分の遅延値に等しくする
ことができるとともに、１つのクロック生成手段からの
共通の反転あるいは非反転クロックに基づき動作して複
数の同期クロックを導出することができる。
５の態様においては、上記第１ないし第４のいずれかの
態様の同期クロック発生回路を複数個備え、該複数個の
同期クロック発生回路におけるクロック生成手段は共通
化して単一のクロック生成手段とし、当該単一のクロッ
ク生成手段で生成された複数の反転及び非反転クロック
を用いて、前記複数個の同期クロック発生回路の各々に
おける記憶手段，比較信号生成手段及び選択手段によ
り、複数の非同期入力信号にそれぞれ同期した複数の同
期クロックを同時に発生可能としたので、同期クロック
の同期精度を反転遅延素子２段分の遅延値に等しくする
ことができるとともに、１つのクロック生成手段からの
共通の反転あるいは非反転クロックに基づき動作して複
数の同期クロックを導出することができる。
【００３１】この発明に係る同期クロック発生回路の第
６の態様においては、クロック発生手段によって、直列
接続された複数の遅延素子で、順次所定時間遅延された
複数の反転および非反転クロックを発生し、同期クロッ
ク出力手段によって、非同期入力信号と複数の反転およ
び非反転クロックとを受け、受けた複数の反転クロック
または複数の非反転クロックの一方の複数のクロック及
び非同期入力信号に基づいて、複数の反転クロックまた
は複数の非反転クロックの他方の複数のクロックのなか
から１つのクロックを選択して、この選択したクロック
を同期クロックとして導出しているので、同期クロック
の同期精度を遅延素子２段分の遅延値に等しくすること
ができる。しかも、複数の遅延素子の各々の出力端子に
接続される配線の配線長を略同一とするとともに、当該
配線に接続される同期クロック出力手段の入力段の初段
トランジスタサイズを略同一としたので、複数の遅延素
子の各々の出力負荷容量が略同一となる。
６の態様においては、クロック発生手段によって、直列
接続された複数の遅延素子で、順次所定時間遅延された
複数の反転および非反転クロックを発生し、同期クロッ
ク出力手段によって、非同期入力信号と複数の反転およ
び非反転クロックとを受け、受けた複数の反転クロック
または複数の非反転クロックの一方の複数のクロック及
び非同期入力信号に基づいて、複数の反転クロックまた
は複数の非反転クロックの他方の複数のクロックのなか
から１つのクロックを選択して、この選択したクロック
を同期クロックとして導出しているので、同期クロック
の同期精度を遅延素子２段分の遅延値に等しくすること
ができる。しかも、複数の遅延素子の各々の出力端子に
接続される配線の配線長を略同一とするとともに、当該
配線に接続される同期クロック出力手段の入力段の初段
トランジスタサイズを略同一としたので、複数の遅延素
子の各々の出力負荷容量が略同一となる。
【００３２】この発明に係る同期クロック発生回路の第
７の態様においては、前記第６の態様における同期クロ
ック出力手段を、非同期入力信号をリセット入力端子に
受け、複数の非反転クロックをそれぞれクロック入力端
子に受け、少なくとも同期クロック出力があるまで所定
の値を保つ信号をデータ入力端子に受ける複数のフリッ
プフロップと、該複数のフリップフロップの出力信号に
基づいて複数の反転クロックから１つのクロックを選択
して同期クロックとして出力するクロック選択回路とか
ら構成しているので、同期クロック出力手段の構成が簡
単となる。
７の態様においては、前記第６の態様における同期クロ
ック出力手段を、非同期入力信号をリセット入力端子に
受け、複数の非反転クロックをそれぞれクロック入力端
子に受け、少なくとも同期クロック出力があるまで所定
の値を保つ信号をデータ入力端子に受ける複数のフリッ
プフロップと、該複数のフリップフロップの出力信号に
基づいて複数の反転クロックから１つのクロックを選択
して同期クロックとして出力するクロック選択回路とか
ら構成しているので、同期クロック出力手段の構成が簡
単となる。
【００３３】また第８の態様においては、前記第６の態
様における同期クロック出力手段を、非同期入力信号を
リセット入力端子に受け、非同期入力信号の遅延信号を
クロック入力端子に受け、複数の非反転クロックをそれ
ぞれデータ入力端子に受ける複数のフリップフロップ
と、該複数のフリップフロップの出力信号に基づいて複
数の反転クロックから１つのクロックを選択して同期ク
ロックとして出力するクロック選択回路とから構成して
いるので、同期クロック出力手段の構成が簡単となる。
様における同期クロック出力手段を、非同期入力信号を
リセット入力端子に受け、非同期入力信号の遅延信号を
クロック入力端子に受け、複数の非反転クロックをそれ
ぞれデータ入力端子に受ける複数のフリップフロップ
と、該複数のフリップフロップの出力信号に基づいて複
数の反転クロックから１つのクロックを選択して同期ク
ロックとして出力するクロック選択回路とから構成して
いるので、同期クロック出力手段の構成が簡単となる。
【００３４】この発明に係る同期クロック発生回路の第
９の態様においては、反転遅延素子を直列に複数個接続
して構成されたクロック発生手段によって、受けた基準
クロックを反転遅延素子で順次遅延させた複数の反転ク
ロック及び複数の非反転クロックを出力し、このクロッ
ク発生手段からの基準クロック及び複数の非反転クロッ
クまたは複数の反転クロックのうちの一方の複数のクロ
ックに対応して設けられた複数のフリップフロップによ
って、それぞれが、クロック入力端子に上記一方の複数
のクロックのうちの対応したクロックを受け、非同期入
力信号に基づいて活性化され、データ入力端子に入力さ
れる信号に基づいてクロック入力端子に入力されたクロ
ックに応じた信号をデータ出力端子から出力し、クロッ
ク選択回路によって、複数のフリップフロップのデータ
出力端子からの出力に基づいて、クロック発生手段から
の基準クロック及び複数の非反転クロックまたは複数の
反転クロックのうちの他方の複数のクロックのうちから
１つのクロックを選択して、この選択したクロックに応
じた信号を同期クロックとして出力するとともに、選択
した１つのクロックに応じて複数のフリップフロップの
うちの１つのフリップフロップのデータ入力端子に与え
る信号のレベルを変更するとともに残りのフリップフロ
ップのデータ入力端子に与える信号のレベルを維持し続
けるので、同期クロックの同期精度を反転遅延素子２段
分の遅延値に等しくすることができる。しかも、複数の
反転遅延素子の各々の出力端子に接続される配線の配線
長を略同一とするとともに、当該配線に接続されるフリ
ップフロップおよびクロック選択回路の入力段の初段ト
ランジスタサイズを略同一としたので、複数の反転遅延
素子の各々の出力負荷容量が略同一となる。
９の態様においては、反転遅延素子を直列に複数個接続
して構成されたクロック発生手段によって、受けた基準
クロックを反転遅延素子で順次遅延させた複数の反転ク
ロック及び複数の非反転クロックを出力し、このクロッ
ク発生手段からの基準クロック及び複数の非反転クロッ
クまたは複数の反転クロックのうちの一方の複数のクロ
ックに対応して設けられた複数のフリップフロップによ
って、それぞれが、クロック入力端子に上記一方の複数
のクロックのうちの対応したクロックを受け、非同期入
力信号に基づいて活性化され、データ入力端子に入力さ
れる信号に基づいてクロック入力端子に入力されたクロ
ックに応じた信号をデータ出力端子から出力し、クロッ
ク選択回路によって、複数のフリップフロップのデータ
出力端子からの出力に基づいて、クロック発生手段から
の基準クロック及び複数の非反転クロックまたは複数の
反転クロックのうちの他方の複数のクロックのうちから
１つのクロックを選択して、この選択したクロックに応
じた信号を同期クロックとして出力するとともに、選択
した１つのクロックに応じて複数のフリップフロップの
うちの１つのフリップフロップのデータ入力端子に与え
る信号のレベルを変更するとともに残りのフリップフロ
ップのデータ入力端子に与える信号のレベルを維持し続
けるので、同期クロックの同期精度を反転遅延素子２段
分の遅延値に等しくすることができる。しかも、複数の
反転遅延素子の各々の出力端子に接続される配線の配線
長を略同一とするとともに、当該配線に接続されるフリ
ップフロップおよびクロック選択回路の入力段の初段ト
ランジスタサイズを略同一としたので、複数の反転遅延
素子の各々の出力負荷容量が略同一となる。
【００３５】
【実施例】図１，図２はこの発明に係る同期クロック発
生回路の第１実施例を示す回路図である。これらの図に
示すように、基準クロック入力端子１が遅延クロック生
成回路１０内の反転遅延素子１０１ａの入力端子に、反
転遅延素子１０１ａの出力端子が反転遅延素子１０１ｂ
の入力端子に、というように、基準クロック入力端子１
が反転遅延素子１０１ａないし１０８ｂに順次接続され
ている。
生回路の第１実施例を示す回路図である。これらの図に
示すように、基準クロック入力端子１が遅延クロック生
成回路１０内の反転遅延素子１０１ａの入力端子に、反
転遅延素子１０１ａの出力端子が反転遅延素子１０１ｂ
の入力端子に、というように、基準クロック入力端子１
が反転遅延素子１０１ａないし１０８ｂに順次接続され
ている。
【００３６】また、基準クロック入力端子１及び反転遅
延素子１０１ｂないし１０８ｂの出力端子が記憶回路２
０内のＤタイプフリップフロップ２００ないし２０８の
負論理のタイミング信号入力端子＊Ｔにそれぞれ接続さ
れている（＊ＴはＴバーを示す。なお、図中ではバーは
バー記号により示す。）。
延素子１０１ｂないし１０８ｂの出力端子が記憶回路２
０内のＤタイプフリップフロップ２００ないし２０８の
負論理のタイミング信号入力端子＊Ｔにそれぞれ接続さ
れている（＊ＴはＴバーを示す。なお、図中ではバーは
バー記号により示す。）。
【００３７】また、Ｄタイプフリップフロップ２００な
いし２０８の出力端子Ｑが比較信号生成手段としての位
相検出回路３０内のＮＡＮＤ回路３００ないし３０８そ
れぞれの負論理の入力端子に、Ｄタイプフリップフロッ
プ２０１ないし２０８の出力端子Ｑが位相検出回路３０
内のＮＡＮＤ回路３００ないし３０７それぞれの正論理
の入力端子に接続されている。なお、ＮＡＮＤ回路３０
８の正論理の入力端子は接地されている。
いし２０８の出力端子Ｑが比較信号生成手段としての位
相検出回路３０内のＮＡＮＤ回路３００ないし３０８そ
れぞれの負論理の入力端子に、Ｄタイプフリップフロッ
プ２０１ないし２０８の出力端子Ｑが位相検出回路３０
内のＮＡＮＤ回路３００ないし３０７それぞれの正論理
の入力端子に接続されている。なお、ＮＡＮＤ回路３０
８の正論理の入力端子は接地されている。
【００３８】さらに、ＮＡＮＤ回路３００ないし３０８
の負論理の出力端子はＤタイプフリップフロップ２００
ないし２０８のデータ入力端子Ｄにそれぞれ接続されて
おり、ＮＡＮＤ回路３００ないし３０７の出力端子はま
た、クロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方の負論理入力端子に接続されている（入力及
び出力がすべて負論理のＡＮＤ回路は、ド・モルガンの
法則により、ＯＲ回路と等価である。）。
の負論理の出力端子はＤタイプフリップフロップ２００
ないし２０８のデータ入力端子Ｄにそれぞれ接続されて
おり、ＮＡＮＤ回路３００ないし３０７の出力端子はま
た、クロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方の負論理入力端子に接続されている（入力及
び出力がすべて負論理のＡＮＤ回路は、ド・モルガンの
法則により、ＯＲ回路と等価である。）。
【００３９】ＯＲ回路４０１ないし４０８の他方の負論
理入力端子には遅延クロック生成回路１０内の反転遅延
素子１０１ａないし１０８ａの出力端子がそれぞれ接続
されており、ＯＲ回路４０１ないし４０８の負論理の出
力端子は８入力ＮＡＮＤ回路４１１（入力がすべて負論
理のＯＲ回路は、ド・モルガンの法則により、ＮＡＮＤ
回路と等価である。）の入力端子に接続されている。ま
た、ＮＡＮＤ回路４１１の出力端子が同期クロック出力
端子３に接続されている。
理入力端子には遅延クロック生成回路１０内の反転遅延
素子１０１ａないし１０８ａの出力端子がそれぞれ接続
されており、ＯＲ回路４０１ないし４０８の負論理の出
力端子は８入力ＮＡＮＤ回路４１１（入力がすべて負論
理のＯＲ回路は、ド・モルガンの法則により、ＮＡＮＤ
回路と等価である。）の入力端子に接続されている。ま
た、ＮＡＮＤ回路４１１の出力端子が同期クロック出力
端子３に接続されている。
【００４０】さらに、非同期信号入力端子２が記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット入力端子Ｒにそれぞれ接続されている。
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット入力端子Ｒにそれぞれ接続されている。
【００４１】次に動作について説明する。図３は図１，
図２の回路の動作を示すタイミングチャートである。な
お、図３のタイミングチャートでは、遅延クロック生成
回路１０内の反転遅延素子１０５ａないし１０８ｂがそ
れぞれ出力する信号Ｓ１０５ａないしＳ１０８ｂ，記憶
回路２０内のＤタイプフリップフロップ２０４ないし２
０８それぞれの出力端子Ｑから出力される信号Ｓ２０４
ないしＳ２０８，位相検出回路３０内のＮＡＮＤ回路３
０４ないし３０８がそれぞれ出力する信号Ｓ３０４ない
しＳ３０８及びクロック選択回路４０内のＯＲ回路４０
５ないし４０８がそれぞれ出力する信号Ｓ４０５ないし
Ｓ４０８は省略されている。
図２の回路の動作を示すタイミングチャートである。な
お、図３のタイミングチャートでは、遅延クロック生成
回路１０内の反転遅延素子１０５ａないし１０８ｂがそ
れぞれ出力する信号Ｓ１０５ａないしＳ１０８ｂ，記憶
回路２０内のＤタイプフリップフロップ２０４ないし２
０８それぞれの出力端子Ｑから出力される信号Ｓ２０４
ないしＳ２０８，位相検出回路３０内のＮＡＮＤ回路３
０４ないし３０８がそれぞれ出力する信号Ｓ３０４ない
しＳ３０８及びクロック選択回路４０内のＯＲ回路４０
５ないし４０８がそれぞれ出力する信号Ｓ４０５ないし
Ｓ４０８は省略されている。
【００４２】まず、基準クロック入力端子１からは図に
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
【００４３】また、非同期信号入力端子２から入力され
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号Ｓ２０
０ないしＳ２０８は“Ｌ”レベルとなる。
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号Ｓ２０
０ないしＳ２０８は“Ｌ”レベルとなる。
【００４４】したがって、各ＮＡＮＤ回路３００ないし
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
【００４５】今、非同期信号入力端子２から入力される
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
【００４６】したがって、各Ｄタイプフリップフロップ
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
【００４７】基準クロックＳ１及び非反転遅延クロック
Ｓ１０１ｂそれぞれに立ち下がりエッジＥ０及びＥ１が
発生したとき、非同期入力信号Ｓ２のレベルはまだ
“Ｈ”であるので、Ｄタイプフリップフロップ２００及
び２０１はリセット状態で、その出力端子Ｑからそれぞ
れ出力される信号Ｓ２００及びＳ２０１のレベルは
“Ｌ”となる。
Ｓ１０１ｂそれぞれに立ち下がりエッジＥ０及びＥ１が
発生したとき、非同期入力信号Ｓ２のレベルはまだ
“Ｈ”であるので、Ｄタイプフリップフロップ２００及
び２０１はリセット状態で、その出力端子Ｑからそれぞ
れ出力される信号Ｓ２００及びＳ２０１のレベルは
“Ｌ”となる。
【００４８】一方、非反転遅延クロックＳ１０２ｂない
し１０４ｂそれぞれに立ち下がりエッジＥ２ないしＥ４
が発生したとき、非同期入力信号Ｓ２のレベルはすでに
“Ｌ”であるので、Ｄタイプフリップフロップ２０２及
び２０４の出力端子Ｑからそれぞれ出力される信号Ｓ２
０２及びＳ２０４のレベルは、ＮＡＮＤ回路３０２ない
し３０４の出力信号であるＳ３０２ないしＳ３０４のレ
ベルと同じ“Ｈ”となる。
し１０４ｂそれぞれに立ち下がりエッジＥ２ないしＥ４
が発生したとき、非同期入力信号Ｓ２のレベルはすでに
“Ｌ”であるので、Ｄタイプフリップフロップ２０２及
び２０４の出力端子Ｑからそれぞれ出力される信号Ｓ２
０２及びＳ２０４のレベルは、ＮＡＮＤ回路３０２ない
し３０４の出力信号であるＳ３０２ないしＳ３０４のレ
ベルと同じ“Ｈ”となる。
【００４９】したがって、位相検出回路３０内のＮＡＮ
Ｄ回路３００ないし３０３のうち、負論理の入力端子に
“Ｌ”，正論理の入力端子に“Ｈ”が入力されるＮＡＮ
Ｄ回路３０１の出力信号Ｓ３０１のみが“Ｌ”レベルに
なり、ＮＡＮＤ回路３００及び３０２，３０３それぞれ
の出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”レ
ベルのままである。
Ｄ回路３００ないし３０３のうち、負論理の入力端子に
“Ｌ”，正論理の入力端子に“Ｈ”が入力されるＮＡＮ
Ｄ回路３０１の出力信号Ｓ３０１のみが“Ｌ”レベルに
なり、ＮＡＮＤ回路３００及び３０２，３０３それぞれ
の出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”レ
ベルのままである。
【００５０】ＮＡＮＤ回路３００ないし３０３の出力信
号Ｓ３００ないしＳ３０３はそれぞれクロック選択回路
４０内のＯＲ回路４０１ないし４０４の一方の入力端子
に与えられているので、ＯＲ回路４０１及び４０３，４
０４の出力信号Ｓ４０１及びＳ４０３，Ｓ４０４は”Ｈ
“レベルとなり、ＯＲ回路４０２の出力信号はＯＲ回路
４０２の他方の入力端子に与えられている遅延クロック
生成回路１０内の反転遅延素子１０２ａの出力信号Ｓ１
０２ａとなる。
号Ｓ３００ないしＳ３０３はそれぞれクロック選択回路
４０内のＯＲ回路４０１ないし４０４の一方の入力端子
に与えられているので、ＯＲ回路４０１及び４０３，４
０４の出力信号Ｓ４０１及びＳ４０３，Ｓ４０４は”Ｈ
“レベルとなり、ＯＲ回路４０２の出力信号はＯＲ回路
４０２の他方の入力端子に与えられている遅延クロック
生成回路１０内の反転遅延素子１０２ａの出力信号Ｓ１
０２ａとなる。
【００５１】したがって、ＮＡＮＤ回路４１１の出力か
らは、反転遅延素子１０２ａの出力信号である反転遅延
クロックＳ１０２ａが反転された信号が出力され、これ
が同期クロックＳ３として同期クロック出力端子３に与
えられる。
らは、反転遅延素子１０２ａの出力信号である反転遅延
クロックＳ１０２ａが反転された信号が出力され、これ
が同期クロックＳ３として同期クロック出力端子３に与
えられる。
【００５２】次に、ふたたび基準クロックＳ１および非
反転遅延クロックＳ１０１ｂないしＳ１０４ｂにそれぞ
れ立ち下がりエッジＥ１０ないしＥ１４が発生したと
き、Ｄタイプフリップフロップ２００ないし２０３のリ
セットはすでに解除されているので、Ｄタイプフリップ
フロップ２００ないし２０３の出力端子Ｑからそれぞれ
出力される信号Ｓ２００ないしＳ２０３のレベルは、Ｎ
ＡＮＤ回路３００ないし３０３の出力信号であるＳ３０
０ないしＳ３０３のレベルと同じレベルとなる。
反転遅延クロックＳ１０１ｂないしＳ１０４ｂにそれぞ
れ立ち下がりエッジＥ１０ないしＥ１４が発生したと
き、Ｄタイプフリップフロップ２００ないし２０３のリ
セットはすでに解除されているので、Ｄタイプフリップ
フロップ２００ないし２０３の出力端子Ｑからそれぞれ
出力される信号Ｓ２００ないしＳ２０３のレベルは、Ｎ
ＡＮＤ回路３００ないし３０３の出力信号であるＳ３０
０ないしＳ３０３のレベルと同じレベルとなる。
【００５３】すなわち、信号Ｓ２００ないしＳ２０３の
レベルは順に“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”となり、
前述したのと同じように、位相検出回路３０内のＮＡＮ
Ｄ回路３００ないし３０３のうち、ＮＡＮＤ回路３０１
の出力信号Ｓ３０１のみが“Ｌ”レベルを保持すること
ができ、ＮＡＮＤ回路３００及び３０２，３０３それぞ
れの出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”
レベルとなり、クロック選択回路４０内のＮＡＮＤ回路
４１１の出力からは、反転遅延素子１０２ａの出力信号
である反転遅延クロックＳ１０２ａが反転された信号が
継続的に同期クロックＳ３として同期クロック出力端子
３に与えられる。
レベルは順に“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”となり、
前述したのと同じように、位相検出回路３０内のＮＡＮ
Ｄ回路３００ないし３０３のうち、ＮＡＮＤ回路３０１
の出力信号Ｓ３０１のみが“Ｌ”レベルを保持すること
ができ、ＮＡＮＤ回路３００及び３０２，３０３それぞ
れの出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”
レベルとなり、クロック選択回路４０内のＮＡＮＤ回路
４１１の出力からは、反転遅延素子１０２ａの出力信号
である反転遅延クロックＳ１０２ａが反転された信号が
継続的に同期クロックＳ３として同期クロック出力端子
３に与えられる。
【００５４】以上のような構成においては、非同期入力
信号Ｓ２の立ち下がりタイミングが図３の破線で示した
範囲で変動しても、各Ｄタイプフリップフロップ２００
ないし２０８の出力信号Ｓ２００ないしＳ２０８のレベ
ルは変化せず、同期クロックＳ３は同じタイミングで出
てくることになる。
信号Ｓ２の立ち下がりタイミングが図３の破線で示した
範囲で変動しても、各Ｄタイプフリップフロップ２００
ないし２０８の出力信号Ｓ２００ないしＳ２０８のレベ
ルは変化せず、同期クロックＳ３は同じタイミングで出
てくることになる。
【００５５】したがって、同期精度は、隣り合うＤタイ
プフリップフロップに入力される遅延クロックの位相差
と等しくなるので、近似的に、 同期精度＝反転遅延素子２段分の遅延値 ということができる。
プフリップフロップに入力される遅延クロックの位相差
と等しくなるので、近似的に、 同期精度＝反転遅延素子２段分の遅延値 ということができる。
【００５６】反転遅延素子を半導体論理素子で構成すれ
ば、反転遅延素子２段分の遅延値を１ｎｓ以下にするこ
とができ、高周波クロックを用いずに高い同期精度を有
する同期クロック発生回路を得ることができる。
ば、反転遅延素子２段分の遅延値を１ｎｓ以下にするこ
とができ、高周波クロックを用いずに高い同期精度を有
する同期クロック発生回路を得ることができる。
【００５７】なお、この実施例では、位相検出回路３０
内のＮＡＮＤ回路３００ないし３０７の出力端子をそれ
ぞれクロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方端子に接続して、ＯＲ回路４０１ないし４０
８それぞれの他方端子に接続されている反転遅延素子１
０１ａないし１０８ａの出力である反転遅延クロックＳ
１０１ａないしＳ１０８ａのうち非同期入力信号Ｓ２の
立ち下がりトリガに時間的にもっとも近いものを選択し
て同期クロックＳ３として出力しているが、図４に示す
ように、位相検出回路３０内のＮＡＮＤ回路３００ない
し３０７の出力端子とクロック選択回路４０内のＯＲ回
路４０１ないし４０８の一方端子との接続をかえて、非
同期入力信号Ｓ２の立ち下がりトリガに時間的にもっと
も近いものとは異なるタイミング的に所望の反転遅延ク
ロックを選択しても良い。
内のＮＡＮＤ回路３００ないし３０７の出力端子をそれ
ぞれクロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方端子に接続して、ＯＲ回路４０１ないし４０
８それぞれの他方端子に接続されている反転遅延素子１
０１ａないし１０８ａの出力である反転遅延クロックＳ
１０１ａないしＳ１０８ａのうち非同期入力信号Ｓ２の
立ち下がりトリガに時間的にもっとも近いものを選択し
て同期クロックＳ３として出力しているが、図４に示す
ように、位相検出回路３０内のＮＡＮＤ回路３００ない
し３０７の出力端子とクロック選択回路４０内のＯＲ回
路４０１ないし４０８の一方端子との接続をかえて、非
同期入力信号Ｓ２の立ち下がりトリガに時間的にもっと
も近いものとは異なるタイミング的に所望の反転遅延ク
ロックを選択しても良い。
【００５８】次に、反転遅延素子１０１ａないし１０８
ｂの出力負荷容量を一定値に合わせ込む実施例について
説明する。
ｂの出力負荷容量を一定値に合わせ込む実施例について
説明する。
【００５９】図５は図１，図２内の基本クロック入力端
子１と、遅延クロック生成回路１０に含まれる反転遅延
素子１０１ａないし１０２ｂと、クロック選択回路４０
に含まれるＯＲ回路４０１，４０２と、記憶回路２０に
含まれるＤタイプフリップフロップ２００，２０１のタ
イミング信号入力端子＊Ｔに接続される初段のインバー
タ２１０，２１１とを抜粋して示したものである。
子１と、遅延クロック生成回路１０に含まれる反転遅延
素子１０１ａないし１０２ｂと、クロック選択回路４０
に含まれるＯＲ回路４０１，４０２と、記憶回路２０に
含まれるＤタイプフリップフロップ２００，２０１のタ
イミング信号入力端子＊Ｔに接続される初段のインバー
タ２１０，２１１とを抜粋して示したものである。
【００６０】反転遅延素子１０１ａないし１０２ｂの出
力負荷容量を一定値或いは近似値にするために、クロッ
ク選択回路４０に含まれるＯＲ回路４０１，４０２の入
力端子に接続される初段のトランジスタ（図示せず）サ
イズと、記憶回路２０に含まれるＤタイプフリップフロ
ップ２０１，２０２のタイミング信号入力端子＊Ｔに接
続される初段のインバータ２１０，２１１の初段のトラ
ンジスタサイズを同一値或いは近似値とする。また、反
転遅延素子１０１ａないし１０２ｂの各出力端子に接続
される配線の配線長を同一値或いは近似値とする。した
がって、出力負荷容量が同一値或いは近似値を有する反
転遅延素子１０１ａないし１０２ｂはそれぞれ同一値或
いは近似値の遅延値を有する。
力負荷容量を一定値或いは近似値にするために、クロッ
ク選択回路４０に含まれるＯＲ回路４０１，４０２の入
力端子に接続される初段のトランジスタ（図示せず）サ
イズと、記憶回路２０に含まれるＤタイプフリップフロ
ップ２０１，２０２のタイミング信号入力端子＊Ｔに接
続される初段のインバータ２１０，２１１の初段のトラ
ンジスタサイズを同一値或いは近似値とする。また、反
転遅延素子１０１ａないし１０２ｂの各出力端子に接続
される配線の配線長を同一値或いは近似値とする。した
がって、出力負荷容量が同一値或いは近似値を有する反
転遅延素子１０１ａないし１０２ｂはそれぞれ同一値或
いは近似値の遅延値を有する。
【００６１】図６はこのような場合の図５の回路の動作
を示すタイミングチャートである。基準クロック入力端
子１から入力される図示のような基準クロックＳ１が反
転遅延素子１０１ａないし１０２ｂによって順次遅延さ
れ反転遅延クロックＳ１０１ａ，１０１ｂ及び非反転遅
延クロックＳ１０１ｂ，Ｓ１０２ｂが生成される。
を示すタイミングチャートである。基準クロック入力端
子１から入力される図示のような基準クロックＳ１が反
転遅延素子１０１ａないし１０２ｂによって順次遅延さ
れ反転遅延クロックＳ１０１ａ，１０１ｂ及び非反転遅
延クロックＳ１０１ｂ，Ｓ１０２ｂが生成される。
【００６２】反転遅延クロックＳ１０１ａ，Ｓ１０２ａ
及び非反転遅延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞ
れの“Ｈ”から“Ｌ”への立ち下がりに要する時間をＡ
とし、“Ｌ”から“Ｈ”への立ち上がりに要する時間を
Ｂとすると、非反転遅延クロックＳ１０２ｂは、基準ク
ロックＳ１に対して立ち上がりが２（Ａ＋Ｂ）時間遅延
し、立ち下がりが２（Ｂ＋Ａ）時間遅延する。
及び非反転遅延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞ
れの“Ｈ”から“Ｌ”への立ち下がりに要する時間をＡ
とし、“Ｌ”から“Ｈ”への立ち上がりに要する時間を
Ｂとすると、非反転遅延クロックＳ１０２ｂは、基準ク
ロックＳ１に対して立ち上がりが２（Ａ＋Ｂ）時間遅延
し、立ち下がりが２（Ｂ＋Ａ）時間遅延する。
【００６３】したがって、非反転遅延クロックＳ１０２
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値は等しくなり、基準クロックＳ１と同一デュ
ーティの非反転遅延クロックＳ１０２ｂ等の遅延クロッ
クを得ることができる。
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値は等しくなり、基準クロックＳ１と同一デュ
ーティの非反転遅延クロックＳ１０２ｂ等の遅延クロッ
クを得ることができる。
【００６４】一方、反転遅延素子１０１ａないし１０２
ｂがそれぞれ異なる出力負荷容量を有するとすると、反
転遅延素子１０１ａないし１０２ｂは異なる遅延値を有
することになる。図７はこのような場合の図５の回路の
動作を示すタイミングチャートである。基準クロック入
力端子１から入力される図示のような基準クロックＳ１
が反転遅延素子１０１ａないし１０２ｂによって順次遅
延され反転遅延クロックＳ１０１ａ，１０１ｂ及び非反
転遅延クロックＳ１０１ｂ，Ｓ１０２ｂが生成される。
ｂがそれぞれ異なる出力負荷容量を有するとすると、反
転遅延素子１０１ａないし１０２ｂは異なる遅延値を有
することになる。図７はこのような場合の図５の回路の
動作を示すタイミングチャートである。基準クロック入
力端子１から入力される図示のような基準クロックＳ１
が反転遅延素子１０１ａないし１０２ｂによって順次遅
延され反転遅延クロックＳ１０１ａ，１０１ｂ及び非反
転遅延クロックＳ１０１ｂ，Ｓ１０２ｂが生成される。
【００６５】反転遅延クロックＳ１０１ａ，Ｓ１０２ａ
それぞれの“Ｈ”から“Ｌ”への立ち下がりに要する時
間をそれぞれＡ1 ，Ａ3 、“Ｌ”から“Ｈ”への立ち上
がりに要する時間をそれぞれＢ1 ，Ｂ3 とし、非反転遅
延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞれの“Ｌ”か
ら“Ｈ”への立ち上がりに要する時間をそれぞれＢ2，
Ｂ4 、“Ｈ”から“Ｌ”への立ち下がりに要する時間を
それぞれＡ2 ，Ａ4 とすると、非反転遅延クロックＳ１
０２ｂは、基準クロックＳ１に対して立ち上がりが（Ａ
1 ＋Ｂ2 ＋Ａ3 ＋Ｂ4 ）時間遅延し、立ち下がりが（Ｂ
1 ＋Ａ2 ＋Ｂ3＋Ａ4 ））時間遅延する。
それぞれの“Ｈ”から“Ｌ”への立ち下がりに要する時
間をそれぞれＡ1 ，Ａ3 、“Ｌ”から“Ｈ”への立ち上
がりに要する時間をそれぞれＢ1 ，Ｂ3 とし、非反転遅
延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞれの“Ｌ”か
ら“Ｈ”への立ち上がりに要する時間をそれぞれＢ2，
Ｂ4 、“Ｈ”から“Ｌ”への立ち下がりに要する時間を
それぞれＡ2 ，Ａ4 とすると、非反転遅延クロックＳ１
０２ｂは、基準クロックＳ１に対して立ち上がりが（Ａ
1 ＋Ｂ2 ＋Ａ3 ＋Ｂ4 ）時間遅延し、立ち下がりが（Ｂ
1 ＋Ａ2 ＋Ｂ3＋Ａ4 ））時間遅延する。
【００６６】したがって、非反転遅延クロックＳ１０２
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値が異なり、基準クロックＳ１と異なるデュー
ティの非反転遅延クロックＳ１０２ｂ等の遅延クロック
が生成されることになる。
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値が異なり、基準クロックＳ１と異なるデュー
ティの非反転遅延クロックＳ１０２ｂ等の遅延クロック
が生成されることになる。
【００６７】以上のように、反転遅延素子１０１ａない
し１０２ｂの出力負荷容量を一定値或いは近似値に合わ
せ込むことによって、基準クロックＳ１とデューティが
等しい或いは近い遅延クロックを生成することができ、
同期精度を向上させることができる。
し１０２ｂの出力負荷容量を一定値或いは近似値に合わ
せ込むことによって、基準クロックＳ１とデューティが
等しい或いは近い遅延クロックを生成することができ、
同期精度を向上させることができる。
【００６８】なお、上記実施例では、反転遅延素子１０
１ｂないし１０８ｂから出力される非反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ａないし１０８ａから出力される反
転遅延クロックを選択していたが、逆に反転遅延素子１
０１ａないし１０８ａから出力される反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ｂないし１０８ｂから出力される非
反転遅延クロックを選択しても良い。
１ｂないし１０８ｂから出力される非反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ａないし１０８ａから出力される反
転遅延クロックを選択していたが、逆に反転遅延素子１
０１ａないし１０８ａから出力される反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ｂないし１０８ｂから出力される非
反転遅延クロックを選択しても良い。
【００６９】ここで、図１，図２の回路の若干の不都合
な点について述べる。図８は図１，図２の回路におい
て、基準クロックＳ１の周期が短くなった場合、或いは
反転遅延素子１０１ａないし１０８ｂの１段あたりの遅
延時間が長くなった場合の、動作を示すタイミングチャ
ートである。なお、図８のタイミングチャートでは、遅
延クロック生成回路１０内の反転遅延素子１０３ｂない
し１０５ｂ，１０８ｂ及び１０１ａ，１０３ａないし１
０６ａ，１０８ａそれぞれが出力する信号Ｓ１０３ｂな
いしＳ１０５ｂ，Ｓ１０８ｂ及びＳ１０１ａ，Ｓ１０３
ａないしＳ１０６ａ，Ｓ１０８ａ、記憶回路２０内のＤ
タイプフリップフロップ２０３ないし２０５，２０８そ
れぞれの出力端子Ｑから出力される信号Ｓ２０３ないし
Ｓ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ回
路３００，３０２ないし３０５，３０７，３０８がそれ
ぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０５，
Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯＲ回
路４０１，４０３ないし４０６，４０８がそれぞれ出力
する信号Ｓ４０１，Ｓ４０３ないしＳ４０６，Ｓ４０８
は省略されている。
な点について述べる。図８は図１，図２の回路におい
て、基準クロックＳ１の周期が短くなった場合、或いは
反転遅延素子１０１ａないし１０８ｂの１段あたりの遅
延時間が長くなった場合の、動作を示すタイミングチャ
ートである。なお、図８のタイミングチャートでは、遅
延クロック生成回路１０内の反転遅延素子１０３ｂない
し１０５ｂ，１０８ｂ及び１０１ａ，１０３ａないし１
０６ａ，１０８ａそれぞれが出力する信号Ｓ１０３ｂな
いしＳ１０５ｂ，Ｓ１０８ｂ及びＳ１０１ａ，Ｓ１０３
ａないしＳ１０６ａ，Ｓ１０８ａ、記憶回路２０内のＤ
タイプフリップフロップ２０３ないし２０５，２０８そ
れぞれの出力端子Ｑから出力される信号Ｓ２０３ないし
Ｓ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ回
路３００，３０２ないし３０５，３０７，３０８がそれ
ぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０５，
Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯＲ回
路４０１，４０３ないし４０６，４０８がそれぞれ出力
する信号Ｓ４０１，Ｓ４０３ないしＳ４０６，Ｓ４０８
は省略されている。
【００７０】このような場合、非反転遅延クロックＳ１
０２ｂないしＳ１０８ｂのうちで、ほぼ同相の非反転遅
延クロックが生成されることがある。例えば、図８のタ
イミングチャートに示すように、非反転遅延クロックＳ
１０１ｂとＳ１０６ｂ，Ｓ１０２ｂとＳ１０７ｂがそれ
に相当する。
０２ｂないしＳ１０８ｂのうちで、ほぼ同相の非反転遅
延クロックが生成されることがある。例えば、図８のタ
イミングチャートに示すように、非反転遅延クロックＳ
１０１ｂとＳ１０６ｂ，Ｓ１０２ｂとＳ１０７ｂがそれ
に相当する。
【００７１】このような状態で、非同期信号入力端子２
から入力される非同期入力信号Ｓ２のレベルが図示のよ
うなタイミングで“Ｈ”から“Ｌ”に立ち下がったとす
ると、基準クロックＳ１と非反転遅延クロックＳ１０１
ｂ，Ｓ１０６ｂそれぞれの立ち下がりエッジＥ０，Ｅ
１，Ｅ６は非同期入力信号Ｓ２の立ち下がりの前に発生
しているので、Ｄタイプフリップフロップ２００，２０
１，２０６の出力信号Ｓ２００，Ｓ２０１，Ｓ２０６は
“Ｌ”レベルとなる。
から入力される非同期入力信号Ｓ２のレベルが図示のよ
うなタイミングで“Ｈ”から“Ｌ”に立ち下がったとす
ると、基準クロックＳ１と非反転遅延クロックＳ１０１
ｂ，Ｓ１０６ｂそれぞれの立ち下がりエッジＥ０，Ｅ
１，Ｅ６は非同期入力信号Ｓ２の立ち下がりの前に発生
しているので、Ｄタイプフリップフロップ２００，２０
１，２０６の出力信号Ｓ２００，Ｓ２０１，Ｓ２０６は
“Ｌ”レベルとなる。
【００７２】一方、非反転遅延クロックＳ１０２ｂ，Ｓ
１０７ｂそれぞれの立ち下がりエッジＥ２，Ｅ７は非同
期入力信号Ｓ２の立ち下がりの後に発生しているので、
Ｄタイプフリップフロップ２０２，２０７の出力信号Ｓ
２０２，Ｓ２０７は“Ｈ”レベルとなる。したがって、
位相検出回路３０内のＮＡＮＤ回路３０１，３０６の出
力信号Ｓ３０１，Ｓ３０６が“Ｌ”レベルになり、クロ
ック選択回路４０内のＯＲ回路４０２，４０７からそれ
ぞれ反転遅延クロックＳ１０２ａ，Ｓ１０７ａが出力さ
れる。したがって、ＮＡＮＤ回路４１１を介して反転遅
延クロックＳ１０２ａ及びＳ１０７ａの一方或いは両方
が“Ｌ”レベルであるときに“Ｈ”レベル，反転遅延ク
ロックＳ１０２ａ及びＳ１０７ａの両方が“Ｈ”レベル
であるときに“Ｌ”レベルであるような信号が同期クロ
ックＳ３として同期クロック出力端子３から出力され
る。
１０７ｂそれぞれの立ち下がりエッジＥ２，Ｅ７は非同
期入力信号Ｓ２の立ち下がりの後に発生しているので、
Ｄタイプフリップフロップ２０２，２０７の出力信号Ｓ
２０２，Ｓ２０７は“Ｈ”レベルとなる。したがって、
位相検出回路３０内のＮＡＮＤ回路３０１，３０６の出
力信号Ｓ３０１，Ｓ３０６が“Ｌ”レベルになり、クロ
ック選択回路４０内のＯＲ回路４０２，４０７からそれ
ぞれ反転遅延クロックＳ１０２ａ，Ｓ１０７ａが出力さ
れる。したがって、ＮＡＮＤ回路４１１を介して反転遅
延クロックＳ１０２ａ及びＳ１０７ａの一方或いは両方
が“Ｌ”レベルであるときに“Ｈ”レベル，反転遅延ク
ロックＳ１０２ａ及びＳ１０７ａの両方が“Ｈ”レベル
であるときに“Ｌ”レベルであるような信号が同期クロ
ックＳ３として同期クロック出力端子３から出力され
る。
【００７３】このとき、同期クロックＳ３としては基準
クロックＳ１と比較して、１周期内の“Ｈ”レベルの期
間が図８に示す斜線部分だけ長く、その“Ｌ”レベルの
期間が図８に示す斜線部分だけ短くなり、同期クロック
Ｓ３のデューティが基準クロックＳ１のデューティと異
なる。
クロックＳ１と比較して、１周期内の“Ｈ”レベルの期
間が図８に示す斜線部分だけ長く、その“Ｌ”レベルの
期間が図８に示す斜線部分だけ短くなり、同期クロック
Ｓ３のデューティが基準クロックＳ１のデューティと異
なる。
【００７４】図９はこの発明に係る同期クロック発生回
路の第２実施例を示す回路図であり、図２に示すクロッ
ク選択回路４０において、ＯＲ回路４０１ないし４０８
のうちの２つ以上から反転遅延クロックが出力され、
（多重出力）ＮＡＮＤ回路４１１から基準クロックＳ１
とデューティの異なる同期クロックＳ３が出力されない
ようにしたものである。なお、図１に示す遅延クロック
生成回路１０，記憶回路２０，位相検出回路３０はこの
実施例においても同一構成であるので、省略する。
路の第２実施例を示す回路図であり、図２に示すクロッ
ク選択回路４０において、ＯＲ回路４０１ないし４０８
のうちの２つ以上から反転遅延クロックが出力され、
（多重出力）ＮＡＮＤ回路４１１から基準クロックＳ１
とデューティの異なる同期クロックＳ３が出力されない
ようにしたものである。なお、図１に示す遅延クロック
生成回路１０，記憶回路２０，位相検出回路３０はこの
実施例においても同一構成であるので、省略する。
【００７５】同図に示すように、図１に示す位相検出回
路３０内のＮＡＮＤ回路３００ないし３０７の出力端子
が、図９に示すクロック選択回路４１内のＯＲ回路４０
１ないし４０８の一方の入力端子に接続されている。ま
た、このＯＲ回路４０１ないし４０８の他方の入力端子
には図１に示す遅延クロック生成回路１０内の反転遅延
素子１０１ａないし１０８ａの出力端子がそれぞれ接続
されている。さらに、ＯＲ回路４０１ないし４０３の出
力端子が３入力ＮＡＮＤ回路４２１の入力端子に、ＯＲ
回路４０４ないし４０６の出力端子が３入力ＮＡＮＤ回
４２２の入力端子に、ＯＲ回路４０７，４０８の出力端
子が３入力ＮＡＮＤ回路４２３の入力端子に接続されて
いる。なお、３入力ＮＡＮＤ回路４２３の接続されてい
ない１つの入力端子は電源端子に接続されている。３入
力ＮＡＮＤ回路４２３の代わりに２入力ＮＡＮＤ回路を
用いないのは、反転遅延クロックＳ１０１ａないしＳ１
０８ａのうちの１つが選択されて同期クロック出力端子
３から出力されるまでの時間を均一化するためである。
路３０内のＮＡＮＤ回路３００ないし３０７の出力端子
が、図９に示すクロック選択回路４１内のＯＲ回路４０
１ないし４０８の一方の入力端子に接続されている。ま
た、このＯＲ回路４０１ないし４０８の他方の入力端子
には図１に示す遅延クロック生成回路１０内の反転遅延
素子１０１ａないし１０８ａの出力端子がそれぞれ接続
されている。さらに、ＯＲ回路４０１ないし４０３の出
力端子が３入力ＮＡＮＤ回路４２１の入力端子に、ＯＲ
回路４０４ないし４０６の出力端子が３入力ＮＡＮＤ回
４２２の入力端子に、ＯＲ回路４０７，４０８の出力端
子が３入力ＮＡＮＤ回路４２３の入力端子に接続されて
いる。なお、３入力ＮＡＮＤ回路４２３の接続されてい
ない１つの入力端子は電源端子に接続されている。３入
力ＮＡＮＤ回路４２３の代わりに２入力ＮＡＮＤ回路を
用いないのは、反転遅延クロックＳ１０１ａないしＳ１
０８ａのうちの１つが選択されて同期クロック出力端子
３から出力されるまでの時間を均一化するためである。
【００７６】また、３入力ＮＡＮＤ回路４２１ないし４
２３それぞれの出力端子はそれぞれ３入力ＮＡＮＤ回路
４４１ないし４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１ないし４４３の出力は３
入力ＮＡＮＤ回路４５１の入力端子にそれぞれ接続され
ており、３入力ＮＡＮＤ回路４５１の出力端子が同期ク
ロック出力端子３に接続されている。
２３それぞれの出力端子はそれぞれ３入力ＮＡＮＤ回路
４４１ないし４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１ないし４４３の出力は３
入力ＮＡＮＤ回路４５１の入力端子にそれぞれ接続され
ており、３入力ＮＡＮＤ回路４５１の出力端子が同期ク
ロック出力端子３に接続されている。
【００７７】さらに、図１に示す位相検出回路３０内の
ＮＡＮＤ回路３００ないし３０２の出力端子は、クロッ
ク選択回路４１内の３入力ＡＮＤ回路４３１の入力端子
に、位相検出回路３０内のＮＡＮＤ回路３０３ないし３
０５の出力端子は、クロック選択回路４１内の３入力Ａ
ＮＤ回路４３１の入力端子にそれぞれ接続されている。
ＮＡＮＤ回路３００ないし３０２の出力端子は、クロッ
ク選択回路４１内の３入力ＡＮＤ回路４３１の入力端子
に、位相検出回路３０内のＮＡＮＤ回路３０３ないし３
０５の出力端子は、クロック選択回路４１内の３入力Ａ
ＮＤ回路４３１の入力端子にそれぞれ接続されている。
【００７８】また、３入力ＡＮＤ回路４３１の出力端子
が３入力ＮＡＮＤ回路４４２，４４３それぞれの１つの
入力端子に、３入力ＡＮＤ回路４３２の出力端子が３入
力ＮＡＮＤ回路４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１の接続されていない２つ
の入力端子及び３入力ＮＡＮＤ回路４４２の接続されて
いない１つの入力端子には電源端子が接続されている。
３入力ＮＡＮＤ回路４４１及び４４２の代わりにそれぞ
れインバータ及び２入力ＮＡＮＤ回路を用いないのは、
反転遅延クロックＳ１０１ないしＳ１０８ａのうちの１
つが選択されて同期クロック出力端子３から出力される
までの時間を均一化するためである。
が３入力ＮＡＮＤ回路４４２，４４３それぞれの１つの
入力端子に、３入力ＡＮＤ回路４３２の出力端子が３入
力ＮＡＮＤ回路４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１の接続されていない２つ
の入力端子及び３入力ＮＡＮＤ回路４４２の接続されて
いない１つの入力端子には電源端子が接続されている。
３入力ＮＡＮＤ回路４４１及び４４２の代わりにそれぞ
れインバータ及び２入力ＮＡＮＤ回路を用いないのは、
反転遅延クロックＳ１０１ないしＳ１０８ａのうちの１
つが選択されて同期クロック出力端子３から出力される
までの時間を均一化するためである。
【００７９】次に動作について説明する。図１０は図
１，図９の回路の動作を示すタイミングチャートであ
る。なお、図１０のタイミングチャートでは、遅延クロ
ック生成回路１０内の反転遅延素子１０３ｂないし１０
５ｂ，１０８ｂ及び１０１ａないし１０８ａそれぞれが
出力する信号Ｓ１０３ｂないしＳ１０５ｂ，Ｓ１０８ｂ
及びＳ１０１ａないしＳ１０８ａ、記憶回路２０内のＤ
タイプフリップフロップ２０３ないし２０５，２０８そ
れぞれの出力端子Ｑから出力される信号Ｓ２０３ないし
Ｓ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ回
路３００，３０２ないし３０５，３０７，３０８がそれ
ぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０５，
Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯＲ回
路４０１ないし４０８がそれぞれ出力する信号Ｓ４０１
ないしＳ４０８は省略されている。
１，図９の回路の動作を示すタイミングチャートであ
る。なお、図１０のタイミングチャートでは、遅延クロ
ック生成回路１０内の反転遅延素子１０３ｂないし１０
５ｂ，１０８ｂ及び１０１ａないし１０８ａそれぞれが
出力する信号Ｓ１０３ｂないしＳ１０５ｂ，Ｓ１０８ｂ
及びＳ１０１ａないしＳ１０８ａ、記憶回路２０内のＤ
タイプフリップフロップ２０３ないし２０５，２０８そ
れぞれの出力端子Ｑから出力される信号Ｓ２０３ないし
Ｓ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ回
路３００，３０２ないし３０５，３０７，３０８がそれ
ぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０５，
Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯＲ回
路４０１ないし４０８がそれぞれ出力する信号Ｓ４０１
ないしＳ４０８は省略されている。
【００８０】まず、基準クロック入力端子１からは図に
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
【００８１】また、非同期信号入力端子２から入力され
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号は
“Ｌ”レベルとなる。
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号は
“Ｌ”レベルとなる。
【００８２】したがって、各ＮＡＮＤ回路３００ないし
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
【００８３】今、非同期信号入力端子２から入力される
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
【００８４】したがって、各Ｄタイプフリップフロップ
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
【００８５】基準クロックＳ１，非反転遅延クロックＳ
１０１ｂ，Ｓ１０６ｂそれぞれに立ち下がりエッジＥ
０，Ｅ１，Ｅ６が発生したとき、非同期入力信号Ｓ２の
レベルはまだ“Ｈ”であるので、Ｄタイプフリップフロ
ップ２００，２０１，２０６はリセット状態で、その出
力端子Ｑからそれぞれ出力される信号Ｓ２００，Ｓ２０
１，Ｓ２０６のレベルは“Ｌ”となる。
１０１ｂ，Ｓ１０６ｂそれぞれに立ち下がりエッジＥ
０，Ｅ１，Ｅ６が発生したとき、非同期入力信号Ｓ２の
レベルはまだ“Ｈ”であるので、Ｄタイプフリップフロ
ップ２００，２０１，２０６はリセット状態で、その出
力端子Ｑからそれぞれ出力される信号Ｓ２００，Ｓ２０
１，Ｓ２０６のレベルは“Ｌ”となる。
【００８６】一方、非反転遅延クロックＳ１０２ｂ，Ｓ
１０７ｂそれぞれに立ち下がりエッジＥ２，Ｅ７が発生
したとき、非同期入力信号Ｓ２はすでに“Ｈ”レベルで
あるので、Ｄタイプフリップフロップ２０２，２０７の
出力端子Ｑからそれぞれ出力される信号Ｓ２０２及びＳ
２０７は、ＮＡＮＤ回路３０２ないし３０７の出力信号
であるＳ３０２ないしＳ３０７のレベルと同じ“Ｈ”レ
ベルとなる。
１０７ｂそれぞれに立ち下がりエッジＥ２，Ｅ７が発生
したとき、非同期入力信号Ｓ２はすでに“Ｈ”レベルで
あるので、Ｄタイプフリップフロップ２０２，２０７の
出力端子Ｑからそれぞれ出力される信号Ｓ２０２及びＳ
２０７は、ＮＡＮＤ回路３０２ないし３０７の出力信号
であるＳ３０２ないしＳ３０７のレベルと同じ“Ｈ”レ
ベルとなる。
【００８７】したがって、位相検出回路３０内のＮＡＮ
Ｄ回路３０１，３０６のみが、その負論理の入力端子に
“Ｌ”レベル，正論理の入力端子に“Ｈ”レベルが入力
され、ＮＡＮＤ回路３０１，３０６それぞれの出力信号
Ｓ３０１，Ｓ３０６のみが“Ｌ”レベルとなる。ＮＡＮ
Ｄ回路３００ないし３０７の出力信号Ｓ３００ないしＳ
３０７はそれぞれクロック選択回路４０内のＯＲ回路４
０１ないし４０８の一方の入力端子に与えられているの
で、ＯＲ回路４０１，４０３及び４０４ないし４０６及
び４０８の出力信号Ｓ４０１，Ｓ４０３及びＳ４０４な
いしＳ４０６及びＳ４０８は“Ｈ”レベルとなり、ＯＲ
回路４０２，４０７の出力信号Ｓ４０２，Ｓ４０７はそ
れぞれＯＲ回路４０２，４０７の他方の入力端子に与え
られている遅延クロック生成回路１０内の反転遅延素子
１０２ａ，１０７ａの出力信号である反転遅延クロック
Ｓ１０３ａ，Ｓ１０７ａとなる。
Ｄ回路３０１，３０６のみが、その負論理の入力端子に
“Ｌ”レベル，正論理の入力端子に“Ｈ”レベルが入力
され、ＮＡＮＤ回路３０１，３０６それぞれの出力信号
Ｓ３０１，Ｓ３０６のみが“Ｌ”レベルとなる。ＮＡＮ
Ｄ回路３００ないし３０７の出力信号Ｓ３００ないしＳ
３０７はそれぞれクロック選択回路４０内のＯＲ回路４
０１ないし４０８の一方の入力端子に与えられているの
で、ＯＲ回路４０１，４０３及び４０４ないし４０６及
び４０８の出力信号Ｓ４０１，Ｓ４０３及びＳ４０４な
いしＳ４０６及びＳ４０８は“Ｈ”レベルとなり、ＯＲ
回路４０２，４０７の出力信号Ｓ４０２，Ｓ４０７はそ
れぞれＯＲ回路４０２，４０７の他方の入力端子に与え
られている遅延クロック生成回路１０内の反転遅延素子
１０２ａ，１０７ａの出力信号である反転遅延クロック
Ｓ１０３ａ，Ｓ１０７ａとなる。
【００８８】したがって、３入力ＮＡＮＤ回路４２１か
らはＡＮＤ回路４０２の出力である反転遅延クロック１
０２ａの反転信号が、３入力ＮＡＮＤ回路４２２からは
“Ｌ”レベルが、３入力ＮＡＮＤ回路４２３からはＡＮ
Ｄ回路４０７の出力である反転遅延クロック１０７ａが
反転された信号が出力される。
らはＡＮＤ回路４０２の出力である反転遅延クロック１
０２ａの反転信号が、３入力ＮＡＮＤ回路４２２からは
“Ｌ”レベルが、３入力ＮＡＮＤ回路４２３からはＡＮ
Ｄ回路４０７の出力である反転遅延クロック１０７ａが
反転された信号が出力される。
【００８９】また、位相検出回路３０内のＮＡＮＤ回路
３００，３０１，３０２の出力Ｓ３００，Ｓ３０２，Ｓ
３０３の出力レベルはそれぞれ“Ｈ”，“Ｌ”，“Ｈ”
であるので、クロック選択回路４０内の３入力ＡＮＤ回
路４３１の出力Ｓ４３１は“Ｌ”レベルとなる。同じよ
うに、位相検出回路３０内のＮＡＮＤ回路３０３，３０
４，３０５の出力Ｓ３０３，Ｓ３０４，Ｓ３０５の出力
はすべて“Ｈ”レベルであるので、クロック選択回路４
０内の３入力ＡＮＤ回路４３２の出力Ｓ４３２は“Ｈ”
レベルとなる。
３００，３０１，３０２の出力Ｓ３００，Ｓ３０２，Ｓ
３０３の出力レベルはそれぞれ“Ｈ”，“Ｌ”，“Ｈ”
であるので、クロック選択回路４０内の３入力ＡＮＤ回
路４３１の出力Ｓ４３１は“Ｌ”レベルとなる。同じよ
うに、位相検出回路３０内のＮＡＮＤ回路３０３，３０
４，３０５の出力Ｓ３０３，Ｓ３０４，Ｓ３０５の出力
はすべて“Ｈ”レベルであるので、クロック選択回路４
０内の３入力ＡＮＤ回路４３２の出力Ｓ４３２は“Ｈ”
レベルとなる。
【００９０】３入力ＡＮＤ回路４３１の出力信号が
“Ｌ”レベルであることから、３入力ＮＡＮＤ回路４４
２，４４３の出力信号Ｓ４４２，Ｓ４４３は“Ｈ”レベ
ルとなり、３入力ＮＡＮＤ回路４５１からは結局ＯＲ回
路４０２の出力である反転遅延クロックＳ１０２が反転
された信号が、同期クロックＳ３として同期クロック出
力端子３から出力される。
“Ｌ”レベルであることから、３入力ＮＡＮＤ回路４４
２，４４３の出力信号Ｓ４４２，Ｓ４４３は“Ｈ”レベ
ルとなり、３入力ＮＡＮＤ回路４５１からは結局ＯＲ回
路４０２の出力である反転遅延クロックＳ１０２が反転
された信号が、同期クロックＳ３として同期クロック出
力端子３から出力される。
【００９１】以上のように、図１，図９に示す回路構成
では、クロック選択回路４０内のＯＲ回路４０１ないし
４０８を、ＯＲ回路４０１ないし４０３の第１グルー
プ，ＯＲ回路４０４ないし４０６の第２グループ及びＯ
Ｒ回路４０７，４０８の第３グループに分け、第１グル
ープうちの１つのＯＲ回路から反転遅延クロックが出力
された場合に、第２グループ，第３グループのＯＲ回路
から出力される反転遅延クロックが同期クロックＳ３と
して同期クロック出力端子から出力されることを防止
し、第１グループのＯＲ回路４０１ないし４０３から反
転遅延クロックが出力されず、第２グループのうちの１
つのＯＲ回路から反転遅延クロックが出力された場合
に、第３グループのＯＲ回路から出力される反転遅延ク
ロックが同期クロックＳ３として同期クロック出力端子
から出力されることを防止し、同期クロックＳ３が基準
クロックＳ１と同じデューティとなるようにしている。
では、クロック選択回路４０内のＯＲ回路４０１ないし
４０８を、ＯＲ回路４０１ないし４０３の第１グルー
プ，ＯＲ回路４０４ないし４０６の第２グループ及びＯ
Ｒ回路４０７，４０８の第３グループに分け、第１グル
ープうちの１つのＯＲ回路から反転遅延クロックが出力
された場合に、第２グループ，第３グループのＯＲ回路
から出力される反転遅延クロックが同期クロックＳ３と
して同期クロック出力端子から出力されることを防止
し、第１グループのＯＲ回路４０１ないし４０３から反
転遅延クロックが出力されず、第２グループのうちの１
つのＯＲ回路から反転遅延クロックが出力された場合
に、第３グループのＯＲ回路から出力される反転遅延ク
ロックが同期クロックＳ３として同期クロック出力端子
から出力されることを防止し、同期クロックＳ３が基準
クロックＳ１と同じデューティとなるようにしている。
【００９２】なお、図１１に示すクロック選択回路４２
のように、ＯＲ回路４０１ないし４０８をＯＲ回路４０
１ないし４０４の第１グループ，ＯＲ回路４０５ないし
４０８の第２グループに分け、第１グループうちの１つ
のＯＲ回路から反転遅延クロックが出力された場合に、
第２グループのＯＲ回路から出力される反転遅延クロッ
クが同期クロックＳ３として同期クロック出力端子から
出力されることを防止しても同様の効果を奏する。
のように、ＯＲ回路４０１ないし４０８をＯＲ回路４０
１ないし４０４の第１グループ，ＯＲ回路４０５ないし
４０８の第２グループに分け、第１グループうちの１つ
のＯＲ回路から反転遅延クロックが出力された場合に、
第２グループのＯＲ回路から出力される反転遅延クロッ
クが同期クロックＳ３として同期クロック出力端子から
出力されることを防止しても同様の効果を奏する。
【００９３】このように、同一グループに属するＯＲ回
路の数はいくつにしても良いが、基準クロックＳ１の周
期および各反転遅延素子１０１ａないし１０８ｂの遅延
時間を考慮して、同一グループ内の複数のＯＲ回路から
反転遅延クロックが出力されないようにする必要があ
る。
路の数はいくつにしても良いが、基準クロックＳ１の周
期および各反転遅延素子１０１ａないし１０８ｂの遅延
時間を考慮して、同一グループ内の複数のＯＲ回路から
反転遅延クロックが出力されないようにする必要があ
る。
【００９４】また、図１に示した遅延クロック生成回路
１０内の反転遅延素子１０１ａないし１０８ｂ、記憶回
路２０内のＤタイプフリップフロップ２００ないし２０
８および位相検出回路３０内のＮＡＮＤ回路３００ない
し３０７の接続を図１２に示すように接続しても上記第
１，第２実施例と同様の効果がある。つまり、基準クロ
ック入力端子１をＤタイプフリップフロップ２００のデ
ータ信号入力端子Ｄに接続し、非同期信号入力端子２を
バッファを介してＤタイプフリップフロップ２００ない
し２０８の負論理のタイミング信号入力端子＊Ｔに接続
し、さらに反転遅延素子１０１ｂ，１０２ｂ，１０３
ｂ，１０４ｂ，１０５ｂ，１０６ｂ，１０７ｂ，１０８
ｂの各々の出力を各々Ｄタイプフリップフロップ２０１
ないし２０８のデータ信号入力端子Ｄに接続している。
その他の構成は図１に示した回路の構成と同様である。
１０内の反転遅延素子１０１ａないし１０８ｂ、記憶回
路２０内のＤタイプフリップフロップ２００ないし２０
８および位相検出回路３０内のＮＡＮＤ回路３００ない
し３０７の接続を図１２に示すように接続しても上記第
１，第２実施例と同様の効果がある。つまり、基準クロ
ック入力端子１をＤタイプフリップフロップ２００のデ
ータ信号入力端子Ｄに接続し、非同期信号入力端子２を
バッファを介してＤタイプフリップフロップ２００ない
し２０８の負論理のタイミング信号入力端子＊Ｔに接続
し、さらに反転遅延素子１０１ｂ，１０２ｂ，１０３
ｂ，１０４ｂ，１０５ｂ，１０６ｂ，１０７ｂ，１０８
ｂの各々の出力を各々Ｄタイプフリップフロップ２０１
ないし２０８のデータ信号入力端子Ｄに接続している。
その他の構成は図１に示した回路の構成と同様である。
【００９５】以下、図１に示した回路の動作と相違する
点のみを図１３にに示すタイミングチャートを用いて説
明する。バッファを介した非同期入力信号Ｓ２ｂの立ち
下がりエッジＳ２ｂの発生により、Ｄタイプフリップフ
ロップ２００ないし２０８は、その時点のデータ入力端
子Ｄへの信号Ｓ１およびＳ１０１ｂないしＳ１０８ｂを
保持して出力端子Ｑより出力する。そのため、非同期入
力信号Ｓ２ｂの立ち下がりエッジＥＳ２ｂの発生時点に
おいては、信号Ｓ２００ないしＳ２０３は各々“Ｌ”，
“Ｌ”，“Ｈ”，“Ｈ”となる。その結果、この時点で
信号Ｓ３００ないしＳ３０３は各々“Ｈ”，“Ｌ”，
“Ｈ”，“Ｈ”となる。そして図３に示したのと同様、
信号Ｓ３０１の“Ｌ”により反転遅延クロックＳ１０２
ａが選択され、信号Ｓ４０２となり、これが同期クロッ
クＳ３として出力される。なお、この実施例においては
タイミング信号入力端子＊Ｔにはバッファを介した非同
期入力信号Ｓ２ｂが入力されているので、図３に示した
ように基準クロックＳ１の立ち下がりエッジＥ１０に応
答して信号Ｓ２００は立ち上がらない。
点のみを図１３にに示すタイミングチャートを用いて説
明する。バッファを介した非同期入力信号Ｓ２ｂの立ち
下がりエッジＳ２ｂの発生により、Ｄタイプフリップフ
ロップ２００ないし２０８は、その時点のデータ入力端
子Ｄへの信号Ｓ１およびＳ１０１ｂないしＳ１０８ｂを
保持して出力端子Ｑより出力する。そのため、非同期入
力信号Ｓ２ｂの立ち下がりエッジＥＳ２ｂの発生時点に
おいては、信号Ｓ２００ないしＳ２０３は各々“Ｌ”，
“Ｌ”，“Ｈ”，“Ｈ”となる。その結果、この時点で
信号Ｓ３００ないしＳ３０３は各々“Ｈ”，“Ｌ”，
“Ｈ”，“Ｈ”となる。そして図３に示したのと同様、
信号Ｓ３０１の“Ｌ”により反転遅延クロックＳ１０２
ａが選択され、信号Ｓ４０２となり、これが同期クロッ
クＳ３として出力される。なお、この実施例においては
タイミング信号入力端子＊Ｔにはバッファを介した非同
期入力信号Ｓ２ｂが入力されているので、図３に示した
ように基準クロックＳ１の立ち下がりエッジＥ１０に応
答して信号Ｓ２００は立ち上がらない。
【００９６】非同期入力信号Ｓ２の立ち上がりエッジＥ
Ｓ２２に応答してＤタイプフリップフロップ２００ない
し２０８全てがリセットされる。そのためこの時点で信
号Ｓ２０２，Ｓ２０３は“Ｌ”になる。信号Ｓ２０２の
“Ｌ”に応答して信号Ｓ３０１は“Ｌ”となり、信号Ｓ
４０２のクロックはストップされる。そして、次の非同
期入力信号Ｓ２（バッファを介した非同期入力信号Ｓ２
ｂ）の立ち下がりエッジの到着待ちとなる。このような
構成にしても図３に示したのと同様の同期クロックＳ３
が得られる。
Ｓ２２に応答してＤタイプフリップフロップ２００ない
し２０８全てがリセットされる。そのためこの時点で信
号Ｓ２０２，Ｓ２０３は“Ｌ”になる。信号Ｓ２０２の
“Ｌ”に応答して信号Ｓ３０１は“Ｌ”となり、信号Ｓ
４０２のクロックはストップされる。そして、次の非同
期入力信号Ｓ２（バッファを介した非同期入力信号Ｓ２
ｂ）の立ち下がりエッジの到着待ちとなる。このような
構成にしても図３に示したのと同様の同期クロックＳ３
が得られる。
【００９７】図１４はこの発明に係る同期クロック発生
回路の第３実施例を示す回路図である。この実施例は、
図１，図２において示した同期クロック発生回路を複数
個使用して同期クロック発生回路Ｘを構成することによ
り、複数の非同期入力信号に対し、複数の同期クロック
出力を得るものである。同図に示すように遅延クロック
生成回路１０が共通化されて一つだけになっている。ｎ
個の記憶回路２０ａ〜２０ｎ、ｎ個の位相検出回路３０
ａ〜３０ｎおよびｎ個のクロック選択回路４０ａ〜４０
ｎが設けらている。各記憶回路、各位相検出回路の構成
は図１に示した記憶回路２０、位相検出回路３０に等し
く、各クロック選択回路の構成は図２に示したクロック
選択回路４０の構成に等しい。記憶回路２０ａ，位相検
出回路３０ａおよびクロック選択回路４０ａの組、記憶
回路２０ｂ，位相検出回路３０ｂおよびクロック選択回
路４０ｂの組、…記憶回路２０ｎ，位相検出回路３０ｎ
およびクロック選択回路４０ｎの組の各々が、図１およ
び図２の記憶回路２０、位相検出回路３０およびクロッ
ク選択回路４０に各々対応する。
回路の第３実施例を示す回路図である。この実施例は、
図１，図２において示した同期クロック発生回路を複数
個使用して同期クロック発生回路Ｘを構成することによ
り、複数の非同期入力信号に対し、複数の同期クロック
出力を得るものである。同図に示すように遅延クロック
生成回路１０が共通化されて一つだけになっている。ｎ
個の記憶回路２０ａ〜２０ｎ、ｎ個の位相検出回路３０
ａ〜３０ｎおよびｎ個のクロック選択回路４０ａ〜４０
ｎが設けらている。各記憶回路、各位相検出回路の構成
は図１に示した記憶回路２０、位相検出回路３０に等し
く、各クロック選択回路の構成は図２に示したクロック
選択回路４０の構成に等しい。記憶回路２０ａ，位相検
出回路３０ａおよびクロック選択回路４０ａの組、記憶
回路２０ｂ，位相検出回路３０ｂおよびクロック選択回
路４０ｂの組、…記憶回路２０ｎ，位相検出回路３０ｎ
およびクロック選択回路４０ｎの組の各々が、図１およ
び図２の記憶回路２０、位相検出回路３０およびクロッ
ク選択回路４０に各々対応する。
【００９８】次に動作について図１５を用いて説明す
る。図１５は図１４に示した回路の動作を説明するため
のタイミングチャートである。基準クロック入力端子１
に図１５に示すような基準クロックＳ１が、非同期信号
入力端子２ａ〜２ｎの各々に図１５に示すような非同期
信号Ｓ２ａ〜Ｓ２ｎが入力されると、図１、図２で説明
した動作により同期信号出力端子３ａ〜３ｎには図１５
に示すようなｎ個の同期クロックＳ３ａ〜Ｓ３ｎが出力
される。遅延クロック生成回路１０を共通にして一つに
しているため、遅延クロック生成回路１０から生成され
る共通の遅延クロックを用いて複数の同期クロックＳ３
ａ〜Ｓ３ｎを発生させることができる。そのため、遅延
クロック生成回路１０を複数用いて複数の同期クロック
を発生させる場合に比し、遅延クロック生成回路間のば
らつき（例えば遅延クロック生成回路１０内部の遅延素
子の遅延値のばらつき）による遅延クロックのデューテ
ィー変化等を抑制するこができる。
る。図１５は図１４に示した回路の動作を説明するため
のタイミングチャートである。基準クロック入力端子１
に図１５に示すような基準クロックＳ１が、非同期信号
入力端子２ａ〜２ｎの各々に図１５に示すような非同期
信号Ｓ２ａ〜Ｓ２ｎが入力されると、図１、図２で説明
した動作により同期信号出力端子３ａ〜３ｎには図１５
に示すようなｎ個の同期クロックＳ３ａ〜Ｓ３ｎが出力
される。遅延クロック生成回路１０を共通にして一つに
しているため、遅延クロック生成回路１０から生成され
る共通の遅延クロックを用いて複数の同期クロックＳ３
ａ〜Ｓ３ｎを発生させることができる。そのため、遅延
クロック生成回路１０を複数用いて複数の同期クロック
を発生させる場合に比し、遅延クロック生成回路間のば
らつき（例えば遅延クロック生成回路１０内部の遅延素
子の遅延値のばらつき）による遅延クロックのデューテ
ィー変化等を抑制するこができる。
【００９９】また、遅延クロック生成回路１０の共通化
により、複数の遅延クロック生成回路を用いた場合に比
べて回路規模が縮小し、集積化し場合に半導体集積回路
のサイズを小さくすることができる。この様なサイズの
縮小により、記憶回路２０ａ〜２０ｎ，位相検出回路３
０ａ〜３０ｎ，クロック選択回路４０ａ〜４０ｎを小さ
い面積上に形成することで、遅延時間のばらつき抑制お
よびコストダウンを図れる。特に遅延時間のばらつき抑
制は図１５に示す同期クロックＳ３ａ〜Ｓ３ｎ間の遅延
時間Ｔ3a〜Ｔ3nのばらつき抑制となり、複数の同期クロ
ック発生回路の各々が発生する同期クロックのばらつき
を防止することができる。
により、複数の遅延クロック生成回路を用いた場合に比
べて回路規模が縮小し、集積化し場合に半導体集積回路
のサイズを小さくすることができる。この様なサイズの
縮小により、記憶回路２０ａ〜２０ｎ，位相検出回路３
０ａ〜３０ｎ，クロック選択回路４０ａ〜４０ｎを小さ
い面積上に形成することで、遅延時間のばらつき抑制お
よびコストダウンを図れる。特に遅延時間のばらつき抑
制は図１５に示す同期クロックＳ３ａ〜Ｓ３ｎ間の遅延
時間Ｔ3a〜Ｔ3nのばらつき抑制となり、複数の同期クロ
ック発生回路の各々が発生する同期クロックのばらつき
を防止することができる。
【０１００】また、図１，図２の同期クロック発生回路
においては、非同期信号入力端子２に第１番目の非同期
入力信号Ｓ２が入力されるとこれに応答して第１の同期
クロックＳ３が出力され、第２番目の非同期信号Ｓ２が
入力されると、同期クロック出力端子３からは第１の同
期クロックＳ３に代わり、第２番目の非同期入力信号Ｓ
２に対応する第２の同期クロックＳ３が出力され、第１
の同期クロックＳ３を保持できない。上記のような構成
にすると非同期入力信号Ｓ２ａに対しては同期クロック
Ｓ３ａが、非同期入力信号Ｓ２ｂに対しては同期クロッ
クＳ３ｂが、というように、複数の非同期入力信号に対
応した同期クロックを各々の同期クロック出力端子３ａ
〜３ｎに保持できる。
においては、非同期信号入力端子２に第１番目の非同期
入力信号Ｓ２が入力されるとこれに応答して第１の同期
クロックＳ３が出力され、第２番目の非同期信号Ｓ２が
入力されると、同期クロック出力端子３からは第１の同
期クロックＳ３に代わり、第２番目の非同期入力信号Ｓ
２に対応する第２の同期クロックＳ３が出力され、第１
の同期クロックＳ３を保持できない。上記のような構成
にすると非同期入力信号Ｓ２ａに対しては同期クロック
Ｓ３ａが、非同期入力信号Ｓ２ｂに対しては同期クロッ
クＳ３ｂが、というように、複数の非同期入力信号に対
応した同期クロックを各々の同期クロック出力端子３ａ
〜３ｎに保持できる。
【０１０１】図１６はこの発明に係る同期クロック発生
回路の第４実施例を示す回路図である。図１７は図１６
に示した回路の動作を説明するためのタイミングチャー
トである。この実施例においては図１４に示した実施例
に分配器６０を新たに設けている。分配器６０には非同
期信号入力端子２から複数の非同期信号が入力される。
分配器６０はこの信号を図１７に示すように入力順に各
々の非同期入力信号Ｓ２ａ〜Ｓ２ｎに分配する。分配さ
れた信号の各々は同期クロック発生回路Ｘの非同期信号
入力端子２ａ〜２ｎに入力される。その後の動作は図１
４に示した回路の動作と同様である。このような構成に
よれば、非同期信号入力端子が一つの場合においても図
１４に示した実施例と同様の効果が得られる。
回路の第４実施例を示す回路図である。図１７は図１６
に示した回路の動作を説明するためのタイミングチャー
トである。この実施例においては図１４に示した実施例
に分配器６０を新たに設けている。分配器６０には非同
期信号入力端子２から複数の非同期信号が入力される。
分配器６０はこの信号を図１７に示すように入力順に各
々の非同期入力信号Ｓ２ａ〜Ｓ２ｎに分配する。分配さ
れた信号の各々は同期クロック発生回路Ｘの非同期信号
入力端子２ａ〜２ｎに入力される。その後の動作は図１
４に示した回路の動作と同様である。このような構成に
よれば、非同期信号入力端子が一つの場合においても図
１４に示した実施例と同様の効果が得られる。
【０１０２】図１８は前述した同期クロック発生回路を
用いた、この発明に係る遅延パルス発生回路の第１実施
例を示すブロック図である。同図に示すように、基準ク
ロック入力端子１が同期クロック発生回路Ｘの一方の入
力端子に接続されている。また、非同期信号入力端子２
が同期クロック発生回路Ｘの他方の入力端子とパルス発
生回路５のリセット信号入力端子９に接続されている。
さらに、同期クロック発生回路Ｘの出力である同期クロ
ックＳ３がパルス発生回路５に与えられている。また、
パルスセット・リセット値入力端子７，パルスセット・
リセット値クロック入力端子８がパルス発生回路５に接
続されている。
用いた、この発明に係る遅延パルス発生回路の第１実施
例を示すブロック図である。同図に示すように、基準ク
ロック入力端子１が同期クロック発生回路Ｘの一方の入
力端子に接続されている。また、非同期信号入力端子２
が同期クロック発生回路Ｘの他方の入力端子とパルス発
生回路５のリセット信号入力端子９に接続されている。
さらに、同期クロック発生回路Ｘの出力である同期クロ
ックＳ３がパルス発生回路５に与えられている。また、
パルスセット・リセット値入力端子７，パルスセット・
リセット値クロック入力端子８がパルス発生回路５に接
続されている。
【０１０３】図１８に示す同期クロック発生回路Ｘの構
成を図１，図２に示した同期クロック発生回路と同様の
構成にする。この場合の同期クロック発生回路Ｘの動作
は図１，図２に関して説明した動作（図３参照）と同様
である。
成を図１，図２に示した同期クロック発生回路と同様の
構成にする。この場合の同期クロック発生回路Ｘの動作
は図１，図２に関して説明した動作（図３参照）と同様
である。
【０１０４】図１９は図１８に示すパルス発生回路５の
詳細を示すブロック図である。同図に示すように、同期
クロック入力端子３がカウンタ５０のカウント入力端子
に接続されている。また、リセット信号入力端子９がカ
ウンタ５０のリセット入力端子Ｒに接続されている。さ
らに、パルスセット・リセット値入力端子７，パルスセ
ット・リセット値クロック入力端子８がそれぞれ、シフ
トレジスタ５１のデータ入力端子Ｄ，クロック入力端子
ＣＬＫに接続されている。
詳細を示すブロック図である。同図に示すように、同期
クロック入力端子３がカウンタ５０のカウント入力端子
に接続されている。また、リセット信号入力端子９がカ
ウンタ５０のリセット入力端子Ｒに接続されている。さ
らに、パルスセット・リセット値入力端子７，パルスセ
ット・リセット値クロック入力端子８がそれぞれ、シフ
トレジスタ５１のデータ入力端子Ｄ，クロック入力端子
ＣＬＫに接続されている。
【０１０５】カウンタ５０の出力端子は一致検出回路５
２，５３の一方の入力端子に接続されている。一致検出
回路５２，５３の他方の入力端子にはシフトレジスタ５
１内のセット値レジスタ５１ａ，リセット値レジスタ５
１ｂの出力端子がそれぞれ接続されている。また、一致
検出回路５２，５３の出力端子がそれぞれセレクタ５
４，５５のセレクト入力端子Ｓに接続されている。セレ
クタ５４，５５の出力端子はそれぞれ、Ｄフリップフロ
ップ５６，５７のデータ入力端子Ｄに接続されている。
Ｄフリップフロップ５６，５７の出力端子Ｑはそれぞれ
セレクタ５４，５５の入力端子０に接続されている。セ
レクタ５４，５５の入力端子１は電源端子に接続されて
いる。また、同期クロック入力端子３がＤフリップフロ
ップ５６，５７の負論理のトリガ信号入力端子＊Ｔに接
続されている。さらに、Ｄフリップフロップ５６，５７
のリセット入力端子Ｒにはリセット信号入力端子９が接
続されている。Ｄフリップフロップ５６の出力端子Ｑは
ＡＮＤ回路５８の一方の入力端子に、Ｄフリップフロッ
プ５７の出力端子Ｑは反転されて、ＡＮＤ回路５８の他
方の入力端子に接続されている。さらに、ＡＮＤ回路５
８の出力端子が遅延パルス出力端子６に接続されてい
る。
２，５３の一方の入力端子に接続されている。一致検出
回路５２，５３の他方の入力端子にはシフトレジスタ５
１内のセット値レジスタ５１ａ，リセット値レジスタ５
１ｂの出力端子がそれぞれ接続されている。また、一致
検出回路５２，５３の出力端子がそれぞれセレクタ５
４，５５のセレクト入力端子Ｓに接続されている。セレ
クタ５４，５５の出力端子はそれぞれ、Ｄフリップフロ
ップ５６，５７のデータ入力端子Ｄに接続されている。
Ｄフリップフロップ５６，５７の出力端子Ｑはそれぞれ
セレクタ５４，５５の入力端子０に接続されている。セ
レクタ５４，５５の入力端子１は電源端子に接続されて
いる。また、同期クロック入力端子３がＤフリップフロ
ップ５６，５７の負論理のトリガ信号入力端子＊Ｔに接
続されている。さらに、Ｄフリップフロップ５６，５７
のリセット入力端子Ｒにはリセット信号入力端子９が接
続されている。Ｄフリップフロップ５６の出力端子Ｑは
ＡＮＤ回路５８の一方の入力端子に、Ｄフリップフロッ
プ５７の出力端子Ｑは反転されて、ＡＮＤ回路５８の他
方の入力端子に接続されている。さらに、ＡＮＤ回路５
８の出力端子が遅延パルス出力端子６に接続されてい
る。
【０１０６】次に、図１９に示したパルス発生回路５の
動作について説明する。図２０は図１９のパルス発生回
路５の動作を示すタイミングチャートである。まず、パ
ルスセット・リセット値入力端子７からパルスセット
値，パルスリセット値がシフトレジスタ５１のデータ入
力端子Ｄに対してシリアルデータとして入力される。シ
フトレジスタ５１はそのクロック入力端子ＣＬＫに与え
られる、パルスセット・リセット値クロック入力端子８
から入力されるクロックによってパルスセット値，パル
スリセット値をシフトし、パラレルデータとしてそれぞ
れセット値レジスタ５１ａ，リセット値レジスタ５１ｂ
に設定する。
動作について説明する。図２０は図１９のパルス発生回
路５の動作を示すタイミングチャートである。まず、パ
ルスセット・リセット値入力端子７からパルスセット
値，パルスリセット値がシフトレジスタ５１のデータ入
力端子Ｄに対してシリアルデータとして入力される。シ
フトレジスタ５１はそのクロック入力端子ＣＬＫに与え
られる、パルスセット・リセット値クロック入力端子８
から入力されるクロックによってパルスセット値，パル
スリセット値をシフトし、パラレルデータとしてそれぞ
れセット値レジスタ５１ａ，リセット値レジスタ５１ｂ
に設定する。
【０１０７】説明を簡単にするために、今、シフトレジ
スタ５１内のセット値レジスタ５１ａに“３”，リセッ
ト値レジスタ５１ｂに“５”（ともに１０進数）が予め
設定されていると仮定する。
スタ５１内のセット値レジスタ５１ａに“３”，リセッ
ト値レジスタ５１ｂに“５”（ともに１０進数）が予め
設定されていると仮定する。
【０１０８】リセット信号入力端子９から与えられるリ
セット信号Ｓ９が“Ｈ”レベルの間はカウンタ５０，Ｄ
フリップフロップ５６，５７はリセット状態で、カウン
タ５０のカウント値は０，Ｄフリップフロップ５６，５
７の出力端子Ｑからそれぞれ出力される信号Ｓ５６，Ｓ
５７は“Ｌ”レベルとなっている。次に、リセット信号
Ｓ９が“Ｌ”レベルになり、カウンタ５０，Ｄフリップ
フロップ５６，５７のリセットが解除される。このと
き、同期クロック出力端子３から同期クロックＳ３が入
力されると、カウンタ５０はこの同期クロックＳ３のカ
ウントを開始する。このカウント値は一致検出回路５
２，５３に与えられ、一致検出回路５２，５３はそれぞ
れ、セット値レジスタ５１ａ，リセット値レジスタ５１
ｂに予め設定されているセット値，リセット値とカウン
タ５０のカウント値が一致したとき、その出力端子から
“Ｈ”レベルの信号を発生する。セット値レジスタ５１
ａ，リセット値レジスタ５１ｂにはそれぞれ“３”，
“５”が設定されているので、一致検出回路５２の出力
Ｓ５２はカウンタ５０のカウント値が“３”のとき
“Ｈ”レベルに、一致検出回路５３の出力Ｓ５３はカウ
ンタ５０のカウント値が“５”の時“Ｈ”レベルにな
る。
セット信号Ｓ９が“Ｈ”レベルの間はカウンタ５０，Ｄ
フリップフロップ５６，５７はリセット状態で、カウン
タ５０のカウント値は０，Ｄフリップフロップ５６，５
７の出力端子Ｑからそれぞれ出力される信号Ｓ５６，Ｓ
５７は“Ｌ”レベルとなっている。次に、リセット信号
Ｓ９が“Ｌ”レベルになり、カウンタ５０，Ｄフリップ
フロップ５６，５７のリセットが解除される。このと
き、同期クロック出力端子３から同期クロックＳ３が入
力されると、カウンタ５０はこの同期クロックＳ３のカ
ウントを開始する。このカウント値は一致検出回路５
２，５３に与えられ、一致検出回路５２，５３はそれぞ
れ、セット値レジスタ５１ａ，リセット値レジスタ５１
ｂに予め設定されているセット値，リセット値とカウン
タ５０のカウント値が一致したとき、その出力端子から
“Ｈ”レベルの信号を発生する。セット値レジスタ５１
ａ，リセット値レジスタ５１ｂにはそれぞれ“３”，
“５”が設定されているので、一致検出回路５２の出力
Ｓ５２はカウンタ５０のカウント値が“３”のとき
“Ｈ”レベルに、一致検出回路５３の出力Ｓ５３はカウ
ンタ５０のカウント値が“５”の時“Ｈ”レベルにな
る。
【０１０９】セレクタ５４，５５はそれぞれ、そのセッ
ト入力端子Ｓに与えられる一致検出回路５２，５３の出
力Ｓ５２，Ｓ５３が“Ｈ”レベルのとき入力端子１に与
えられる信号、すなわち“Ｈ”レベルを出力端子から出
力し、Ｓ５２，Ｓ５３が“Ｌ”レベルのとき入力端子０
に与えられる信号を出力端子から出力する。
ト入力端子Ｓに与えられる一致検出回路５２，５３の出
力Ｓ５２，Ｓ５３が“Ｈ”レベルのとき入力端子１に与
えられる信号、すなわち“Ｈ”レベルを出力端子から出
力し、Ｓ５２，Ｓ５３が“Ｌ”レベルのとき入力端子０
に与えられる信号を出力端子から出力する。
【０１１０】したがって、Ｄフリップフロップ５６の出
力端子Ｑから出力される信号Ｓ５６は、図示するよう
に、リセット入力端子９から与えられるリセット信号Ｓ
９が“Ｈ”レベルのとき、及びリセット信号Ｓ９が
“Ｌ”レベルになってからカウンタ５０のカウント値が
“３”になった直後の同期クロックＳ３の立ち下がりま
で“Ｌ”レベルとなる。また、カウンタ５０のカウント
値が“３”になった直後の同期クロックＳ３の立ち下が
りから再びリセット信号Ｓ９が“Ｈ”レベルになるまで
“Ｈ”レベルとなる。同じように、Ｄフリップフロップ
５７の出力端子Ｑから出力される信号Ｓ５７は、図示す
るように、リセット入力端子９から与えられるリセット
信号Ｓ９が“Ｈ”レベルのとき、及びリセット信号Ｓ９
が“Ｌ”レベルになってからカウンタ５０のカウント値
が“５”になった前後の同期クロックＳ３の立ち下がり
まで“Ｌ”レベルとなる。また、カウンタ５０のカウン
ト値が“５”になった直後の同期クロックＳ３の立ち下
がりから再びリセット信号Ｓ９が“Ｈ”レベルになるま
で“Ｈ”レベルとなる。
力端子Ｑから出力される信号Ｓ５６は、図示するよう
に、リセット入力端子９から与えられるリセット信号Ｓ
９が“Ｈ”レベルのとき、及びリセット信号Ｓ９が
“Ｌ”レベルになってからカウンタ５０のカウント値が
“３”になった直後の同期クロックＳ３の立ち下がりま
で“Ｌ”レベルとなる。また、カウンタ５０のカウント
値が“３”になった直後の同期クロックＳ３の立ち下が
りから再びリセット信号Ｓ９が“Ｈ”レベルになるまで
“Ｈ”レベルとなる。同じように、Ｄフリップフロップ
５７の出力端子Ｑから出力される信号Ｓ５７は、図示す
るように、リセット入力端子９から与えられるリセット
信号Ｓ９が“Ｈ”レベルのとき、及びリセット信号Ｓ９
が“Ｌ”レベルになってからカウンタ５０のカウント値
が“５”になった前後の同期クロックＳ３の立ち下がり
まで“Ｌ”レベルとなる。また、カウンタ５０のカウン
ト値が“５”になった直後の同期クロックＳ３の立ち下
がりから再びリセット信号Ｓ９が“Ｈ”レベルになるま
で“Ｈ”レベルとなる。
【０１１１】ＡＮＤ回路５８からは信号Ｓ５６が“Ｈ”
レベル，信号Ｓ５７が“Ｌ”レベルのとき“Ｈ”レベル
である信号が出力されるので、遅延パルス出力端子６か
らは図示するような、遅延パルスＳ６が出力される。
レベル，信号Ｓ５７が“Ｌ”レベルのとき“Ｈ”レベル
である信号が出力されるので、遅延パルス出力端子６か
らは図示するような、遅延パルスＳ６が出力される。
【０１１２】図３（図１，図２に示した同期クロック発
生回路の動作タイミングチャート），図２０にそれぞれ
示した同期クロック発生回路Ｘ（図１，図２に示した回
路により構成されている），パルス発生回路５の動作を
考慮して、図１８に示した遅延パルス発生回路の動作に
ついて説明する。図２１は図１８に示した遅延パルス発
生回路の動作を示すタイミングチャートである。基準ク
ロックＳ１から生成される同期クロックＳ３は、非同期
信号Ｓ２が“Ｈ”レベルの期間は“Ｌ”レベルで、非同
期信号Ｓ２が“Ｌ”レベルになると、非同期信号Ｓ２に
高精度に同期する。
生回路の動作タイミングチャート），図２０にそれぞれ
示した同期クロック発生回路Ｘ（図１，図２に示した回
路により構成されている），パルス発生回路５の動作を
考慮して、図１８に示した遅延パルス発生回路の動作に
ついて説明する。図２１は図１８に示した遅延パルス発
生回路の動作を示すタイミングチャートである。基準ク
ロックＳ１から生成される同期クロックＳ３は、非同期
信号Ｓ２が“Ｈ”レベルの期間は“Ｌ”レベルで、非同
期信号Ｓ２が“Ｌ”レベルになると、非同期信号Ｓ２に
高精度に同期する。
【０１１３】遅延パルス出力端子６から出力される遅延
パルスＳ６は、同期クロックＳ３の立ち下がりに同期し
て、パルスセット・リセット値入力端子７から入力され
るパルスセット値によって、例えばこの同期クロックＳ
３のパルスの３発目でセットされ（“Ｈ”レベルにな
り）、パルスセット・リセット値入力端子７から入力さ
れるパルスリセット値によって、例えば同期クロックＳ
３のパルスの５発目でリセットされる。（“Ｌ”レベル
になる。）遅延パルスＳ６のエッジ精度は同期クロック
Ｓ３と等しいので、非常に高精度な遅延パルスを得るこ
とができる。
パルスＳ６は、同期クロックＳ３の立ち下がりに同期し
て、パルスセット・リセット値入力端子７から入力され
るパルスセット値によって、例えばこの同期クロックＳ
３のパルスの３発目でセットされ（“Ｈ”レベルにな
り）、パルスセット・リセット値入力端子７から入力さ
れるパルスリセット値によって、例えば同期クロックＳ
３のパルスの５発目でリセットされる。（“Ｌ”レベル
になる。）遅延パルスＳ６のエッジ精度は同期クロック
Ｓ３と等しいので、非常に高精度な遅延パルスを得るこ
とができる。
【０１１４】また、パルスセット・リセット値入力端子
６から入力されるパルスセット値及びパルスリセット値
を変更するだけで、非同期信号Ｓ２に対する遅延パルス
Ｓ６のセットタイミング（すなわち非同期信号Ｓ２に対
する遅延値）及びリセットタイミング（すなわちセット
タイミングからの遅延パルスＳ６のパルス幅）それぞれ
をコントロールすることができる。
６から入力されるパルスセット値及びパルスリセット値
を変更するだけで、非同期信号Ｓ２に対する遅延パルス
Ｓ６のセットタイミング（すなわち非同期信号Ｓ２に対
する遅延値）及びリセットタイミング（すなわちセット
タイミングからの遅延パルスＳ６のパルス幅）それぞれ
をコントロールすることができる。
【０１１５】以上説明したように、図１８に示した遅延
パルス発生回路の第１実施例によれば、同期クロック発
生回路Ｘによって、非同期信号Ｓ２の立ち下がりに高精
度に同期した同期クロックＳ３を発生する。また、パル
ス発生回路５によって、非同期信号Ｓ２の立ち下がりか
らパルスセット・リセット値入力端子７より入力された
パルスセット値と同じ同期クロックＳ３のパルス数分だ
け遅延された後に遅延パルスＳ６のパルスセットが行わ
れ、パルスセット・リセット値入力端子７より入力され
たパルスリセット値と同じ同期クロックＳ３のパルス数
分だけ遅延された後に遅延パルスＳ６のパルスリセット
が行われる。
パルス発生回路の第１実施例によれば、同期クロック発
生回路Ｘによって、非同期信号Ｓ２の立ち下がりに高精
度に同期した同期クロックＳ３を発生する。また、パル
ス発生回路５によって、非同期信号Ｓ２の立ち下がりか
らパルスセット・リセット値入力端子７より入力された
パルスセット値と同じ同期クロックＳ３のパルス数分だ
け遅延された後に遅延パルスＳ６のパルスセットが行わ
れ、パルスセット・リセット値入力端子７より入力され
たパルスリセット値と同じ同期クロックＳ３のパルス数
分だけ遅延された後に遅延パルスＳ６のパルスリセット
が行われる。
【０１１６】しかし、図１８に示す遅延パルス発生回路
では、図２１に示すタイミングチャートの、非同期信号
Ｓ２に同期した同期クロックＳ３が非同期信号Ｓ２の次
の立上がりエッジＥ２０で停止してしまう。したがっ
て、この非同期信号Ｓ２の立上がりエッジＥ２０より時
間的に後に遅延パルスＳ６のセット或いはリセットを行
うこと、すなわち非同期信号Ｓ２の立上がりエッジＥ２
０より後のタイミングまで遅延パルスＳ６を遅延させた
り、非同期信号Ｓ２の立上がりエッジＥ２０より前のタ
イミングで遅延パルスＳ６の前縁を形成しても、その後
縁を非同期信号Ｓ２の立上がりエッジＥ２０より後に設
定することがができなかった。
では、図２１に示すタイミングチャートの、非同期信号
Ｓ２に同期した同期クロックＳ３が非同期信号Ｓ２の次
の立上がりエッジＥ２０で停止してしまう。したがっ
て、この非同期信号Ｓ２の立上がりエッジＥ２０より時
間的に後に遅延パルスＳ６のセット或いはリセットを行
うこと、すなわち非同期信号Ｓ２の立上がりエッジＥ２
０より後のタイミングまで遅延パルスＳ６を遅延させた
り、非同期信号Ｓ２の立上がりエッジＥ２０より前のタ
イミングで遅延パルスＳ６の前縁を形成しても、その後
縁を非同期信号Ｓ２の立上がりエッジＥ２０より後に設
定することがができなかった。
【０１１７】図２２はこのような問題を解決するための
もので、この発明による遅延パルス発生回路の第２実施
例を示すブロック図である。同図に示すように、非同期
信号入力端子２が非同期信号分配回路６０に接続されて
いる。また、非同期信号分配手段６０の第１，第２のの
出力端子がそれぞれ同期クロック発生回路Ｘａ，Ｘｂの
一方の入力端子に接続されている。同期クロック発生回
路Ｘａ，Ｘｂの他方の入力端子には基準クロック入力端
子１が接続されている。同期クロック発生回路Ｘａ，Ｘ
ｂの出力端子はそれぞれ、パルス発生回路５ａ，５ｂの
入力端子に接続されている。パルス発生回路５ａ，５ｂ
それぞれのパルスセット・リセット値入力端子７ａ．７
ｂにはパルスセット・リセット値入力端子７が接続され
ている。また、パルス発生回路５ａ，５ｂそれぞれのパ
ルスセット・リセット値クロック入力端子８ａ．８ｂに
はパルスセット・リセット値クロック入力端子８が接続
されている。さらに、非同期信号分配回路６０の出力Ｓ
６０ａ，Ｓ６０ｂがパルス発生回路５ａ，５ｂそれぞれ
のリセット信号入力端子９に接続されている。
もので、この発明による遅延パルス発生回路の第２実施
例を示すブロック図である。同図に示すように、非同期
信号入力端子２が非同期信号分配回路６０に接続されて
いる。また、非同期信号分配手段６０の第１，第２のの
出力端子がそれぞれ同期クロック発生回路Ｘａ，Ｘｂの
一方の入力端子に接続されている。同期クロック発生回
路Ｘａ，Ｘｂの他方の入力端子には基準クロック入力端
子１が接続されている。同期クロック発生回路Ｘａ，Ｘ
ｂの出力端子はそれぞれ、パルス発生回路５ａ，５ｂの
入力端子に接続されている。パルス発生回路５ａ，５ｂ
それぞれのパルスセット・リセット値入力端子７ａ．７
ｂにはパルスセット・リセット値入力端子７が接続され
ている。また、パルス発生回路５ａ，５ｂそれぞれのパ
ルスセット・リセット値クロック入力端子８ａ．８ｂに
はパルスセット・リセット値クロック入力端子８が接続
されている。さらに、非同期信号分配回路６０の出力Ｓ
６０ａ，Ｓ６０ｂがパルス発生回路５ａ，５ｂそれぞれ
のリセット信号入力端子９に接続されている。
【０１１８】パルス発生回路５ａ，５ｂの出力端子はＯ
Ｒ回路６３の入力端子に接続されており、ＯＲ回路６３
の出力端子が遅延パルス出力端子６に接続されている。
なお、同期クロック発生回路Ｘａ，Ｘｂ及びパルス発生
回路５ａ，５ｂはそれぞれ図１８に示す同期クロック発
生回路Ｘ，パルス発生回路５と同じ構成である。
Ｒ回路６３の入力端子に接続されており、ＯＲ回路６３
の出力端子が遅延パルス出力端子６に接続されている。
なお、同期クロック発生回路Ｘａ，Ｘｂ及びパルス発生
回路５ａ，５ｂはそれぞれ図１８に示す同期クロック発
生回路Ｘ，パルス発生回路５と同じ構成である。
【０１１９】図２３は図２２に示す遅延パルス発生回路
の動作を示すタイミングチャートである。非同期信号入
力端子２から入力される非同期信号Ｓ２は非同期信号分
配回路６０によって、そのパルスの奇数発目と偶数発目
に分配され、それぞれ信号Ｓ６０ａ，Ｓ６０ｂとして、
同期クロック発生回路Ｘａ，Ｘｂに与えられる。同期ク
ロック発生回路Ｘａ，Ｘｂはそれぞれ独自に、非同期信
号分配回路６０のパルスの奇数発目と偶数発目に高精度
に同期した同期クロックＳ３ａ，Ｓ３ｂを発生する。
の動作を示すタイミングチャートである。非同期信号入
力端子２から入力される非同期信号Ｓ２は非同期信号分
配回路６０によって、そのパルスの奇数発目と偶数発目
に分配され、それぞれ信号Ｓ６０ａ，Ｓ６０ｂとして、
同期クロック発生回路Ｘａ，Ｘｂに与えられる。同期ク
ロック発生回路Ｘａ，Ｘｂはそれぞれ独自に、非同期信
号分配回路６０のパルスの奇数発目と偶数発目に高精度
に同期した同期クロックＳ３ａ，Ｓ３ｂを発生する。
【０１２０】パルス発生回路５ａは、パルスセット・リ
セット値入力端子７ａから入力されるパルスセット値に
よって、同期クロックＳ３ａの例えば３発目でセットさ
れ、パルスセット・リセット値入力端子７ａから入力さ
れるパルスリセット値によって、例えば５発目でリセッ
トされる遅延パルスＳ５ａを発生する。同様に、パルス
発生回路５ｂは、パルスセット・リセット値入力端子７
ｂから入力されるパルスセット値に対応して、同期クロ
ックＳ３ｂの例えば３発目でセットされ、パルスセット
・リセット値入力端子８ａから入力されるパルスリセッ
ト値に対応して、例えば５発目でリセットされる遅延パ
ルスＳ５ｂを発生する。
セット値入力端子７ａから入力されるパルスセット値に
よって、同期クロックＳ３ａの例えば３発目でセットさ
れ、パルスセット・リセット値入力端子７ａから入力さ
れるパルスリセット値によって、例えば５発目でリセッ
トされる遅延パルスＳ５ａを発生する。同様に、パルス
発生回路５ｂは、パルスセット・リセット値入力端子７
ｂから入力されるパルスセット値に対応して、同期クロ
ックＳ３ｂの例えば３発目でセットされ、パルスセット
・リセット値入力端子８ａから入力されるパルスリセッ
ト値に対応して、例えば５発目でリセットされる遅延パ
ルスＳ５ｂを発生する。
【０１２１】遅延パルス５ａ，５ｂはそれぞれＯＲ回路
６３にあたえられているので、ＯＲ回路６３からは図示
するような遅延パルスＳ６が出力される。
６３にあたえられているので、ＯＲ回路６３からは図示
するような遅延パルスＳ６が出力される。
【０１２２】この実施例では、同期クロックＳ３ａ，Ｓ
３ｂが、非同期信号Ｓ２の２周期にわたって出力される
ため、遅延パルスのセットあるいはそのリセットのタイ
ミングを第１の実施例と比較して約２倍にまで大きく設
定することができる。
３ｂが、非同期信号Ｓ２の２周期にわたって出力される
ため、遅延パルスのセットあるいはそのリセットのタイ
ミングを第１の実施例と比較して約２倍にまで大きく設
定することができる。
【０１２３】なお、図２２では非同期信号Ｓ２を非同期
信号分配回路６０によって２つに分配する例を示した
が、非同期信号Ｓ２をｎ個に分配すれば、遅延パルスの
遅延量あるいはそのリセットを第１の実施例と比較して
約ｎ倍にまで大きく設定することができる。
信号分配回路６０によって２つに分配する例を示した
が、非同期信号Ｓ２をｎ個に分配すれば、遅延パルスの
遅延量あるいはそのリセットを第１の実施例と比較して
約ｎ倍にまで大きく設定することができる。
【０１２４】また、同期クロック発生回路は、非同期信
号Ｓ２などの入力信号のエッジに同期して同期クロック
Ｓ３を発生するものであれば、図１，図２に示す構成に
限る必要はない。また、同期クロック発生回路Ｘａ，Ｘ
ｂを図１６中の同期クロック発生回路Ｘに置換しても同
様の効果を奏する。
号Ｓ２などの入力信号のエッジに同期して同期クロック
Ｓ３を発生するものであれば、図１，図２に示す構成に
限る必要はない。また、同期クロック発生回路Ｘａ，Ｘ
ｂを図１６中の同期クロック発生回路Ｘに置換しても同
様の効果を奏する。
【０１２５】さらに、パルス発生回路は、非同期信号Ｓ
２などの入力信号のエッジに同期して、同期クロックＳ
３のパルスをカウントし、そのカウント数が予め定めら
れた値になったときに遅延パルスをセットし、カウント
数が別の予め定められた値になったときに遅延パルスを
リセットするものであれば、図１９に示す構成に限る必
要はない。
２などの入力信号のエッジに同期して、同期クロックＳ
３のパルスをカウントし、そのカウント数が予め定めら
れた値になったときに遅延パルスをセットし、カウント
数が別の予め定められた値になったときに遅延パルスを
リセットするものであれば、図１９に示す構成に限る必
要はない。
【０１２６】次に、図１，図２に示した同期クロック発
生回路のＤタイプフリップフロップ２００〜２０８とし
て用いるのに適したラッチ回路について述べる。まず図
２４にこの発明に係るラッチ回路の背景となる一般的な
リセット付きラッチ回路を示す。
生回路のＤタイプフリップフロップ２００〜２０８とし
て用いるのに適したラッチ回路について述べる。まず図
２４にこの発明に係るラッチ回路の背景となる一般的な
リセット付きラッチ回路を示す。
【０１２７】同図に示すように、入力信号端子１００が
トランスミッションゲートにより構成される読み込み用
ゲート５００の入力端子に接続されており、読み込み用
ゲート５００の出力信号線とトランスミッションゲート
により構成されるラッチ用ゲート７００の出力信号線が
接続されて、ＮＡＮＤ回路８００の一方の入力端子に接
続されている。
トランスミッションゲートにより構成される読み込み用
ゲート５００の入力端子に接続されており、読み込み用
ゲート５００の出力信号線とトランスミッションゲート
により構成されるラッチ用ゲート７００の出力信号線が
接続されて、ＮＡＮＤ回路８００の一方の入力端子に接
続されている。
【０１２８】また、読み込み用ゲート５００のＮチャネ
ルゲート及びラッチ用ゲート７００のＰチャネルゲート
にはコントロール信号端子２０００が接続されている。
ルゲート及びラッチ用ゲート７００のＰチャネルゲート
にはコントロール信号端子２０００が接続されている。
【０１２９】コントロール信号端子２０００はインバー
タ６００の入力端子に接続されており、このインバータ
６００の出力が読み込み用ゲート５００のＰチャネルゲ
ート及びラッチ用ゲート７００のＮチャネルゲートに与
えられている。
タ６００の入力端子に接続されており、このインバータ
６００の出力が読み込み用ゲート５００のＰチャネルゲ
ート及びラッチ用ゲート７００のＮチャネルゲートに与
えられている。
【０１３０】また、リセット入力端子３０００がＮＡＮ
Ｄ回路８００の他方の入力端子に接続されており、ＮＡ
ＮＤ回路８００の出力がインバータ９００の入力に与え
られている。
Ｄ回路８００の他方の入力端子に接続されており、ＮＡ
ＮＤ回路８００の出力がインバータ９００の入力に与え
られている。
【０１３１】さらに、インバータ９００の出力がラッチ
出力端子４００とラッチ用ゲート７００の入力に与えら
れている。
出力端子４００とラッチ用ゲート７００の入力に与えら
れている。
【０１３２】なお、ラッチ用ゲート７００，ＮＡＮＤ回
路８００及びインバータ９００は正帰還ループ１０００
を構成している。
路８００及びインバータ９００は正帰還ループ１０００
を構成している。
【０１３３】図２５はこの発明に係るラッチ回路の背景
となる一般的なリセット付きマスタ・スレーブフリップ
フロップを示す回路図である。
となる一般的なリセット付きマスタ・スレーブフリップ
フロップを示す回路図である。
【０１３４】同図に示すように、入力信号端子１００が
トランスミッションゲートにより構成されるマスタ側読
み込み用ゲート５００ｍの入力端子に接続されており、
マスタ側読み込み用ゲート５００ｍの出力信号線とトラ
ンスミッションゲートにより構成されるマスタ側ラッチ
用ゲート７００ｍの出力信号線とが接続されて、マスタ
側ＮＡＮＤ回路８００ｍの一方の入力端子に接続されて
いる。
トランスミッションゲートにより構成されるマスタ側読
み込み用ゲート５００ｍの入力端子に接続されており、
マスタ側読み込み用ゲート５００ｍの出力信号線とトラ
ンスミッションゲートにより構成されるマスタ側ラッチ
用ゲート７００ｍの出力信号線とが接続されて、マスタ
側ＮＡＮＤ回路８００ｍの一方の入力端子に接続されて
いる。
【０１３５】また、マスタ側読み込み用ゲート５００ｍ
のＮチャネルゲートとマスタ側ラッチ用ゲート７００ｍ
のＰチャネルゲートにはコントロール信号端子２０００
が接続されている。
のＮチャネルゲートとマスタ側ラッチ用ゲート７００ｍ
のＰチャネルゲートにはコントロール信号端子２０００
が接続されている。
【０１３６】コントロール信号端子２０００はマスタ側
インバータ６００ｍの入力端子に接続されており、この
マスタ側インバータ６００ｍの出力がマスタ側読み込み
用ゲート５００ｍのＰチャネルゲートとマスタ側ラッチ
用ゲート７００ｍのＮチャネルゲートに与えられてい
る。
インバータ６００ｍの入力端子に接続されており、この
マスタ側インバータ６００ｍの出力がマスタ側読み込み
用ゲート５００ｍのＰチャネルゲートとマスタ側ラッチ
用ゲート７００ｍのＮチャネルゲートに与えられてい
る。
【０１３７】また、リセット入力端子３０００がマスタ
側ＮＡＮＤ回路８００ｍの他方の入力端子に接続されて
おり、マスタ側ＮＡＮＤ回路８００ｍの出力がマスタ側
インバータ９００ｍの入力に与えられている。
側ＮＡＮＤ回路８００ｍの他方の入力端子に接続されて
おり、マスタ側ＮＡＮＤ回路８００ｍの出力がマスタ側
インバータ９００ｍの入力に与えられている。
【０１３８】さらに、マスタ側インバータ９００ｍの出
力がマスタ側ラッチ用ゲート７００ｍの入力とトランス
ミッションゲートにより構成されるスレーブ側読み込み
用ゲート５００ｓの入力に与えられている。
力がマスタ側ラッチ用ゲート７００ｍの入力とトランス
ミッションゲートにより構成されるスレーブ側読み込み
用ゲート５００ｓの入力に与えられている。
【０１３９】また、スレーブ側読み込み用ゲート５００
ｓの出力信号線とトランスミッションゲートにより構成
されるスレーブ側ラッチ用ゲート７００ｓの出力信号線
とが接続されて、スレーブ側ＮＡＮＤ回路８００ｓの一
方の入力端子に接続されている。
ｓの出力信号線とトランスミッションゲートにより構成
されるスレーブ側ラッチ用ゲート７００ｓの出力信号線
とが接続されて、スレーブ側ＮＡＮＤ回路８００ｓの一
方の入力端子に接続されている。
【０１４０】また、スレーブ側読み込み用ゲート５００
ｓのＰチャネルゲートとスレーブ側ラッチ用ゲート７０
０ｓのＮチャネルゲートにはコントロール信号端子２０
００が接続されている。
ｓのＰチャネルゲートとスレーブ側ラッチ用ゲート７０
０ｓのＮチャネルゲートにはコントロール信号端子２０
００が接続されている。
【０１４１】コントロール信号端子２０００はスレーブ
側インバータ６００ｓの入力端子に接続されており、こ
のスレーブ側インバータ６００ｓの出力がスレーブ側読
み込み用ゲート５００ｓのＮチャネルゲートとスレーブ
側ラッチ用ゲート７００ｓのＰチャネルゲートに与えら
れている。
側インバータ６００ｓの入力端子に接続されており、こ
のスレーブ側インバータ６００ｓの出力がスレーブ側読
み込み用ゲート５００ｓのＮチャネルゲートとスレーブ
側ラッチ用ゲート７００ｓのＰチャネルゲートに与えら
れている。
【０１４２】また、リセット入力端子３０００がスレー
ブ側ＮＡＮＤ回路８００ｓの他方の入力端子に接続され
ており、スレーブ側ＮＡＮＤ回路８００ｓの出力がスレ
ーブ側インバータ９００ｓの入力に与えられている。
ブ側ＮＡＮＤ回路８００ｓの他方の入力端子に接続され
ており、スレーブ側ＮＡＮＤ回路８００ｓの出力がスレ
ーブ側インバータ９００ｓの入力に与えられている。
【０１４３】さらに、スレーブ側インバータ９００ｓの
出力がスレーブ側ラッチ用ゲート７００ｓの入力とラッ
チ出力端子４００に与えられている。
出力がスレーブ側ラッチ用ゲート７００ｓの入力とラッ
チ出力端子４００に与えられている。
【０１４４】なお、マスタ側ラッチ用ゲート７００ｍ，
マスタ側ＮＡＮＤ回路８００ｍ及びマスタ側インバータ
９００ｍはマスタ正帰還ループ１０００ｍを、スレーブ
側ラッチ用ゲート７００ｓ，スレーブ側ＮＡＮＤ回路８
００ｓ及びスレーブ側インバータ９００ｓはスレーブ正
帰還ループを１０００ｓを構成しており、マスタ側読み
込み用ゲート５００ｍ，マスタ側インバータ６００ｍ及
びマスタ正帰還ループ１０００ｍはマスタラッチ回路１
１００を、スレーブ側読み込み用ゲート５００ｓ，スレ
ーブ側インバータ６００ｓ及びスレーブ正帰還ループ１
０００ｓはスレーブラッチ回路１２００を構成してい
る。
マスタ側ＮＡＮＤ回路８００ｍ及びマスタ側インバータ
９００ｍはマスタ正帰還ループ１０００ｍを、スレーブ
側ラッチ用ゲート７００ｓ，スレーブ側ＮＡＮＤ回路８
００ｓ及びスレーブ側インバータ９００ｓはスレーブ正
帰還ループを１０００ｓを構成しており、マスタ側読み
込み用ゲート５００ｍ，マスタ側インバータ６００ｍ及
びマスタ正帰還ループ１０００ｍはマスタラッチ回路１
１００を、スレーブ側読み込み用ゲート５００ｓ，スレ
ーブ側インバータ６００ｓ及びスレーブ正帰還ループ１
０００ｓはスレーブラッチ回路１２００を構成してい
る。
【０１４５】次に動作について説明する。
【０１４６】なお、図２４のリセット付きラッチ回路は
図２５のリセット付きマスタ・スレーブフリップフロッ
プ内のマスタラッチ回路１１００と同一の回路構成であ
るので、以下図２５のリセット付きマスタ・スレーブフ
リップフロップについて説明する。また、マスタラッチ
回路１１００とスレーブラッチ回路１２００の回路構成
はほぼ同一であるので、主にマスタラッチ回路１１００
について説明するが、スレーブラッチ回路１２００もタ
イミングが異なるだけで同様の動作を行う。
図２５のリセット付きマスタ・スレーブフリップフロッ
プ内のマスタラッチ回路１１００と同一の回路構成であ
るので、以下図２５のリセット付きマスタ・スレーブフ
リップフロップについて説明する。また、マスタラッチ
回路１１００とスレーブラッチ回路１２００の回路構成
はほぼ同一であるので、主にマスタラッチ回路１１００
について説明するが、スレーブラッチ回路１２００もタ
イミングが異なるだけで同様の動作を行う。
【０１４７】コントロール信号端子２０００に与えられ
るコントロール信号が“Ｈ”レベルのとき、マスタ側読
み込み用ゲート５００ｍ及びスレーブ側ラッチ用ゲート
７００ｓがイネーブル状態になり、マスタ側ラッチ用ゲ
ート７００ｍおよびスレーブ側読み込み用ゲート５００
ｓがディスエーブル状態になる。
るコントロール信号が“Ｈ”レベルのとき、マスタ側読
み込み用ゲート５００ｍ及びスレーブ側ラッチ用ゲート
７００ｓがイネーブル状態になり、マスタ側ラッチ用ゲ
ート７００ｍおよびスレーブ側読み込み用ゲート５００
ｓがディスエーブル状態になる。
【０１４８】また、リセット信号端子３０００に与えら
れるリセット信号のレベルは“Ｈ”であるとする。
れるリセット信号のレベルは“Ｈ”であるとする。
【０１４９】このとき、入力信号端子１００に与えられ
るデータはマスタ側読み込み用ゲート５００ｍ及びマス
タ側ＮＡＮＤ回路８００ｍを介してマスタ側インバータ
９００ｍから出力されている。
るデータはマスタ側読み込み用ゲート５００ｍ及びマス
タ側ＮＡＮＤ回路８００ｍを介してマスタ側インバータ
９００ｍから出力されている。
【０１５０】なお、スレーブラッチ回路１２００ではコ
ントロール信号が“Ｈ”になる以前に入力信号端子１０
０から与えられたデータがスレーブ正帰還ループ１００
０ｓ内にラッチされている。
ントロール信号が“Ｈ”になる以前に入力信号端子１０
０から与えられたデータがスレーブ正帰還ループ１００
０ｓ内にラッチされている。
【０１５１】次に、コントロール信号端子２０００に与
えられるコントロール信号が反転して“Ｌ”レベルにな
ると、マスタ側読み込み用ゲート５００ｍ及びスレーブ
側ラッチ用ゲートが７００ｓがディスエーブル状態にな
り、マスタ側ラッチ用ゲート７００ｍ及びスレーブ側読
み込み用ゲート５００ｓがイネーブル状態となる。
えられるコントロール信号が反転して“Ｌ”レベルにな
ると、マスタ側読み込み用ゲート５００ｍ及びスレーブ
側ラッチ用ゲートが７００ｓがディスエーブル状態にな
り、マスタ側ラッチ用ゲート７００ｍ及びスレーブ側読
み込み用ゲート５００ｓがイネーブル状態となる。
【０１５２】この状態で、マスタラッチ回路１１００で
はコントロール信号端子２０００の出力が“Ｌ”になる
以前のマスタ側インバータ９００ｍの出力信号をマスタ
正帰還ループ１０００ｍ内にラッチしている。
はコントロール信号端子２０００の出力が“Ｌ”になる
以前のマスタ側インバータ９００ｍの出力信号をマスタ
正帰還ループ１０００ｍ内にラッチしている。
【０１５３】スレーブラッチ回路１２００では、マスタ
正帰還ループ１０００ｍによってラッチされている信
号、つまりマスタ側インバータ９００ｍの出力信号をス
レーブ側読み込み用ゲート５００ｓ，スレーブ側ＮＡＮ
Ｄ回路８００ｓ及びスレーブ側インバータ９００ｓを介
してラッチ出力端子４００より出力している。
正帰還ループ１０００ｍによってラッチされている信
号、つまりマスタ側インバータ９００ｍの出力信号をス
レーブ側読み込み用ゲート５００ｓ，スレーブ側ＮＡＮ
Ｄ回路８００ｓ及びスレーブ側インバータ９００ｓを介
してラッチ出力端子４００より出力している。
【０１５４】従来のリセット付きマスタ・スレーブフリ
ップフロップでは、マスタ側読み込み用ゲート５００ｍ
に入力される信号がマスタ側インバータ９００ｍから出
力され、マスタ側インバータ９００ｍの出力信号がスレ
ーブ側読み込み用ゲート５００ｓに入力されてラッチ出
力端子４００から出力されるまでの伝播遅延時間を短く
するため、マスタ側読み込み用ゲート５００ｍ及びスレ
ーブ側読み込み用ゲート５００ｓのトランジスタサイズ
を大きくし、また、このことによって半導体集積回路な
どのチップサイズが大きくならないように、マスタ側ラ
ッチ用ゲート７００ｍ及びスレーブ側ラッチ用ゲート７
００ｓのトランジスタサイズを小さく設定している。
ップフロップでは、マスタ側読み込み用ゲート５００ｍ
に入力される信号がマスタ側インバータ９００ｍから出
力され、マスタ側インバータ９００ｍの出力信号がスレ
ーブ側読み込み用ゲート５００ｓに入力されてラッチ出
力端子４００から出力されるまでの伝播遅延時間を短く
するため、マスタ側読み込み用ゲート５００ｍ及びスレ
ーブ側読み込み用ゲート５００ｓのトランジスタサイズ
を大きくし、また、このことによって半導体集積回路な
どのチップサイズが大きくならないように、マスタ側ラ
ッチ用ゲート７００ｍ及びスレーブ側ラッチ用ゲート７
００ｓのトランジスタサイズを小さく設定している。
【０１５５】このため、マスタ側読み込み用ゲート５０
０ｍとマスタ側ラッチ用ゲート７００ｍとの出力インピ
ーダンスの間には、 （マスタ側読み込み用ゲート５００ｍの出力インピーダ
ンス）＜（マスタ側ラッチ用ゲート７００ｍの出力イン
ピーダンス） の関係が成り立ち、スレーブ側読み込み用ゲート５００
ｓとスレーブ側ラッチ用ゲート７００ｓとの出力インピ
ーダンスの間には、 （スレーブ側読み込み用ゲート５００ｓの出力インピー
ダンス）＜（スレーブ側ラッチ用ゲート７００ｓの出力
インピーダンス） の関係が成り立つ。
０ｍとマスタ側ラッチ用ゲート７００ｍとの出力インピ
ーダンスの間には、 （マスタ側読み込み用ゲート５００ｍの出力インピーダ
ンス）＜（マスタ側ラッチ用ゲート７００ｍの出力イン
ピーダンス） の関係が成り立ち、スレーブ側読み込み用ゲート５００
ｓとスレーブ側ラッチ用ゲート７００ｓとの出力インピ
ーダンスの間には、 （スレーブ側読み込み用ゲート５００ｓの出力インピー
ダンス）＜（スレーブ側ラッチ用ゲート７００ｓの出力
インピーダンス） の関係が成り立つ。
【０１５６】このため、入力信号端子１００に“Ｈ”を
与え、リセット入力端子３０００から与えられるリセッ
ト信号の解除とコントロール信号端子２０００から与え
られるコントロール信号の“Ｈ”から“Ｌ”への遷移が
ほぼ同時に発生し、マスタ側読み込み用ゲート５００ｍ
とマスタ側ラッチ用ゲート７００ｍとが瞬時的に同時に
イネーブル状態になると、マスタ側読み込み用ゲート５
００ｍの出力信号線とマスタ側ラッチ用ゲート７００ｍ
の出力信号線との接続点１３００ｍでマスタ側読み込み
用ゲート５００ｍの出力とそれとは逆極性のマスタ側ラ
ッチ用ゲート７００ｍの出力とが衝突する。
与え、リセット入力端子３０００から与えられるリセッ
ト信号の解除とコントロール信号端子２０００から与え
られるコントロール信号の“Ｈ”から“Ｌ”への遷移が
ほぼ同時に発生し、マスタ側読み込み用ゲート５００ｍ
とマスタ側ラッチ用ゲート７００ｍとが瞬時的に同時に
イネーブル状態になると、マスタ側読み込み用ゲート５
００ｍの出力信号線とマスタ側ラッチ用ゲート７００ｍ
の出力信号線との接続点１３００ｍでマスタ側読み込み
用ゲート５００ｍの出力とそれとは逆極性のマスタ側ラ
ッチ用ゲート７００ｍの出力とが衝突する。
【０１５７】ここで、マスタ側ラッチ用ゲート７００ｍ
の出力インピーダンスがマスタ側読み込み用ゲート５０
０ｍの出力インピーダンスより大きいので、マスタ側ラ
ッチ用ゲート７００ｍは、接続点１３００ｍの電位を
“Ｈ”に変化させる能力が小さく、接続点１３００ｍの
電位が長期間中間電位を保持してしまう。
の出力インピーダンスがマスタ側読み込み用ゲート５０
０ｍの出力インピーダンスより大きいので、マスタ側ラ
ッチ用ゲート７００ｍは、接続点１３００ｍの電位を
“Ｈ”に変化させる能力が小さく、接続点１３００ｍの
電位が長期間中間電位を保持してしまう。
【０１５８】したがって、リセット信号の解除とコント
ロール信号の“Ｈ”から“Ｌ”への遷移の間には十分な
リカバリタイムを設けることが規定されていた。標準ロ
ジックである７４ＨＣシリーズの規格値は５ｎｓであ
る。
ロール信号の“Ｈ”から“Ｌ”への遷移の間には十分な
リカバリタイムを設けることが規定されていた。標準ロ
ジックである７４ＨＣシリーズの規格値は５ｎｓであ
る。
【０１５９】図２６はこのようなリセット付きマスタ・
スレーブフリップフロップの一応用例を示すＤタイプフ
リップフロップを使用した回路図であり、このＤタイプ
フリップフロップが図１に示したＤフリップフロップ２
００〜２０８に従来使用されている。
スレーブフリップフロップの一応用例を示すＤタイプフ
リップフロップを使用した回路図であり、このＤタイプ
フリップフロップが図１に示したＤフリップフロップ２
００〜２０８に従来使用されている。
【０１６０】各Ｄタイプフリプフロップ２５ａないし２
５ｅが図２５のリセット付きマスタ・スレーブフリップ
フロップに、クロック端子２４が図２５のコントロール
信号端子２０００に、リセット端子２３が図２５のリセ
ット入力端子３０００に、各Ｄタイプフリプフロップ２
５ａないし２５ｅのデータ入力端子Ｄが図２５の入力信
号端子１００に、データ出力端子Ｑが図２５のラッチ出
力端子４００に相当している。
５ｅが図２５のリセット付きマスタ・スレーブフリップ
フロップに、クロック端子２４が図２５のコントロール
信号端子２０００に、リセット端子２３が図２５のリセ
ット入力端子３０００に、各Ｄタイプフリプフロップ２
５ａないし２５ｅのデータ入力端子Ｄが図２５の入力信
号端子１００に、データ出力端子Ｑが図２５のラッチ出
力端子４００に相当している。
【０１６１】クロック端子２４から与えられるクロック
信号が遅延素子２６ａ，２６ｂ，２６ｃ，２６ｄ及び２
６ｅによって遅延される。クロック端子２４から与えら
れるクロック信号そのものがＤタイプフリップフロップ
２５ａのクロック入力端子Ｔに、遅延素子２６ａの出力
がＤタイプフリップフロップ２５ｂのクロック入力端子
Ｔに、遅延素子２６ｂの出力がＤタイプフリップフロッ
プ２５ｃのクロック入力端子Ｔに、遅延素子２６ｃの出
力がＤタイプフリップフロップ２５ｄのクロック入力端
子Ｔに、遅延素子２６ｄの出力がＤタイプフリップフロ
ップ２５ｅのクロック入力端子Ｔに与えられている。
信号が遅延素子２６ａ，２６ｂ，２６ｃ，２６ｄ及び２
６ｅによって遅延される。クロック端子２４から与えら
れるクロック信号そのものがＤタイプフリップフロップ
２５ａのクロック入力端子Ｔに、遅延素子２６ａの出力
がＤタイプフリップフロップ２５ｂのクロック入力端子
Ｔに、遅延素子２６ｂの出力がＤタイプフリップフロッ
プ２５ｃのクロック入力端子Ｔに、遅延素子２６ｃの出
力がＤタイプフリップフロップ２５ｄのクロック入力端
子Ｔに、遅延素子２６ｄの出力がＤタイプフリップフロ
ップ２５ｅのクロック入力端子Ｔに与えられている。
【０１６２】また、リセット端子２３がＤタイプフリッ
プフロップ２５ａないし２５ｅのリセット端子Ｒに接続
されている。
プフロップ２５ａないし２５ｅのリセット端子Ｒに接続
されている。
【０１６３】初期状態では、リセット端子２３から与え
られるリセット信号が“Ｌ”レベルであり、Ｄタイプフ
リップフロップ２５ａないし２５ｅはリセット状態とな
っている。
られるリセット信号が“Ｌ”レベルであり、Ｄタイプフ
リップフロップ２５ａないし２５ｅはリセット状態とな
っている。
【０１６４】クロック端子２４には、クロック信号が入
力されており、遅延素子２６ａないし２６ｅにより、遅
延クロックが生成されて、位相の異なる遅延クロックが
各フリップフロップ２５ａないし２５ｅのクロック入力
端子Ｔに入力されている。
力されており、遅延素子２６ａないし２６ｅにより、遅
延クロックが生成されて、位相の異なる遅延クロックが
各フリップフロップ２５ａないし２５ｅのクロック入力
端子Ｔに入力されている。
【０１６５】リセット端子２３を“Ｌ”レベルから
“Ｈ”レベルに変化させることにより、リセットが解除
され、Ｄタイプフリップフロップ２５ａないし２５ｅの
出力は、リセット解除時に時間的に最も近接してクロッ
ク信号の立ち下がり入力されたＤタイプフリップフロッ
プのデータ出力端子Ｑががまず“Ｈ”レベルになり、こ
れによりリセット信号解除時にクロック信号の立ち下が
りがどの遅延素子間に相当して発生したかを検出するこ
とができる。
“Ｈ”レベルに変化させることにより、リセットが解除
され、Ｄタイプフリップフロップ２５ａないし２５ｅの
出力は、リセット解除時に時間的に最も近接してクロッ
ク信号の立ち下がり入力されたＤタイプフリップフロッ
プのデータ出力端子Ｑががまず“Ｈ”レベルになり、こ
れによりリセット信号解除時にクロック信号の立ち下が
りがどの遅延素子間に相当して発生したかを検出するこ
とができる。
【０１６６】このような仕様においては、リセット信号
の解除とクロック信号の“Ｈ”から“Ｌ”への遷移との
近接あるいは同時発生が任意のＤタイプフリップフロッ
プにおいて発生し得る。
の解除とクロック信号の“Ｈ”から“Ｌ”への遷移との
近接あるいは同時発生が任意のＤタイプフリップフロッ
プにおいて発生し得る。
【０１６７】従来のトランジスタサイズを有するリセッ
ト付きマスタ・スレーブフリップフロップにおいて、リ
セット信号の解除とコントロール信号の“Ｈ”から
“Ｌ”への遷移が接近して入力された場合には、コント
ロール信号端子２０００へ与えられる信号の“Ｈ”から
“Ｌ”への遷移からラッチ出力端子４００への信号出力
までの伝播遅延時間が長くなってしまう。
ト付きマスタ・スレーブフリップフロップにおいて、リ
セット信号の解除とコントロール信号の“Ｈ”から
“Ｌ”への遷移が接近して入力された場合には、コント
ロール信号端子２０００へ与えられる信号の“Ｈ”から
“Ｌ”への遷移からラッチ出力端子４００への信号出力
までの伝播遅延時間が長くなってしまう。
【０１６８】図２７は図２５のリセット付きマスタ・ス
レーブフリップフロップのシミュレーション結果を示す
タイミングチャートである。
レーブフリップフロップのシミュレーション結果を示す
タイミングチャートである。
【０１６９】入力信号端子１００に“Ｈ”が与えられた
状態で、リセット信号の解除とコントロール信号の
“Ｈ”から“Ｌ”への遷移とが接近して入力されたた
め、マスタラッチ回路１１００内の正帰還ループ１００
０ｍを構成するマスタ側ＮＡＮＤ回路８００ｍ，マスタ
側インバータ９００ｍ，マスタ側ラッチ用ゲート７００
ｍそれぞれの出力の電位Ｖｅ，Ｖｆ，Ｖｄが、閾値電圧
付近の中間電圧２．０Ｖないし２．５Ｖとなる期間が長
く存在する。このことが、コントロール信号端子２００
０からのコントロール信号の“Ｈ”から“Ｌ”への遷移
から、ラッチ出力端子４００からのラッチ信号の出力ま
での伝播遅延を長くする原因になっている。
状態で、リセット信号の解除とコントロール信号の
“Ｈ”から“Ｌ”への遷移とが接近して入力されたた
め、マスタラッチ回路１１００内の正帰還ループ１００
０ｍを構成するマスタ側ＮＡＮＤ回路８００ｍ，マスタ
側インバータ９００ｍ，マスタ側ラッチ用ゲート７００
ｍそれぞれの出力の電位Ｖｅ，Ｖｆ，Ｖｄが、閾値電圧
付近の中間電圧２．０Ｖないし２．５Ｖとなる期間が長
く存在する。このことが、コントロール信号端子２００
０からのコントロール信号の“Ｈ”から“Ｌ”への遷移
から、ラッチ出力端子４００からのラッチ信号の出力ま
での伝播遅延を長くする原因になっている。
【０１７０】従来のラッチ回路は以上のようの構成され
ているので、リセット信号の解除とコントロール信号の
“Ｈ”から“Ｌ”への遷移が時間的に近接して発生した
場合、コントロール信号の遷移からラッチ信号の出力ま
での伝播遅延時間が長くなり、高速なラッチ動作を実現
することが困難であるという問題点がある。そのため、
このラッチ回路を用いたマスタ・スレーブフリップフロ
ップを応用したＤタイプフリップフロップを図１に示し
たＤタイプフリップフロップ２００ないし２０８に使用
すると、高速な同期クロック発生動作ができないという
問題点がある。この問題点を解決するため、この発明で
は以下に示すようにラッチ回路に改良を加える。
ているので、リセット信号の解除とコントロール信号の
“Ｈ”から“Ｌ”への遷移が時間的に近接して発生した
場合、コントロール信号の遷移からラッチ信号の出力ま
での伝播遅延時間が長くなり、高速なラッチ動作を実現
することが困難であるという問題点がある。そのため、
このラッチ回路を用いたマスタ・スレーブフリップフロ
ップを応用したＤタイプフリップフロップを図１に示し
たＤタイプフリップフロップ２００ないし２０８に使用
すると、高速な同期クロック発生動作ができないという
問題点がある。この問題点を解決するため、この発明で
は以下に示すようにラッチ回路に改良を加える。
【０１７１】図２４は前述したようにこの発明に係るラ
ッチ回路の背景となる一般的なリセット付きラッチ回路
を示す回路図、図２５は前述したようにこの発明に係る
ラッチ回路の背景となる一般的なリセット付きマスタ・
スレーブフリップフロップを示す回路図である。
ッチ回路の背景となる一般的なリセット付きラッチ回路
を示す回路図、図２５は前述したようにこの発明に係る
ラッチ回路の背景となる一般的なリセット付きマスタ・
スレーブフリップフロップを示す回路図である。
【０１７２】図２４及び図２５の回路の説明はすでに行
ったので、ここでは説明は省略する。
ったので、ここでは説明は省略する。
【０１７３】この実施例においては、図２４の回路で
は、読み込み用ゲート５００とラッチ用ゲート７００と
の出力インピーダンスの間に、従来と異なり （読み込み用ゲート５００の出力インピーダンス）＞
（ラッチ用ゲート７００の出力インピーダンス） の関係が成り立つように設定する。また、図２５の回路
では、マスタ側読み込み用ゲート５００ｍとマスタ側ラ
ッチ用ゲート７００ｍとの出力インピーダンスの間には （マスタ側読み込み用ゲート５００ｍの出力インピーダ
ンス）＞（マスタ側ラッチ用ゲート７００ｍの出力イン
ピーダンス） の関係が成り立ち、スレーブ側読み込み用ゲート５００
ｓとスレーブ側ラッチ用ゲート７００ｓとの出力インピ
ーダンスの間には、従来と同様 （スレーブ側読み込み用ゲート５００ｓの出力インピー
ダンス）＜（スレーブ側ラッチ用ゲート７００ｓの出力
インピーダンス） の関係が成り立つように設定する。
は、読み込み用ゲート５００とラッチ用ゲート７００と
の出力インピーダンスの間に、従来と異なり （読み込み用ゲート５００の出力インピーダンス）＞
（ラッチ用ゲート７００の出力インピーダンス） の関係が成り立つように設定する。また、図２５の回路
では、マスタ側読み込み用ゲート５００ｍとマスタ側ラ
ッチ用ゲート７００ｍとの出力インピーダンスの間には （マスタ側読み込み用ゲート５００ｍの出力インピーダ
ンス）＞（マスタ側ラッチ用ゲート７００ｍの出力イン
ピーダンス） の関係が成り立ち、スレーブ側読み込み用ゲート５００
ｓとスレーブ側ラッチ用ゲート７００ｓとの出力インピ
ーダンスの間には、従来と同様 （スレーブ側読み込み用ゲート５００ｓの出力インピー
ダンス）＜（スレーブ側ラッチ用ゲート７００ｓの出力
インピーダンス） の関係が成り立つように設定する。
【０１７４】なお、図２４のリセット付きラッチ回路は
図２５のリセット付きマスタ・スレーブフリップフロッ
プ内のマスタラッチ回路１１００と同一の回路構成であ
るので、以下図２５のリセット付きマスタ・スレーブフ
リップフロップについて説明する。
図２５のリセット付きマスタ・スレーブフリップフロッ
プ内のマスタラッチ回路１１００と同一の回路構成であ
るので、以下図２５のリセット付きマスタ・スレーブフ
リップフロップについて説明する。
【０１７５】マスタ側読み込み用ゲート５００ｍの出力
インピーダンスは、マスタ側読み込み用ゲート５００ｍ
の入力端子に接続されている入力信号端子１に入力信号
を与えるドライバのトランジスタサイズ及びマスタ側読
み込み用ゲート５００ｍのトランジスタサイズによって
決定され、マスタ側ラッチ用ゲート７００ｍの出力イン
ピーダンスは、マスタ側インバータ９００ｍのトランジ
スタサイズ及びマスタ側ラッチ用ゲート７００ｍのトラ
ンジスタサイズによって決定される。
インピーダンスは、マスタ側読み込み用ゲート５００ｍ
の入力端子に接続されている入力信号端子１に入力信号
を与えるドライバのトランジスタサイズ及びマスタ側読
み込み用ゲート５００ｍのトランジスタサイズによって
決定され、マスタ側ラッチ用ゲート７００ｍの出力イン
ピーダンスは、マスタ側インバータ９００ｍのトランジ
スタサイズ及びマスタ側ラッチ用ゲート７００ｍのトラ
ンジスタサイズによって決定される。
【０１７６】同様に、スレーブ側読み込み用ゲート５０
０ｓの出力インピーダンスは、スレーブ側読み込み用ゲ
ート５００ｓの入力に接続されているマスタ側インバー
タ９００ｍのトランジスタサイズ及びスレーブ側読み込
み用ゲート５００ｓのトランジスタサイズによって決定
され、スレーブ側ラッチ用ゲート７００ｓの出力インピ
ーダンスは、スレーブ側インバータ９００ｓのトランジ
スタサイズ及びスレーブ側ラッチ用ゲート７００ｓのト
ランジスタサイズによって決定される。
０ｓの出力インピーダンスは、スレーブ側読み込み用ゲ
ート５００ｓの入力に接続されているマスタ側インバー
タ９００ｍのトランジスタサイズ及びスレーブ側読み込
み用ゲート５００ｓのトランジスタサイズによって決定
され、スレーブ側ラッチ用ゲート７００ｓの出力インピ
ーダンスは、スレーブ側インバータ９００ｓのトランジ
スタサイズ及びスレーブ側ラッチ用ゲート７００ｓのト
ランジスタサイズによって決定される。
【０１７７】上記のように出力インピーダンスを設定す
ることによって、マスタ側ラッチ用ゲート７００ｍとマ
スタ側読み込み用ゲート５００ｍが瞬時的に同時にイネ
ーブル状態になったとき、マスタ側ラッチ用ゲート７０
０ｍの出力電位がマスタ側読み込み用ゲート５００ｍの
出力電位に対して優位になり、マスタ側ラッチ用ゲート
７００ｍとマスタ側読み込み用ゲート５００ｍとの出力
信号線の接続点１３００ｍの電位が中間電位になること
を防止できる。
ることによって、マスタ側ラッチ用ゲート７００ｍとマ
スタ側読み込み用ゲート５００ｍが瞬時的に同時にイネ
ーブル状態になったとき、マスタ側ラッチ用ゲート７０
０ｍの出力電位がマスタ側読み込み用ゲート５００ｍの
出力電位に対して優位になり、マスタ側ラッチ用ゲート
７００ｍとマスタ側読み込み用ゲート５００ｍとの出力
信号線の接続点１３００ｍの電位が中間電位になること
を防止できる。
【０１７８】図２８はこのような条件下でのリセット付
きマスタ・スレーブフリップフロップの回路シュミレー
ション結果を示すタイミングチャートである。
きマスタ・スレーブフリップフロップの回路シュミレー
ション結果を示すタイミングチャートである。
【０１７９】まず、初期状態では、リセット入力端子３
０００から与えられるリセット信号のレベルは“Ｌ”、
コントロール信号端子２０００から与えられるコントロ
ール信号のレベルは“Ｈ”であり、また入力信号端子１
００から与えられる入力信号のレベルは“Ｈ”に固定し
てあるものとする。
０００から与えられるリセット信号のレベルは“Ｌ”、
コントロール信号端子２０００から与えられるコントロ
ール信号のレベルは“Ｈ”であり、また入力信号端子１
００から与えられる入力信号のレベルは“Ｈ”に固定し
てあるものとする。
【０１８０】このとき、リセット付きマスタ・スレーブ
フリップフロップはリセット状態にあり、ラッチ出力端
子４００から出力されるラッチ出力信号の電位Ｖｃは
“Ｌ”である。
フリップフロップはリセット状態にあり、ラッチ出力端
子４００から出力されるラッチ出力信号の電位Ｖｃは
“Ｌ”である。
【０１８１】また、マスタ側読み込み用ゲート５００ｍ
はイネーブル状態、マスタ側ラッチ用ゲート７００ｍは
ディスエーブル状態にあるので、マスタ側読み込み用ゲ
ート５００ｍとマスタ側ラッチ用ゲート７００ｍとの出
力信号の接続点１３００ｍの電位Ｖｄは“Ｈ”、マスタ
側インバータ９００ｍの出力の電位Ｖｆは“Ｌ”であ
る。
はイネーブル状態、マスタ側ラッチ用ゲート７００ｍは
ディスエーブル状態にあるので、マスタ側読み込み用ゲ
ート５００ｍとマスタ側ラッチ用ゲート７００ｍとの出
力信号の接続点１３００ｍの電位Ｖｄは“Ｈ”、マスタ
側インバータ９００ｍの出力の電位Ｖｆは“Ｌ”であ
る。
【０１８２】次に、動作が開始されると、まず、リセッ
ト入力端子３０００から与えられるリセット信号の電位
Ｖａが“Ｌ”から“Ｈ”になり、これとともにマスタ側
ＮＡＮＤ回路８００ｍから出力される信号の電位Ｖｅが
“Ｈ”から“Ｌ”に、マスタ側インバータ９００ｍから
出力される信号の電位Ｖｆが“Ｌ”から“Ｈ”に向けて
変化し始める。
ト入力端子３０００から与えられるリセット信号の電位
Ｖａが“Ｌ”から“Ｈ”になり、これとともにマスタ側
ＮＡＮＤ回路８００ｍから出力される信号の電位Ｖｅが
“Ｈ”から“Ｌ”に、マスタ側インバータ９００ｍから
出力される信号の電位Ｖｆが“Ｌ”から“Ｈ”に向けて
変化し始める。
【０１８３】ここでリセット信号の電位Ｖａの“Ｌ”か
ら“Ｈ”への変化とほぼ同時にコントロール信号端子２
０００から与えられるコントロール信号の電位Ｖｂが
“Ｈ”から“Ｌ”へ変化したとすると、マスタ側読み込
み用ゲート５００ｍはイネーブル状態からデイスエーブ
ル状態に、マスタ側ラッチ用ゲート７００ｍはディスエ
ーブル状態からイネーブル状態に変化し始める。
ら“Ｈ”への変化とほぼ同時にコントロール信号端子２
０００から与えられるコントロール信号の電位Ｖｂが
“Ｈ”から“Ｌ”へ変化したとすると、マスタ側読み込
み用ゲート５００ｍはイネーブル状態からデイスエーブ
ル状態に、マスタ側ラッチ用ゲート７００ｍはディスエ
ーブル状態からイネーブル状態に変化し始める。
【０１８４】これにより、初期状態のマスタ側インバー
タ９００ｍの出力信号の電位Ｖｆ、つまり“Ｌ”がマス
タ側ラッチ用ゲート７００ｍを介してマスタ側読み込み
用ゲート５００ｍの出力信号線とマスタ側ラッチ用ゲー
ト７００ｍの出力信号線との接続点１３００ｍに伝わ
る。
タ９００ｍの出力信号の電位Ｖｆ、つまり“Ｌ”がマス
タ側ラッチ用ゲート７００ｍを介してマスタ側読み込み
用ゲート５００ｍの出力信号線とマスタ側ラッチ用ゲー
ト７００ｍの出力信号線との接続点１３００ｍに伝わ
る。
【０１８５】この接続点１３００ｍでは、マスタ側ラッ
チ用ゲート７００ｍを介して供給されるマスタ側インバ
ータ９００ｍの出力である“Ｌ”レベルとマスタ側読み
込み用ゲート５００ｍを介して供給される入力信号端子
１００に入力された“Ｈ”レベルとが衝突し、接続点１
３００ｍの電位Ｖｄは中間電位となる。
チ用ゲート７００ｍを介して供給されるマスタ側インバ
ータ９００ｍの出力である“Ｌ”レベルとマスタ側読み
込み用ゲート５００ｍを介して供給される入力信号端子
１００に入力された“Ｈ”レベルとが衝突し、接続点１
３００ｍの電位Ｖｄは中間電位となる。
【０１８６】その後、マスタ側読み込み用ゲート５００
ｍの出力である“Ｈ”レベルがマスタ側インバータ９０
０ｍの出力にまで達し、マスタ側ラッチ用ゲート７００
ｍを介して接続点１３００ｍの電位Ｖｄは“Ｈ”にな
る。
ｍの出力である“Ｈ”レベルがマスタ側インバータ９０
０ｍの出力にまで達し、マスタ側ラッチ用ゲート７００
ｍを介して接続点１３００ｍの電位Ｖｄは“Ｈ”にな
る。
【０１８７】ここで、マスタ側ラッチ用ゲート７００ｍ
の出力インピーダンスがマスタ側読み込み用ゲート５０
０ｍの出力インピーダンスより大きいと、マスタ側ラッ
チ用ゲート７００ｍは、接続点１３００ｍの電位Ｖｄを
“Ｈ“に変化させる能力が小さくなり、従来技術で説明
したように、マスタ側読み込み用ゲート５００ｍがディ
スエーブル状態になった後もマスタ正帰還ループ１００
０ｍ内の電位Ｖｄ，Ｖｅ及びＶｆがすべて長期間中間電
位を保持してしまう。
の出力インピーダンスがマスタ側読み込み用ゲート５０
０ｍの出力インピーダンスより大きいと、マスタ側ラッ
チ用ゲート７００ｍは、接続点１３００ｍの電位Ｖｄを
“Ｈ“に変化させる能力が小さくなり、従来技術で説明
したように、マスタ側読み込み用ゲート５００ｍがディ
スエーブル状態になった後もマスタ正帰還ループ１００
０ｍ内の電位Ｖｄ，Ｖｅ及びＶｆがすべて長期間中間電
位を保持してしまう。
【０１８８】この実施例では、マスタ側ラッチ用ゲート
７００ｍの出力インピーダンスをマスタ側読み込み用ゲ
ート５００ｍの出力インピーダンスより小さくしたた
め、マスタ側インバータ９００ｍの出力信号の電位Ｖｆ
が“Ｈ”になるのに要する時間を早くすることができ、
結果的に、マスタ正帰還ループ１０００ｍ内の各電位Ｖ
ｄ，Ｖｅ及びＶｆのレベルの確定が早くなる。
７００ｍの出力インピーダンスをマスタ側読み込み用ゲ
ート５００ｍの出力インピーダンスより小さくしたた
め、マスタ側インバータ９００ｍの出力信号の電位Ｖｆ
が“Ｈ”になるのに要する時間を早くすることができ、
結果的に、マスタ正帰還ループ１０００ｍ内の各電位Ｖ
ｄ，Ｖｅ及びＶｆのレベルの確定が早くなる。
【０１８９】以上のように、この実施例においては、マ
スタ側ラッチゲート用７００ｍの出力インピーダンスを
マスタ側読み込み用ゲート５００ｍの出力インピーダン
スより小さくしたため、マスタ側ラッチ用ゲート７００
ｍの出力信号とそれとは逆極性のマスタ側読み込み用ゲ
ート５００ｍの出力信号がマスタ側ラッチゲート用７０
０ｍの出力信号線とマスタ側読み込み用ゲート５００ｍ
の出力信号線の接続点１３００ｍで衝突したとき、マス
タ側ラッチゲート用７００ｍの出力信号のレベルが接続
点１３００ｍの電位となり、これによってコントロール
信号の遷移からラッチ信号の出力までの伝播遅延時間を
短縮することができる。
スタ側ラッチゲート用７００ｍの出力インピーダンスを
マスタ側読み込み用ゲート５００ｍの出力インピーダン
スより小さくしたため、マスタ側ラッチ用ゲート７００
ｍの出力信号とそれとは逆極性のマスタ側読み込み用ゲ
ート５００ｍの出力信号がマスタ側ラッチゲート用７０
０ｍの出力信号線とマスタ側読み込み用ゲート５００ｍ
の出力信号線の接続点１３００ｍで衝突したとき、マス
タ側ラッチゲート用７００ｍの出力信号のレベルが接続
点１３００ｍの電位となり、これによってコントロール
信号の遷移からラッチ信号の出力までの伝播遅延時間を
短縮することができる。
【０１９０】スレーブ側読み込み用ゲート５００ｓの出
力インピーダンスがスレーブ側ラッチ用ゲート７００ｓ
の出力インピーダンスより小さく設定されているのは、
スレーブ側読み込み用ゲート５００ｓおよびスレーブ側
ラッチ用ゲート７００ｓが同時にイネーブル状態となっ
た時にマスタラッチ回路１１００のラッチデータをラッ
チ出力端子４００から短い伝播遅延時間によって出力す
るためである。
力インピーダンスがスレーブ側ラッチ用ゲート７００ｓ
の出力インピーダンスより小さく設定されているのは、
スレーブ側読み込み用ゲート５００ｓおよびスレーブ側
ラッチ用ゲート７００ｓが同時にイネーブル状態となっ
た時にマスタラッチ回路１１００のラッチデータをラッ
チ出力端子４００から短い伝播遅延時間によって出力す
るためである。
【０１９１】このことと前述のマスタ側読み込み用ゲー
ト５００ｍとマスタ側ラッチ用ゲート７００ｍとの出力
インピーダンスの関係との相乗効果によって、リセット
信号の解除と、コントロール信号が接近して入力された
時のラッチ出力の伝搬遅延時間を短くすることができ
る。この実施例におけるラッチ回路を用いたマスタ・ス
レーブフリップフロップを応用したＤフリップフロップ
を図１，図２の同期クロック発生回路に使用すると高速
な同期クロック発生が達成できる。
ト５００ｍとマスタ側ラッチ用ゲート７００ｍとの出力
インピーダンスの関係との相乗効果によって、リセット
信号の解除と、コントロール信号が接近して入力された
時のラッチ出力の伝搬遅延時間を短くすることができ
る。この実施例におけるラッチ回路を用いたマスタ・ス
レーブフリップフロップを応用したＤフリップフロップ
を図１，図２の同期クロック発生回路に使用すると高速
な同期クロック発生が達成できる。
【０１９２】なお、この実施例ではリセット付きマスタ
・スレーブフリップフロップを示したが、セット付きマ
スタ・スレーブフリップフロップ，リセット或いはセッ
ト付きＪ−Ｋフリップフロップ，リセット或いはセット
付きＴフリップフロップ或いは他のラッチ回路でも同様
の効果を奏する。
・スレーブフリップフロップを示したが、セット付きマ
スタ・スレーブフリップフロップ，リセット或いはセッ
ト付きＪ−Ｋフリップフロップ，リセット或いはセット
付きＴフリップフロップ或いは他のラッチ回路でも同様
の効果を奏する。
【０１９３】
【発明の効果】請求項１に記載の同期クロック発生回路
によれば、基準クロックを複数の反転遅延素子によって
順次反転させ、順次所定時間遅延された複数の反転クロ
ックと前記基準クロックを含む複数の非反転クロックと
を生成するクロック生成手段と、前記複数の反転及び非
反転クロックの一方のクロックに応答して、そのデータ
入力端子に与えられるデータを出力端子から出力する複
数の記憶素子からなる記憶手段と、隣接した記憶素子の
出力端子から出力される信号同士を比較し、その比較結
果としての比較信号を当該隣接した記憶素子のうちの一
方のデータ入力端子に与える比較信号生成手段と、該比
較信号生成手段が出力する比較信号によって、複数の反
転及び非反転クロックの他方のクロックのうちのひとつ
を選択して同期クロックを導出する選択手段とを設けた
ので、高周波クロック発生回路を必要とせずに高精度の
同期クロックを生成することができるという効果があ
る。また、複数の反転遅延素子の各々の出力負荷容量を
略同一としたので、基準クロックとデューティが略等し
い反転および非反転クロックを生成することができ、同
期精度を向上させることができるという効果がある。
によれば、基準クロックを複数の反転遅延素子によって
順次反転させ、順次所定時間遅延された複数の反転クロ
ックと前記基準クロックを含む複数の非反転クロックと
を生成するクロック生成手段と、前記複数の反転及び非
反転クロックの一方のクロックに応答して、そのデータ
入力端子に与えられるデータを出力端子から出力する複
数の記憶素子からなる記憶手段と、隣接した記憶素子の
出力端子から出力される信号同士を比較し、その比較結
果としての比較信号を当該隣接した記憶素子のうちの一
方のデータ入力端子に与える比較信号生成手段と、該比
較信号生成手段が出力する比較信号によって、複数の反
転及び非反転クロックの他方のクロックのうちのひとつ
を選択して同期クロックを導出する選択手段とを設けた
ので、高周波クロック発生回路を必要とせずに高精度の
同期クロックを生成することができるという効果があ
る。また、複数の反転遅延素子の各々の出力負荷容量を
略同一としたので、基準クロックとデューティが略等し
い反転および非反転クロックを生成することができ、同
期精度を向上させることができるという効果がある。
【０１９４】請求項２に記載の同期クロック発生回路に
よれば、基準クロックを複数の反転遅延素子によって順
次反転させ、順次所定時間遅延された複数の反転クロッ
クと前記基準クロックを含む複数の非反転クロックとを
生成するクロック生成手段と、前記複数の反転及び非反
転クロックの一方のクロックに応答して、そのデータ入
力端子に与えられるデータを出力端子から出力する複数
の記憶素子からなる記憶手段と、隣接した記憶素子の出
力端子から出力される信号同士を比較し、その比較結果
としての比較信号を当該隣接した記憶素子のうちの一方
のデータ入力端子に与える比較信号生成手段と、該比較
信号生成手段が出力する比較信号によって、複数の反転
及び非反転クロックの他方のクロックのうちの指定され
たものを選択するとともに、選択されたものが複数ある
場合、比較信号を用いて、予め定められた優先順位によ
って複数の反転及び非反転クロックの他方のクロックの
うちの１つを同期クロックとして導出する選択手段とを
設けたので、高周波クロック発生回路を必要とせずに高
精度の同期クロックを生成することができ、また指定さ
れた複数の反転あるいは非反転クロックが同期クロック
として多重出力されるのを防ぐことにより同期クロック
のデューティを基準クロックのデューティと等しくする
ことができるという効果がある。
よれば、基準クロックを複数の反転遅延素子によって順
次反転させ、順次所定時間遅延された複数の反転クロッ
クと前記基準クロックを含む複数の非反転クロックとを
生成するクロック生成手段と、前記複数の反転及び非反
転クロックの一方のクロックに応答して、そのデータ入
力端子に与えられるデータを出力端子から出力する複数
の記憶素子からなる記憶手段と、隣接した記憶素子の出
力端子から出力される信号同士を比較し、その比較結果
としての比較信号を当該隣接した記憶素子のうちの一方
のデータ入力端子に与える比較信号生成手段と、該比較
信号生成手段が出力する比較信号によって、複数の反転
及び非反転クロックの他方のクロックのうちの指定され
たものを選択するとともに、選択されたものが複数ある
場合、比較信号を用いて、予め定められた優先順位によ
って複数の反転及び非反転クロックの他方のクロックの
うちの１つを同期クロックとして導出する選択手段とを
設けたので、高周波クロック発生回路を必要とせずに高
精度の同期クロックを生成することができ、また指定さ
れた複数の反転あるいは非反転クロックが同期クロック
として多重出力されるのを防ぐことにより同期クロック
のデューティを基準クロックのデューティと等しくする
ことができるという効果がある。
【０１９５】請求項３に記載の同期クロック発生回路に
よれば、基準クロックを複数の反転遅延素子によって順
次反転させ、順次所定時間遅延された複数の反転クロッ
クと前記基準クロックを含む複数の非反転クロックとを
生成するクロック生成手段と、非同記入力信号に応答し
て、そのデータ入力端子に与えられるデータを出力端子
から出力する複数の記憶素子からなる記憶手段と、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果として比較信号を出力する比較信号生
成手段と、該比較信号生成手段が出力する比較信号によ
って、複数の反転及び非反転クロックの一方のクロック
のうちのひとつを選択して同期クロックを導出する選択
手段とを設けたので、高周波クロック発生回路を必要と
せずに高精度の同期クロックを生成することができると
いう効果がある。また、複数の反転遅延素子の各々の出
力負荷容量を略同一としたので、基準クロックとデュー
ティが略等しい反転および非反転クロックを生成するこ
とができ、同期精度を向上させることができるという効
果がある。
よれば、基準クロックを複数の反転遅延素子によって順
次反転させ、順次所定時間遅延された複数の反転クロッ
クと前記基準クロックを含む複数の非反転クロックとを
生成するクロック生成手段と、非同記入力信号に応答し
て、そのデータ入力端子に与えられるデータを出力端子
から出力する複数の記憶素子からなる記憶手段と、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果として比較信号を出力する比較信号生
成手段と、該比較信号生成手段が出力する比較信号によ
って、複数の反転及び非反転クロックの一方のクロック
のうちのひとつを選択して同期クロックを導出する選択
手段とを設けたので、高周波クロック発生回路を必要と
せずに高精度の同期クロックを生成することができると
いう効果がある。また、複数の反転遅延素子の各々の出
力負荷容量を略同一としたので、基準クロックとデュー
ティが略等しい反転および非反転クロックを生成するこ
とができ、同期精度を向上させることができるという効
果がある。
【０１９６】請求項４に記載の同期クロック発生回路に
よれば、基準クロックを複数の反転遅延素子によって順
次反転させ、順次所定時間遅延された複数の反転クロッ
クと前記基準クロックを含む複数の非反転クロックとを
生成するクロック生成手段と、非同期入力信号に応答し
て、そのデータ入力端子に与えられるデータを出力端子
から出力する複数の記憶素子からなる記憶手段と、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果としての比較信号を出力する比較信号
生成手段と、該比較信号生成手段が出力する比較信号に
よって、複数の反転及び非反転クロックの一方のクロッ
クのうちの指定されたものを選択するとともに、選択さ
れたものが複数ある場合、比較信号を用いて、予め定め
られた優先順位によって複数の反転及び非反転クロック
の一方のクロックのうちの１つを同期クロックとして導
出する選択手段とを設けたので、高周波クロック発生回
路を必要とせずに高精度の同期クロックを生成すること
ができ、また指定された複数の反転あるいは非反転クロ
ックが同期クロックとして多重出力されるのを防ぐこと
により同期クロックのデューティを基準クロックのデュ
ーティと等しくすることができるという効果がある。
よれば、基準クロックを複数の反転遅延素子によって順
次反転させ、順次所定時間遅延された複数の反転クロッ
クと前記基準クロックを含む複数の非反転クロックとを
生成するクロック生成手段と、非同期入力信号に応答し
て、そのデータ入力端子に与えられるデータを出力端子
から出力する複数の記憶素子からなる記憶手段と、隣接
した記憶素子の出力端子から出力される信号同士を比較
し、その比較結果としての比較信号を出力する比較信号
生成手段と、該比較信号生成手段が出力する比較信号に
よって、複数の反転及び非反転クロックの一方のクロッ
クのうちの指定されたものを選択するとともに、選択さ
れたものが複数ある場合、比較信号を用いて、予め定め
られた優先順位によって複数の反転及び非反転クロック
の一方のクロックのうちの１つを同期クロックとして導
出する選択手段とを設けたので、高周波クロック発生回
路を必要とせずに高精度の同期クロックを生成すること
ができ、また指定された複数の反転あるいは非反転クロ
ックが同期クロックとして多重出力されるのを防ぐこと
により同期クロックのデューティを基準クロックのデュ
ーティと等しくすることができるという効果がある。
【０１９７】請求項５に記載の同期クロック発生回路に
よれば、請求項１ないし請求項４のいずれかに記載の同
期クロック発生回路を複数個備え、前記複数個の同期ク
ロック発生回路における前記クロック生成手段は共通化
して単一のクロック生成手段とし、当該単一のクロック
生成手段で生成された前記複数の反転及び非反転クロッ
クを用いて、前記複数個の同期クロック発生回路の各々
における前記記憶手段，前記比較信号生成手段及び前記
選択手段により、複数の非同期入力信号にそれぞれ同期
した複数の同期クロックを同時に発生可能としたので、
高周波クロック発生回路を必要とせずに高精度の同期ク
ロックを生成することができるとともに、発生される複
数の同期クロック間のバラツキを抑制することができる
という効果がある。また、同期クロックの同期精度を反
転遅延素子２段分の遅延値に等しくすることができると
ともに、１つのクロック生成手段からの共通の反転ある
いは非反転クロックに基づき動作して複数の同期クロッ
クを導出することができるという効果がある。
よれば、請求項１ないし請求項４のいずれかに記載の同
期クロック発生回路を複数個備え、前記複数個の同期ク
ロック発生回路における前記クロック生成手段は共通化
して単一のクロック生成手段とし、当該単一のクロック
生成手段で生成された前記複数の反転及び非反転クロッ
クを用いて、前記複数個の同期クロック発生回路の各々
における前記記憶手段，前記比較信号生成手段及び前記
選択手段により、複数の非同期入力信号にそれぞれ同期
した複数の同期クロックを同時に発生可能としたので、
高周波クロック発生回路を必要とせずに高精度の同期ク
ロックを生成することができるとともに、発生される複
数の同期クロック間のバラツキを抑制することができる
という効果がある。また、同期クロックの同期精度を反
転遅延素子２段分の遅延値に等しくすることができると
ともに、１つのクロック生成手段からの共通の反転ある
いは非反転クロックに基づき動作して複数の同期クロッ
クを導出することができるという効果がある。
【０１９８】請求項６に記載の同期クロック発生回路に
よれば、直列接続された複数の遅延素子を有し、順次所
定時間遅延された複数の反転および非反転クロックを発
生するクロック発生手段と、前記非同期入力信号と前記
複数の反転および非反転クロックとを受け、受けた前記
複数の反転クロックまたは複数の非反転クロックの一方
の複数のクロック及び前記非同期入力信号に基づいて、
前記複数の反転クロックまたは複数の非反転クロックの
他方の複数のクロックのなかから１つのクロックを選択
して、この選択したクロックを前記同期クロックとして
出力する同期クロック出力手段とを設けたので、高周波
クロック発生回路を必要とせずに高精度の同期クロック
を生成することができるという効果がある。また、同期
クロックの同期精度を反転遅延素子２段分の遅延値に等
しくすることができるという効果がある。また、複数の
遅延素子の各々の出力負荷容量を略同一としたので、そ
れぞれデューティが略等しい反転および非反転クロック
を生成することができ、同期精度を向上させることがで
きるという効果がある。
よれば、直列接続された複数の遅延素子を有し、順次所
定時間遅延された複数の反転および非反転クロックを発
生するクロック発生手段と、前記非同期入力信号と前記
複数の反転および非反転クロックとを受け、受けた前記
複数の反転クロックまたは複数の非反転クロックの一方
の複数のクロック及び前記非同期入力信号に基づいて、
前記複数の反転クロックまたは複数の非反転クロックの
他方の複数のクロックのなかから１つのクロックを選択
して、この選択したクロックを前記同期クロックとして
出力する同期クロック出力手段とを設けたので、高周波
クロック発生回路を必要とせずに高精度の同期クロック
を生成することができるという効果がある。また、同期
クロックの同期精度を反転遅延素子２段分の遅延値に等
しくすることができるという効果がある。また、複数の
遅延素子の各々の出力負荷容量を略同一としたので、そ
れぞれデューティが略等しい反転および非反転クロック
を生成することができ、同期精度を向上させることがで
きるという効果がある。
【０１９９】請求項７に記載の同期クロック発生回路に
よれば、請求項６における前記同期クロック出力手段
は、前記非同期入力信号をリセット入力端子に受け、前
記複数の非反転クロックをそれぞれクロック入力端子に
受け、少なくとも前記同期クロック出力があるまで所定
の値を保つ信号をデータ入力端子に受ける複数のフリッ
プフロップと、前記複数のフリップフロップの出力信号
に基づいて前記複数の反転クロックから１つのクロック
を選択して前記同期クロックとして出力するクロック選
択回路とを備えているので、同期クロック出力手段の構
成が簡単で済むという効果がある。
よれば、請求項６における前記同期クロック出力手段
は、前記非同期入力信号をリセット入力端子に受け、前
記複数の非反転クロックをそれぞれクロック入力端子に
受け、少なくとも前記同期クロック出力があるまで所定
の値を保つ信号をデータ入力端子に受ける複数のフリッ
プフロップと、前記複数のフリップフロップの出力信号
に基づいて前記複数の反転クロックから１つのクロック
を選択して前記同期クロックとして出力するクロック選
択回路とを備えているので、同期クロック出力手段の構
成が簡単で済むという効果がある。
【０２００】また請求項８に記載の同期クロック発生回
路によれば、請求項６における前記同期クロック出力手
段は、前記非同期入力信号をリセット入力端子に受け、
前記非同期入力信号の遅延信号をクロック入力端子に受
け、前記複数の非反転クロックをそれぞれデータ入力端
子に受ける複数のフリップフロップと、前記複数のフリ
ップフロップの出力信号に基づいて前記複数の反転クロ
ックから１つのクロックを選択して前記同期クロックと
して出力するクロック選択回路とを備えているので、同
期クロック出力手段の構成が簡単で済むという効果があ
る。
路によれば、請求項６における前記同期クロック出力手
段は、前記非同期入力信号をリセット入力端子に受け、
前記非同期入力信号の遅延信号をクロック入力端子に受
け、前記複数の非反転クロックをそれぞれデータ入力端
子に受ける複数のフリップフロップと、前記複数のフリ
ップフロップの出力信号に基づいて前記複数の反転クロ
ックから１つのクロックを選択して前記同期クロックと
して出力するクロック選択回路とを備えているので、同
期クロック出力手段の構成が簡単で済むという効果があ
る。
【０２０１】請求項９に記載の同期クロック発生回路に
おいては、反転遅延素子を直列に複数個接続して構成さ
れ、受けた基準クロックを前記反転遅延素子で順次遅延
させた複数の反転クロック及び複数の非反転クロックを
出力するクロック発生手段と、このクロック発生手段か
らの基準クロック及び複数の非反転クロックまたは複数
の反転クロックのうちの一方の複数のクロックに対応し
て設けられ、それぞれが、クロック入力端子に上記一方
の複数のクロックのうちの対応したクロックを受け、前
記非同期入力信号に基づいて活性化され、データ入力端
子に入力される信号に基づいてクロック入力端子に入力
されたクロックに応じた信号をデータ出力端子から出力
する複数のフリップフロップと、これら複数のフリップ
フロップのデータ出力端子からの出力に基づいて、前記
クロック発生手段からの基準クロック及び複数の非反転
クロックまたは複数の反転クロックのうちの他方の複数
のクロックのうちから１つのクロックを選択して、この
選択したクロックに応じた信号を前記同期クロックとし
て出力するとともに、前記選択した１つのクロックに応
じて前記複数のフリップフロップのうちの１つのフリッ
プフロップのデータ入力端子に与える信号のレベルを変
更するとともに残りのフリップフロップのデータ入力端
子に与える信号のレベルを維持し続けるクロック選択回
路とを設けたので、高周波クロック発生回路を必要とせ
ずに高精度の同期クロックを生成することができるとい
う効果がある。また、同期クロックの同期精度を反転遅
延素子２段分の遅延値に等しくすることができるという
効果がある。また、複数の反転遅延素子の各々の出力負
荷容量を略同一としたので、基準クロックとデューティ
が略等しい反転および非反転クロックを生成することが
でき、同期精度を向上させることができるという効果が
ある。
おいては、反転遅延素子を直列に複数個接続して構成さ
れ、受けた基準クロックを前記反転遅延素子で順次遅延
させた複数の反転クロック及び複数の非反転クロックを
出力するクロック発生手段と、このクロック発生手段か
らの基準クロック及び複数の非反転クロックまたは複数
の反転クロックのうちの一方の複数のクロックに対応し
て設けられ、それぞれが、クロック入力端子に上記一方
の複数のクロックのうちの対応したクロックを受け、前
記非同期入力信号に基づいて活性化され、データ入力端
子に入力される信号に基づいてクロック入力端子に入力
されたクロックに応じた信号をデータ出力端子から出力
する複数のフリップフロップと、これら複数のフリップ
フロップのデータ出力端子からの出力に基づいて、前記
クロック発生手段からの基準クロック及び複数の非反転
クロックまたは複数の反転クロックのうちの他方の複数
のクロックのうちから１つのクロックを選択して、この
選択したクロックに応じた信号を前記同期クロックとし
て出力するとともに、前記選択した１つのクロックに応
じて前記複数のフリップフロップのうちの１つのフリッ
プフロップのデータ入力端子に与える信号のレベルを変
更するとともに残りのフリップフロップのデータ入力端
子に与える信号のレベルを維持し続けるクロック選択回
路とを設けたので、高周波クロック発生回路を必要とせ
ずに高精度の同期クロックを生成することができるとい
う効果がある。また、同期クロックの同期精度を反転遅
延素子２段分の遅延値に等しくすることができるという
効果がある。また、複数の反転遅延素子の各々の出力負
荷容量を略同一としたので、基準クロックとデューティ
が略等しい反転および非反転クロックを生成することが
でき、同期精度を向上させることができるという効果が
ある。
【図１】この発明に係る同期クロック発生回路の第１実
施例を示す回路図である。
施例を示す回路図である。
【図２】この発明に係る同期クロック発生回路の第１実
施例を示す回路図である。
施例を示す回路図である。
【図３】図１，図２の回路の動作を示すタイミングチャ
ートである。
ートである。
【図４】図１，図２に示す回路の変形例を示す回路図で
ある。
ある。
【図５】図１，図２の回路の抜粋を示す回路図である。
【図６】図５の回路の動作を示すタイミングチャートで
ある。
ある。
【図７】図５の回路の動作を示すタイミングチャートで
ある。
ある。
【図８】図１，図２の回路のある条件の下での動作を示
すタイミングチャートである。
すタイミングチャートである。
【図９】この発明に係る同期クロック発生回路の第２実
施例を示す回路図である。
施例を示す回路図である。
【図１０】図１，図９の回路の動作を示すタイミングチ
ャートである。
ャートである。
【図１１】この発明に係る同期クロック発生回路の第３
実施例を示す回路図である。
実施例を示す回路図である。
【図１２】図１に示す回路の変形例を示す回路図であ
る。
る。
【図１３】図１，図１２の回路の動作を示すタイミング
チャートである。
チャートである。
【図１４】この発明に係る同期クロック発生回路の第３
実施例を示す回路図である。
実施例を示す回路図である。
【図１５】図１４の回路の動作を示すタイミングチャー
トである。
トである。
【図１６】この発明に係る同期クロック発生回路の第４
実施例を示す回路図である。
実施例を示す回路図である。
【図１７】図１６の回路の動作を示すタイミングチャー
トである。
トである。
【図１８】遅延パルス発生回路の一例を示す回路図であ
る。
る。
【図１９】図１８に示すパルス発生回路の詳細を示すブ
ロック図である。
ロック図である。
【図２０】図１９のパルス発生回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図２１】図１８に示した遅延パルス発生回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図２２】遅延パルス発生回路の他の一例を示す回路図
である。
である。
【図２３】図２２に示す遅延パルス発生回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図２４】リセット付きラッチ回路を示す回路図であ
る。
る。
【図２５】リセット付きマスタ・スレーブフリップフロ
ップを示す回路図である。
ップを示す回路図である。
【図２６】従来のリセット付きマスタ・スレーブフリッ
プフロップの一応用例を示すＤフリップフロップを使用
した回路図である。
プフロップの一応用例を示すＤフリップフロップを使用
した回路図である。
【図２７】従来のリセット付きマスタ・スレーブフリッ
プフロップのシミュレーション結果を示すタイミングチ
ャートである。
プフロップのシミュレーション結果を示すタイミングチ
ャートである。
【図２８】リセット付きマスタ・スレーブフリップフロ
ップのマスタラッチ回路のシミュレーション結果を示す
タイミングチャートである。
ップのマスタラッチ回路のシミュレーション結果を示す
タイミングチャートである。
【図２９】従来の同期クロック発生回路を示す回路図で
ある。
ある。
【図３０】図２９で示した回路の動作を示すタイミング
チャートである。
チャートである。
【図３１】従来の遅延パルス発生回路を示す回路図であ
る。
る。
【図３２】図３１の回路の動作を示すタイミングチャー
トである。
トである。
１ 基準クロック入力端子 ２，２ａ〜２ｎ 非同期信号入力端子 ３，３ａ〜３ｎ 同期クロック出力端子 ６ 遅延パルス出力端子 ７，７ａ，７ｂ パルスセット・リセット値入力端子 ８，８ａ，８ｂ パルスセット・リセット値クロック
入力端子 ９ リセット信号入力端子 １０ 遅延クロック生成回路 ２０，２０ａ〜２０ｎ 記憶回路 ３０，３０ａ〜３０ｎ 位相検出回路 ４０，４０ａ〜４０ｎ，４１，４２ クロック選択回
路 Ｘ 同期クロック発生回路 １０１ａ〜１０８ｂ 反転遅延素子 ２００〜２０８ Ｄタイプフリップフロップ ２１０，２１１ Ｄタイプフリップフロップ２００，
２０１のタイミング信号入力端子＊Ｔに接続される初段
のインバータ ３００〜３０８ ＮＡＮＤ回路 ４０１〜４０８ ＯＲ回路 ４１１ ＮＡＮＤ回路 Ｓ３ 同期クロック １００ 入力信号端子 ２０００ コントロール信号端子 ３０００ リセット入力端子 ４００ ラッチ出力端子 ５００ 読み込み用ゲート ６００，９００ インバータ １０００ 正帰還ループ ８００ ＮＡＮＤ回路 １１００ マスタラッチ回路 １２００ スレーブラッチ回路 １０００ｍ マスタ正帰還ループ １０００ｓ スレーブ正帰還ループ
入力端子 ９ リセット信号入力端子 １０ 遅延クロック生成回路 ２０，２０ａ〜２０ｎ 記憶回路 ３０，３０ａ〜３０ｎ 位相検出回路 ４０，４０ａ〜４０ｎ，４１，４２ クロック選択回
路 Ｘ 同期クロック発生回路 １０１ａ〜１０８ｂ 反転遅延素子 ２００〜２０８ Ｄタイプフリップフロップ ２１０，２１１ Ｄタイプフリップフロップ２００，
２０１のタイミング信号入力端子＊Ｔに接続される初段
のインバータ ３００〜３０８ ＮＡＮＤ回路 ４０１〜４０８ ＯＲ回路 ４１１ ＮＡＮＤ回路 Ｓ３ 同期クロック １００ 入力信号端子 ２０００ コントロール信号端子 ３０００ リセット入力端子 ４００ ラッチ出力端子 ５００ 読み込み用ゲート ６００，９００ インバータ １０００ 正帰還ループ ８００ ＮＡＮＤ回路 １１００ マスタラッチ回路 １２００ スレーブラッチ回路 １０００ｍ マスタ正帰還ループ １０００ｓ スレーブ正帰還ループ
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平3−209267 (32)優先日 平成３年８月21日(1991．8．21) (33)優先権主張国 日本（ＪＰ） 前置審査 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/037 H03K 5/13 H03K 5/159
Claims (9)
- 【請求項１】 非同期入力信号に同期した同期クロック
を発生する同期クロック発生回路であって、 基準クロックを複数の反転遅延素子によって順次反転さ
せ、順次所定時間遅延された複数の反転クロックと前記
基準クロックを含む複数の非反転クロックとを生成する
クロック生成手段と、 前記複数の反転及び非反転クロックの一方のクロックに
応答して、そのデータ入力端子に与えられるデータを出
力端子から出力する複数の記憶素子からなる記憶手段
と、 隣接した前記記憶素子の出力端子から出力される信号同
士を比較し、その比較結果としての比較信号を当該隣接
した前記記憶素子のうちの一方の前記データ入力端子に
与える比較信号生成手段と、 前記比較信号生成手段が出力する前記比較信号によっ
て、前記複数の反転及び非反転クロックの他方のクロッ
クのうちのひとつを選択して同期クロックを導出する選
択手段とを備え、 前記複数の反転遅延素子の各々の出力負荷容量を略同一
とするために、当該各々の出力端子に接続される配線の
配線長を略同一とするとともに、当該配線に接続される
前記記憶手段および前記選択手段の入力段の初段トラン
ジスタサイズを略同一としたことを特徴とする同期クロ
ック発生回路。 - 【請求項２】 非同期入力信号に同期した同期クロック
を発生する同期クロック発生回路であって、 基準クロックを複数の反転遅延素子によって順次反転さ
せ、順次所定時間遅延された複数の反転クロックと前記
基準クロックを含む複数の非反転クロックとを生成する
クロック生成手段と、 前記複数の反転及び非反転クロックの一方のクロックに
応答して、そのデータ入力端子に与えられるデータを出
力端子から出力する複数の記憶素子からなる記憶手段
と、 隣接した前記記憶素子の出力端子から出力される信号同
士を比較し、その比較結果としての比較信号を当該隣接
した前記記憶素子のうちの一方の前記データ入力端子に
与える比較信号生成手段と、 前記比較信号生成手段が出力する前記比較信号によっ
て、前記複数の反転及び非反転クロックの他方のクロッ
クのうちの指定されたものを選択するとともに、選択さ
れたものが複数ある場合、前記比較信号を用いて、予め
定められた優先順位によって前記複数の反転及び非反転
クロックの前記他方のクロックのうちの１つを同期クロ
ックとして導出する選択手段とを備えた同期クロック発
生回路。 - 【請求項３】 非同期入力信号に同期した同期クロック
を発生する同期クロック発生回路であって、 基準クロックを複数の反転遅延素子によって順次反転さ
せ、順次所定時間遅延された複数の反転クロックと前記
基準クロックを含む複数の非反転クロックとを生成する
クロック生成手段と、 前記非同期入力信号に応答して、そのデータ入力端子に
与えられるデータを出力端子から出力する複数の記憶素
子からなる記憶手段と、 隣接した前記記憶素子の出力端子から出力される信号同
士を比較し、その比較結果としての比較信号を出力する
比較信号生成手段と、 前記比較信号生成手段が出力する前記比較信号によっ
て、前記複数の反転及び非反転クロックの一方のクロッ
クのうちのひとつを選択して同期クロックを導出する選
択手段とを備え、 前記複数の反転遅延素子の各々の出力負荷容量を略同一
とするために、当該各々の出力端子に接続される配線の
配線長を略同一とするとともに、当該配線に接続される
前記記憶手段および前記選択手段の入力段の初段トラン
ジスタサイズを略同一としたことを特徴とする同期クロ
ック発生回路。 - 【請求項４】 非同期入力信号に同期した同期クロック
を発生する同期クロック発生回路であって、 基準クロックを複数の反転遅延素子によって順次反転さ
せ、順次所定時間遅延された複数の反転クロックと前記
基準クロックを含む複数の非反転クロックとを生成する
クロック生成手段と、 前記非同期入力信号に応答して、そのデータ入力端子に
与えられるデータを出力端子から出力する複数の記憶素
子からなる記憶手段と、 隣接した前記記憶素子の出力端子から出力される信号同
士を比較し、その比較結果としての比較信号を出力する
比較信号生成手段と、 前記比較信号生成手段が出力する前記比較信号によっ
て、前記複数の反転及び非反転クロックの一方のクロッ
クのうちの指定されたものを選択するとともに、選択さ
れたものが複数ある場合、前記比較信号を用いて、予め
定められた優先順位によって前記複数の反転及び非反転
クロックの前記一方のクロックのうちの１つを同期クロ
ックとして導出する選択手段とを備えた同期クロック発
生回路。 - 【請求項５】 請求項１ないし請求項４のいずれかに記
載の同期クロック発生回路を複数個備えた同期クロック
発生回路であって、 前記複数個の同期クロック発生回路における前記クロッ
ク生成手段は共通化して単一のクロック生成手段とさ
れ、 当該単一のクロック生成手段で生成された前記複数の反
転及び非反転クロックを用いて、前記複数個の同期クロ
ック発生回路の各々における前記記憶手段，前記比較信
号生成手段及び前記選択手段により、複数の非同期入力
信号にそれぞれ同期した複数の同期クロックを同時に発
生可能としたことを特徴とする同期クロック発生回路。 - 【請求項６】 非同期入力信号に同期した同期クロック
を発生する同期クロック発生回路であって、 直列接続された複数の遅延素子を有し、順次所定時間遅
延された複数の反転および非反転クロックを発生するク
ロック発生手段と、 前記非同期入力信号と前記複数の反転および非反転クロ
ックとを受け、受けた前記複数の反転クロックまたは複
数の非反転クロックの一方の複数のクロック及び前記非
同期入力信号に基づいて、前記複数の反転クロックまた
は複数の非反転クロックの他方の複数のクロックのなか
から１つのクロックを選択して、この選択したクロック
を前記同期クロックとして出力する同期クロック出力手
段とを備え、 前記複数の遅延素子の各々の出力負荷容量を略同一とす
るために、当該各々の出力端子に接続される配線の配線
長を略同一とするとともに、当該配線に接続される前記
同期クロック出力手段の入力段の初段トランジスタサイ
ズを略同一としたことを特徴とする同期クロック発生回
路。 - 【請求項７】 前記同期クロック出力手段は、前記非同
期入力信号をリセット入力端子に受け、前記複数の非反
転クロックをそれぞれクロック入力端子に受け、少なく
とも前記同期クロック出力があるまで所定の値を保つ信
号をデータ入力端子に受ける複数のフリップフロップ
と、 前記複数のフリップフロップの出力信号に基づいて前記
複数の反転クロックから１つのクロックを選択して前記
同期クロックとして出力するクロック選択回路とを備え
る、請求項６記載の同期クロック発生回路。 - 【請求項８】 前記同期クロック出力手段は、 前記非同期入力信号をリセット入力端子に受け、前記非
同期入力信号の遅延信号をクロック入力端子に受け、前
記複数の非反転クロックをそれぞれデータ入力端子に受
ける複数のフリップフロップと、 前記複数のフリップフロップの出力信号に基づいて前記
複数の反転クロックから１つのクロックを選択して前記
同期クロックとして出力するクロック選択回路とを備え
る、請求項６記載の同期クロック発生回路。 - 【請求項９】 非同期入力信号に同期した同期クロック
を発生する同期クロック発生回路であって、 反転遅延素子を直列に複数個接続して構成され、受けた
基準クロックを前記反転遅延素子で順次遅延させた複数
の反転クロック及び複数の非反転クロックを出力するク
ロック発生手段と、 このクロック発生手段からの基準クロック及び複数の非
反転クロックまたは複数の反転クロックのうちの一方の
複数のクロックに対応して設けられ、それぞれが、クロ
ック入力端子に上記一方の複数のクロックのうちの対応
したクロックを受け、前記非同期入力信号に基づいて活
性化され、データ入力端子に入力される信号に基づいて
クロック入力端子に入力されたクロックに応じた信号を
データ出力端子から出力する複数のフリップフロップ
と、 これら複数のフリップフロップのデータ出力端子からの
出力に基づいて、前記クロック発生手段からの基準クロ
ック及び複数の非反転クロックまたは複数の反転クロッ
クのうちの他方の複数のクロックのうちから１つのクロ
ックを選択して、この選択したクロックに応じた信号を
前記同期クロックとして出力するとともに、前記選択し
た１つのクロックに応じて前記複数のフリップフロップ
のうちの１つのフリップフロップのデータ入力端子に与
える信号のレベルを変更するとともに残りのフリップフ
ロップのデータ入力端子に与える信号のレベルを維持し
続けるクロック選択回路を備え、 前記複数の反転遅延素子の各々の出力負荷容量を略同一
とするために、当該各々の出力端子に接続される配線の
配線長を略同一とするとともに、当該配線に接続される
前記フリップフロップおよび前記クロック選択回路の入
力段の初段トランジスタサイズを略同一としたことを特
徴とする同期クロック発生回路。
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-
1991
- 1991-11-22 JP JP03307742A patent/JP3078902B2/ja not_active Expired - Fee Related
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