DE3689159T2 - Gerät zur Synchronisation eines ersten Signals mit einem zweiten Signal. - Google Patents
Gerät zur Synchronisation eines ersten Signals mit einem zweiten Signal.Info
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Description
- Die vorliegende Erfindung betrifft eine Vorrichtung zum Synchronisieren eines ersten Signals, zum Beispiel eines Taktsignals, mit einem zweiten Signal, zum Beispiel einem asynchronen externen Signal. Die vorliegende Erfindung ist besonders zur Anwendung auf dem Gebiet des Synchronisierens von Hochfrequenztaktsignalen mit asynchronen externen Signalen geeignet.
- Bei zahlreichen Anwendungen ist es erforderlich, ein arbiträres erstes Signal mit einer Phasenreferenz, zum Beispiel einem unabhängig zugeführten zweiten Signal, zu synchronisieren. In manchen Fällen ist diese unabhängig zugeführte zweite Signal ein einzelnes "one-shot"-Signal (monostabiles Signal) oder ein in bezug zur Frequenz des ersten Signals selten auftretendes Signal. Zum Beispiel muß ein in einer hochauflösenden digitalen CRT-Anzeige verwendetes Hochgeschwindigkeits-Videopunkttaktsignal mit dem Anfang jeder Videozeile synchronisiert werden. Der Anfang jeder Videozeile ist durch ein Zeilensynchronisiersignal angegeben. Dieses Zeilensynchronisiersignal wird jedoch nur einmal pro tausend Zyklen des Videopunkttaktsignals wiederholt. Aus praktischen Gründen ist bei diesem Beispiel das Zeilensynchronisiersignal eigentlich ein asynchroner einzelner Vorgang.
- Im Stand der Technik wird ein erstes Signal mit einem zweiten Signal üblicherweise durch eines von zwei Verfahren synchronisiert. Das erste Verfahren verwendet ein lokales Taktsignal mit einer Frequenz, die ein großes Vielfaches der Frequenz des zu synchronisierenden ersten Signals oder Takts ist. Dieses Hochfrequenz-Vielfache wird einem Teiler zugeführt, der durch das Auftreten des synchronisierenden zweiten Signals rückgesetzt wird. Der Nachteil dieses Verfahrens liegt in der Notwendigkeit des Verwendens eines lokalen Taktsignals mit einer Frequenz, die sehr viel höher ist als die Frequenz des zu synchronisierenden Taktsignals. Bei sehr hohen Datenfrequenzen ist der Aufwand für ein lokales Taktsignal, das mit großen Vielfachen dieser hohen Datenfrequenz arbeitet, inakzeptabel.
- Das zweite Verfahren verwendet den Phasenregelkreis-Frequenzmultiplizierer, der oft in Systemen mit regelmäßig beabstandeten Synchronisiersignalen verwendet wird. Der Phasenregelkreis-Frequenzmultiplizierer verwendet einen Phasendetektor, der die Phase des Ausgangs eines Teilers ermittelt, welcher die Frequenz des zu synchronisierenden Takts teilt, so daß diese der Frequenz des Synchronisiersignals angepaßt ist, und vergleicht den geteilten Ausgang mit der Phase des Synchronisiersignals. Ein Phasenkorrektursignal wird erzeugt und einem spannungsgesteuerten Oszillator zugeführt, der den zu synchronisierenden Takt an das Synchronisiersignal anpaßt. Der Taktsignalausgang des spannungsgesteuerten Oszillators wird dem Teiler zugeführt, von wo aus es dem Phasendetektor zum erneuten Vergleich mit dem Synchronisiersignal rückgeführt wird. Eines der Probleme der Phasenregelkreissysteme ist die Tatsache, daß der Phasenregelkreis mehrere Synchronisierereignisse benötigt, um die richtige Frequenz zu finden. Ferner haben Phasenregelkreise Stabilitätsprobleme, wenn in bezug zur Frequenz des zu synchronisierenden Takts unregelmäßige oder seltene Synchronisierereignisse auftreten. Bei dem zuvor erwähnten Beispiel des Hochfrequenz-Videopunkttakts oder bei anderen Systemen, bei denen das Auftreten des Synchronisiersignals als unregelmäßig oder selten anzusehen ist, wäre der Phasenregelkreis einer in erheblichem Maße einer Verschlechterung durch unregelmäßige Schwankungen ausgesetzt.
- JP-A-56-24 843 beschreibt eine Bitphasensteuerschaltung, die einen Multiphasentakt verwendet.
- JP-A-59-105 721 beschreibt eine digitale Phasensynchronisierschaltung, die einen Impuls auswählt, der ein ähnliches Phasenverhältnis hat wie die Eingangsdaten.
- Im folgenden wird eine Vorrichtung zum Synchronisieren eines ersten Signals mit einem zweiten Signal beschrieben, die die Notwendigkeit eines Taktgebers, der ein Hochfrequenz-Vielfaches der Frequenz des zu synchronisierenden Signals erzeugt, eliminiert. Die Vorrichtung vermeidet die Stabilitäts- und Eintaktungsprobleme von Phasenregelkreisen.
- Die Erfindung schafft eine Vorrichtung zum Synchronisieren eines ersten Signals mit einem zweiten Signal, wie in den beigefügten Ansprüchen dargelegt. Diese Vorrichtung weist auf:
- - mehrere Verzögerungseinrichtungen D&sub1;, wobei i von 1 bis N läuft und N eine ganze Zahl ist, wobei jede Verzögerungseinrichtung Di einen Eingang Ii und einen Verzögerungsausgang Qi aufweist und ein am jeweiligen Eingang Ii empfangenes Signal Si um ein Zeitinkrement verzögert und das verzögerte Signal an dem jeweiligen Ausgang Oi liefert;
- - wobei ein Eingang Ii einer Verzögerungseinrichtung D&sub1; der mehreren Verzögerungseinrichtungen zum Empfangen des ersten Signals S&sub1; geschaltet ist und jede der anderen Verzögerungseinrichtungen Di für i=2 bis N mit dieser in Reihe geschaltet ist;
- - mehrere Speichereinrichtungen Li, wobei i von 1 bis N läuft, die in Verbindung mit dem zweiten Signal S&sub2; und den mehreren Verzögerungsausgängen Qi geschaltet sind;
- dadurch gekennzeichnet, daß
- - jede Speichereinrichtung Li auf das zweite Signal hin jeweils das Signal am Verzögerungsausgang Oi speichert und das gespeicherte Signal am Speicherausgang Qi liefert;
- - eine Einrichtung zum Erkennen einer Charakteristik des ersten Signals von einer Untergruppe der mehreren Speicherausgänge Qi vorgesehen ist;
- - eine auf die Einrichtung zum Erkennen der Charakteristik reagierende Auswähleinrichtung zum Auswählen wenigstens eines der mehreren Verzögerungsausgänge Oi vorgesehen ist, wobei der gewählte Ausgang im wesentlichen eine phasenverschobene Kopie des ersten Signals liefert, die an der identifizierten Charakteristik mit dem zweiten Signal synchronisiert ist.
- Es wird ferner eine Vorrichtung zur Wiedergabe eines ersten Signals synchron mit einem zweiten Signal geschaffen, die aufweist:
- - einen ersten Signaleingang S&sub1; für ein Eingangssignal mit zwei Pegeln,
- - eine Reihe von Speichern (L&sub1;, . . . .LN), die jeweils einen ersten Eingang aufweisen, wobei die ersten Eingänge der Speicher (Li . . . LN) mit dem ersten Signaleingang (S&sub1;) über jeweilige Verzögerungseinrichtungen (D&sub1; . . . DN) verbunden sind, wodurch das erste Signal (S&sub1;) an die ersten Eingänge aufeinanderfolgender Speicher mit einer sukzessive erhöhten Verzögerung angelegt wird,
- - einen mit einer zweiten Eingangsleitung verbundenen zweiten Signaleingang, wobei die zweite Signaleingangsleitung mit einem zweiten, nämlich einem Takteingang jedes der Speicher (L&sub1; . . . LN) verbunden ist,
- - eine jeweilige Gattereinrichtung (G&sub1; . . . GN) für jeden Speicher in der Reihe, wobei jede Gattereinrichtung mehrere Eingänge aufweist, wobei der erste Eingang zum Empfang einer verzögerten Version des Eingangssignals am ersten Eingang eines Speichers in einer Reihe verbunden ist, und zusätzliche Eingänge (16, 17) mit jeweiligen Ausgängen von Speichern in einer Reihe verbunden sind, so daß der Ausgang der jeweiligen Gattereinrichtung eine phasenverschobene Kopie des Eingangssignals liefert, wenn die Ausgänge der Speicher in der Reihe, die mit den Eingängen der jeweiligen Gattereinrichtungen verbunden sind, eine bestimmte Charakteristik des Eingangssignals angeben, und
- - eine mit den Ausgängen sämtlicher Gattereinrichtungen verbundene Ausgangseinrichtung (25),
- - wobei, wenn das zweite Signal an die zweiten Takteingänge der Speichereinrichtungen (L&sub1; . . . LN) angelegt wird, einer der Pegel des ersten Signals S&sub1; nur an einige Speicher angelegt wird, die eine Gruppe von Speichern mit einem führenden Speicher Li bilden, wobei das dem führenden Speicher Li. der Gruppe von Speichern zugeordnete Gatter G&sub1; dadurch ein Eingangssignal von seinem ihm zugeordneten Speicher Li und geeignete Signale an seinen anderen Eingängen empfängt, um ein Ausgangssignal zu liefern, bis das erste Signal nicht mehr an dem Speicher Li anliegt, wodurch das Signal So an der Ausgangseinrichtung im wesentlichen eine mit dem zweiten Eingangssignal S&sub2; synchronisierte phasenverschobene Kopie des ersten Signals S&sub1; ist.
- Fig. 1 ist ein Logikschaltbild eines Ausführungsbeispiels der vorliegenden Erfindung.
- Fig. 2 ist ein zur Erläuterung der Vorrichtung von Fig. 1 verwendetes Zeitsteuerungsdiagramm.
- Fig. 3 ist ein Logikschaltbild eines alternativen Ausführungsbeispiels der vorliegenden Erfindung.
- Fig. 4 ist ein zur Erläuterung der Vorrichtung von Fig. 3 verwendetes Zeitsteuerungsdiagramm.
- Im folgenden wird die vorliegende Erfindung im einzelnen anhand der Figuren beschrieben.
- Fig. 1 zeigt eine Vorrichtung 10 zum Synchronisieren eines ersten Signals Si mit einem zweiten Signal S&sub2; durch Erzeugen eines Ausgangssignals So, das im wesentlichen eine mit dem zweiten Signal S&sub2; synchronisierte phasenverschobene Kopie des ersten Signals S&sub1; ist.
- Die Vorrichtung 10 weist eine Verzögerungsleitung 11 auf, die aus mehreren Verzögerungseinrichtungen Di besteht, wobei i von 1 bis N läuft. Jede Verzögerungseinrichtung Di weist einen Eingang Ii und einen Verzögerungsausgang Qi auf. Die Verzögerungseinrichtung Di verzögert das am jeweiligen Eingang Ii empfangene Signal um ein Zeitinkrement δt und liefert das verzögerte Signal an seinem jeweiligen Verzögerungsausgang Oi. Die erste Verzögerungseinrichtung D&sub1; der mehreren Verzögerungseinrichtungen in der Verzögerungsleitung 11 ist zum Empfangen des ersten Signals S&sub1; an ihrem Eingang 11 geschaltet. Sämtliche anderen Verzögerungseinrichtungen Di, wobei i = 2 bis N ist, sind derart in Reihe geschaltet, daß der jeweilige Eingang Ii zum Empfangen des Verzögerungsausgangs Oi-1 der vorhergehenden Verzögerungseinrichtung Di-1 verbunden ist. Somit wird der Ausgang O&sub1; der ersten Verzögerungseinrichtung D&sub1; dem Eingang I&sub2; der zweiten Verzögerungseinrichtung D&sub2; zugeführt. Der Ausgang D&sub2; der zweiten Verzögerungseinrichtung D&sub2; ist mit dem Eingang I&sub3; der dritten Verzögerungseinrichtung D&sub3; verbunden, und so weiter. Die Verzögerungseinrichtungen Di können mit Puffern versehen sein, die eine gewünschte Ausbreitungsverzögerung haben, so daß das Zeitinkrement δt einer bestimmten Anforderung genügt.
- In Abhängigkeit von den im folgenden genauer erörterten Charakteristiken des ersten Signals S&sub1; können zusätzliche Verzögerungseinrichtungen, wie die Verzögerungseinrichtung 12, vorgesehen sein, die zum Empfangen des Ausgangs ON von der Verzögerungseinrichtung DN geschaltet sind.
- Es sind ferner mehrere Speichereinrichtungen Li vorgesehen, wobei i von 1 bis N läuft. Die Speichereinrichtungen sind jeweils zum Empfangen des Verzögerungsausgangs Oi einer entsprechenden Verzögerungseinrichtung Di. als Speichereingang, wie zum Beispiel den in Fig. 1 dargestellten D-Eingang eines D-Flipflops, geschaltet.
- Das zweite Signal S&sub2; wird an den Takteingang jeder der Speichereinrichtungen Li geliefert, so daß beim Auftreten des zweiten Signals S&sub2; die Verzögerungsausgänge Oi von den Speichereinrichtungen L&sub1; gespeichert werden, und die Speichereinrichtungen Li liefern die gespeicherten Verzögerungsausgänge an den jeweiligen Speicherausgängen Qi.
- Es ist eine allgemein mit 13 bezeichnete Ausgangslogikeinrichtung vorgesehen, die auf wenigstens eine Untergruppe der mehreren Verzögerungsausgänge Qi und der mehreren Speicherausgänge Qi über die Leitungen 14i bzw. 15i reagiert. Die Ausgangslogikeinrichtung liefert das Ausgangssignal Sog das im wesentlichen eine mit dem zweiten Signal S&sub2; synchronisierte phasenverschobene Kopie des ersten Signals S&sub1; ist.
- Die Ausgangslogikeinrichtung 13 des in Fig. 1 dargestellten Ausführungsbeispiels weist mehrere Gattereinrichtungen Gi auf, wobei i = 1 bis N ist, von denen jede Gattereinrichtung Gi einen ersten Eingang 16i, einen zweiten Eingang 17i und einen dritten Eingang 18i, aufweist, und erzeugt einen High- Pegelausgang, wenn der erste Eingang einen Low-Pegel, der zweite Eingang einen High-Pegel und der dritte Eingang einen High-Pegel aufweist.
- Zum Erkennen einer Anstiegsflanke ist der erste Eingang 16i jeder Gattereinrichtung Gi mit dem Speicherausgang Qk verbunden, wobei bei dem in Fig. 1 dargestellten Ausführungsbeispiel k = i + 1 ist, jedoch jegliche ganze Zahl sein kann. Der zweite Eingang 17i ist zum Empfang des Speicherausgangs Q&sub1; verbunden, wobei bei dem dargestellten Ausführungsbeispiel 1 = i ist, jedoch jede ganze Zahl sein kann. Der dritte Eingang 18i ist mit dem Verzögerungsausgang Oj verbunden, wobei bei dem in Fig. 1 dargestellten Ausführungsbeispiel j = i ist, jedoch jede ganze Zahl sein kann. Zum Erkennen einer (nicht dargestellten) Abfallsflanke wäre k gleich i, 1 wäre gleich 1+i und j wäre gleich i oder einer anderen ganzen Zahl.
- Die zum Empfangen des Ausgangs 20i jeder der mehreren Gattereinrichtungen Gi verbundene Ausgangseinrichtung 25 liefert die phasenverschobene Kopie des ersten Signals S&sub1; als das Ausgangssignal So. Bei dem in Fig. 1 dargestellten Ausführungsbeispiel weist die Ausgangseinrichtung 23 ein N-Eingangs-ODER-Gatter 19 mit einem Ausgang 21 auf, das zum Empfangen der Ausgänge 20i jeder der mehreren Gattereinrichtungen Gi als Eingänge verbunden ist, wobei i von 1 bis N läuft.
- Die Operation der in Fig. 1 dargestellten Vorrichtung 10 ist in Zusammenhang mit dem Zeitsteuerungsdiagramm der Fig. 2 verständlich. In Fig. 2 ist das Signal S&sub1; als periodische Rechteckwelle dargestellt, wie sie zum Beispiel durch einen Hochfrequenztaktgeber erzeugt werden kann. Das Signal S&sub1; wird der ersten Verzögerungseinrichtung D&sub1; zugeführt und der in Fig. 2 dargestellte Ausgang O&sub1; ist eine Kopie des Signals S&sub1;, das zeitmäßig um den Betrag δt verschoben ist. Der Ausgang O&sub1; wird dem nächsten Eingang I&sub2; zugeführt und der Ausgang O&sub2; der zweiten Verzögerungseinrichtung D&sub2; ist erneut zeitmäßig um den Betrag δt verschoben, so daß sich eine Gesamtverschiebung von 2δt ergibt.
- Somit ist der Ausgang Oi entlang der Verzögerungsleitung 11 stets eine Kopie des Signals S&sub1;, die, wie in Fig. 2 gezeigt, um den Betrag i xdt zeitmäßig verschoben ist. Der Ausgang Oi+1 ist eine phasenverschobene Kopie des Signals S&sub1;, die jedoch zeitmäßig um den Betrag (i+1) · δt verschoben ist. Der Ausgang ON ist eine Kopie des Signals O, die jedoch, wie in Fig. 2 dargestellt, um den Betrag N · δt verschoben ist. Bei dem bevorzugten Ausführungsbeispiel ist die Zeit N · δt mindestens so groß wie die Periode des ersten Signals S&sub1;, so daß die Anstiegsflanke oder eine andere gemäß der folgenden Beschreibung zu ermittelnde Charakteristik des Signals S&sub1; zu jedem Zeitpunkt, zu dem das zweite Signal S&sub2; auftreten kann, innerhalb der mehreren Verzögerungsausgänge Oi angeordnet ist.
- Angenommen, daß Signal S&sub2; träte zu einem Zeitpunkt i · δt asynchron zu dem ersten Signal S&sub1; auf, wie in Fig. 2 gezeigt. Wenn das Signal S&sub2; auftritt, liegt an den Speichern Li-y bis Li ein High-Signal an den jeweiligen Eingängen an, so daß die Speicherausgänge Qi-y bis Q&sub1; beim Auftreten des Signals S&sub2; auf den High-Pegel gesetzt werden, wobei y gleich oder kleiner als i und y · δt gleich oder kleiner als die Länge des High- Abschnitts des ersten Signals S&sub1; ist. Sämtliche folgenden Speicherausgänge Qi+1, Qi+2 bis Qi+z speichern ein Low-Ausgangssignal Oi+1. Oi+2 bis Oi+z, wodurch bewirkt wird, daß in diesem Beispiel die Speicherausgänge Qi+1, Qi+2 bis Qi+z im Low-Zustand sind, wobei z gleich oder kleiner N und z · δt gleich oder kleiner als die Länge des Low-Abschnitts des Signals Si ist.
- Somit identifizieren die mehreren Speicherausgänge Q&sub1; beim Auftreten des Zweiten Signals S&sub2; die Position einer Charakteristik des ersten Signals S&sub1; unter den Verzögerungsausgängen Oi. Bei dem in Fig. 2 dargestellten Ausführungsbeispiel ist die Charakteristik die Vorder- oder Anstiegsflanke des ersten Signals S&sub1;. Zum Zeitpunkt des zweiten Signals S&sub2; hat sich die Anstiegsflanke des Signals S&sub1; durch i Verzögerungseinrichtungen ausgebreitet, und beim Auftreten des zweiten Signals S&sub2; speichern die mehreren Speichereinrichtungen Li Daten, die die Position der Anstiegsflanke des Signals S&sub1; unter den mehreren Verzögerungsausgängen Oi identifizieren.
- Die Einstellung der Speicherausgänge Qi ermöglicht es den Gattereinrichtungen Gi den Verzögerungsausgang Oi als das Ausgangssignal So an das ODER-Gatter 19 und durch das ODER- Gatter 19 zu liefern. Wie ersichtlich, ist der erste Eingang auf der Leitung 16i beim Auftreten des zweiten Signals S&sub2; im Low-Zustand, da sich der Speicherausgang Qi+1 im Low-Zustand befindet. Der zweite Eingang auf der Leitung 17i der Gattereinrichtung Gi befindet sich im High-Zustand, weil sich der Speicherausgang Q&sub1; im High-Zustand befindet. Der dritte Eingang 18i ist zum Empfangen des Verzögerungsausgangs Oi verbunden und liefert somit den Verzögerungsausgang Oi. als Ausgang an das Gatter Gi.
- Nur die Gattereinrichtung Gi ist zum Durchlaß des Verzögerungsausgangs Oi geschaltet, während alle anderen Gattereinrichtungen in dem dargestellten Beispiel gesperrt sind. Somit ermitteln die mehreren Gattereinrichtungen Gi die Anstiegsflanke des ersten Signals S&sub1; und wählen den Verzögerungsausgang Oi, der das Signal S&sub1; der zum Synchronisieren des Signals S&sub1; mit dem zweiten Signal S&sub2; geeigneten Phasenverschiebung i · δt unterzieht. Der gewählte Verzögerungsausgang Oi wird in dem Ausgangssignal So geliefert.
- Die Ausgangslogikeinrichtung kann derart ausgebildet sein, daß sie eine große Bandbreite von Charakteristiken erkennt, deren Positionen durch die mehreren Speicherausgänge Qi identifiziert sind. Zum Beispiel weisen zahlreiche digitale Signale Startzeichen auf. Die Ausgangslogikeinrichtung 13 kann daher derart ausgebildet sein, daß sie die Position des Startzeichens unter den Speicherausgängen Qi identifiziert und den geeigneten Verzögerungsausgang Oi als das Ausgangssignal So liefert, derart, daß das Ausgangssignal So das Startzeichen oder eine andere Charakteristik des ersten Signals S&sub1; mit dem Auftreten des zweiten Signals S&sub2; synchronisiert.
- Das in Fig. 1 dargestellte Ausführungsbeispiel ist in Umgebungen betreibbar, in denen das Risiko metastabiler Speicherausgänge Qi gering ist. Ferner erzeugt das in Fig. 1 dargestellte Ausführungsbeispiel ein Ausgangssignal So mit einem ersten Zyklus, der aufgrund von Verzögerungen in der Speichereinrichtung L&sub1;. und der Ausgangslogikeinrichtung leicht verzerrt ist. Um durch metastabile Speicherausgänge verursachte Probleme zu vermeiden und um eine maximale Treue im ersten Zyklus des Ausgangssignals So zu erzielen, kann das in Fig. 3 dargestellte Ausführungsbeispiel verwendet werden.
- Probleme durch metastabile Speicherausgänge treten auf, da beim Takten der mehreren Speichereinrichtungen Li durch das zweite Signal S&sub2; die Möglichkeit besteht, daß sich der Verzögerungsausgang Oi. im Übergang befindet, wodurch am D-Eingang der Speichereinrichtung Li ein unbestimmter Eingang bewirkt wird. In dieser Situation ist der Speicherausgang Oi unbestimmt, pegelt sich jedoch auf einen High- oder Low-Wert ein.
- Die Ausbreitungsverzögerung ist nur dann wichtig, wenn eine maximale Treue im ersten Zyklus des Ausgangssignals So gewünscht ist. Für die Zwecke des Ausführungsbeispiels von Fig. 3 sei angenommen, daß die Ausbreitungsverzögerung durch die Speichereinrichtung Li ungefähr 2 · δt beträgt.
- Fig. 3 zeigt eine Vorrichtung 10 zum Synchronisieren eines ersten Signals Si mit einem zweiten Signal S&sub2; durch Erzeugen eines Ausgangssignals So, das im wesentlichen eine mit dem zweiten Signal S&sub2; synchronisierte phasenverschobene Kopie des ersten Signals S&sub1; ist. Die Vorrichtung 10 weist eine Verzögerungsleitung 11 auf. Die Verzögerungsleitung 11 weist mehrere Verzögerungseinrichtungen Di auf, wobei i von 1 bis N läuft, von denen nur ein Teil in Fig. 3 dargestellt ist.
- Jede Verzögerungseinrichtung Di erzeugt einen Verzögerungsausgang Oi, der im wesentlichen eine um ein Zeitinkrement δt phasenverschobene Kopie des Eingangs in die Verzögerungseinrichtung Di ist.
- Jeder der Verzögerungsausgänge Oi wird als Eingang an jeweils eine der mehreren Speichereinrichtungen Li geliefert. Die Speichereinrichtungen Li. sind zum Takten durch das zweite Signal S&sub2; verbunden. Die Speicherausgänge Qi werden in diesem Beispiel nach einer Ausbreitungsverzögerung von ungefähr 2δt nach dem Auftreten des zweiten Signals S&sub2; gesetzt. Bei dem in Fig. 3 dargestellten Ausführungsbeispiel verwenden die Speichereinrichtungen Li D-Flipflops.
- Die Vorrichtung 10 weist eine allgemein mit 13 bezeichnete Ausgangslogikeinrichtung auf, die auf wenigstens eine Untergruppe der mehreren Verzögerungsausgänge Oi und der mehreren Speicherausgänge Qi über die Leitungen 14i bzw. 15i reagiert. Die Ausgangslogikeinrichtung liefert das Ausgangssignal So, das in wesentlichen eine mit dem zweiten Signal S&sub2; synchronisierte phasenverschobene Kopie des ersten Signals S&sub1; ist.
- Die Ausgangslogikeinrichtung 13 des in Fig. 3 dargestellten Ausführungsbeispiels weist mehrere Gattereinrichtungen Gi auf, wobei i = 1 bis N ist, von denen nur ein Teil in Fig. dargestellt ist. Jede Gattereinrichtung Gi weist einen ersten Eingang 16i, einen zweiten Eingang 17i und einen dritten Eingang 18i auf, und erzeugt einen High-Pegelausgang, wenn der erste Eingang einen Low-Pegel, der zweite Eingang einen High-Pegel und der dritte Eingang einen High-Pegel aufweist.
- Die drei Eingänge sind wie zuvor in Zusammenhang mit Fig. 1 beschrieben derart verbünden, daß der erste Eingang mit dem Speicherausgang Qk verbunden ist, wobei k = i + 2 ist. Der zweite Eingang 17i ist zum Empfangen des Speicherausgangs Q&sub1; verbunden, wobei 1 = i ist. Der dritte Eingang 18i ist mit dem Verzögerungsausgang Qi verbunden, wobei bei dem Ausführungsbeispiel gemäß Fig. 3 j = i + 2 ist.
- Der Ausgang jedes der Gatter Gi wird einer Ausgangseinrichtung 25 zugeführt, die zum Empfangen jedes der Ausgänge der mehreren Gattereinrichtungen Gi verbunden ist,um eine phasenverschobene Kopie des ersten Signals S&sub1; als Ausgang So zu liefern. Bei dem in Fig. 3 dargestellten Ausführungsbeispiel weist die Ausgangseinrichtung 25 ein N-Eingangs-ODER-Gatter 19 mit einem Ausgang 21 auf und ist zum Empfangen der Ausgänge der mehreren Gattereinrichtungen Gi, wobei i von 1 bis N läuft, als Eingänge verbunden.
- Die Operation der in Fig. 3 dargestellten Vorrichtung 10 ist in Zusammenhang mit dem Zeitsteuerungsdiagramm der Fig. 4 verständlich. Wie in Fig. 4 dargestellt, ist der Verzögerungsausgang Oi eine phasenverschobene Kopie des ersten Signals Si. Der Verzögerungsausgang Oi+2 ist eine um ungefähr 2 · δt phasenverschobene Kopie des Verzögerungsausgangs Oi.
- Angenommen, das zweite Signal S&sub2; tritt zu dem Zeitpunkt auf, zu dem der Verzögerungsausgang Oi vom Low- in den High-Zustand wechselt, so speichern die mehreren Speichereinrichtungen Li. die Verzögerungsausgänge Oi derart, daß die Anstiegsflanke des ersten Signal S&sub1; als am Verzögerungsausgang Oi befindlich ermittelt wird. Somit wird der Speicherausgang Qi-1 nach der Ausbreitungsverzögerung von 2 · δt in den High- Zustand versetzt. Der Speicherausgang Qi wird nach der Ausbreitungsverzögerung in den High-Zustand versetzt. Wenn jedoch der Verzögerungsausgang Qi+1 sich beim Auftreten des zweiten Signals S&sub2; im Übergang befindet, ist der Speicherausgang Qi+1 unbestimmt und schließlich entweder den High- oder den Low-Zustand einnehmen, wie in Fig. 4 angegeben. Aufgrund der Ausbreitungsverzögerung der Verzögerungseinrichtung Oi speichert die Speichereinrichtung Li+2 ein Low- Signal, so daß der Speicherausgang Qi+2 im Low-Zustand ist.
- Das in Fig. 3 dargestellte Ausführungsbeispiel trägt der Möglichkeit Rechnung, daß der Speicherausgang Qi+1 der nahe der Anstiegsflanke des ersten Signals S&sub1; unter den Verzögerungsausgängen Oi auftritt, metastabil ist. Dies wird erreicht, indem der erste Eingang 16i der Gattereinrichtung Gi mit dem Speicherausgang Qi+2 verbunden wird. Wenn die Anstiegsflanke des ersten Signals S&sub1; am Verzögerungseingang Oi auftritt, wird auf diese Weise die Gattereinrichtung Gi ungeachtet der Möglichkeit metastabiler Zustände des Speicherausgangs Qi+1 frei gegeben.
- Dies ermöglicht jedoch aus das Freigeben einer zweiten Gattereinrichtung, entweder Gi1 oder G+1t. Die Folgen hieraus werden im folgenden beschrieben.
- Das Ausführungsbeispiel gemäß Fig. 3 schafft ferner maximale Treue des Ausgangssignals So im ersten Zyklus des Ausgangssignals So indem Ausbreitungsverzögerungen in der Speichereinrichtung Li Rechnung getragen werden. Wie zuvor erwähnt, wird bei dem Ausführungsbeispiel der Fig. 3 eine Ausbreitungsverzögerung von 2 dt angenommen. Um sicherzustellen, daß der erste Zyklus des Ausgangssignals So einer wahren Kopie des ersten Signals S&sub1; so nahe wie möglich kommt, ist der dritte Eingang 18i der Gattereinrichtung Gi zum Empfangen des Verzögerungsausgangssignals Oi+2 für die gesamte Reihe geschaltet. Bei Ausführungsbeispielen, bei denen die Speichereinrichtung eine Ausbreitungsverzögerung nahe einem ganzzahligen Vielfachen · des Zeitinkrements δt ist, ist der dritte Eingang 18i der Gattereinrichtung Gi zum Empfangen des Verzögerungsausgangs Oi+x verbunden.
- Das Ausgangssignal So, das sich aus dem Ausführungsbeispiel gemäß Fig. 3 ergibt, ist in Fig. 4 mit den beiden als So1 und So2 bezeichneten Möglichkeiten dargestellt.
- Im ersten Fall ist das Ausgangssignal So1 dargestellt, daß erzeugt würde, wenn der Ausgang Qi+1 einen hohen Wert annimmt. Nach der Ausbreitungsverzögerung von 2 · δt werden die Gatter Gi und Gi+1 zum Liefern der (nicht dargestellten) Verzögerungsausgänge Oi+2 und Oi+3 an das Ausgangs-ODER-Gatter 19 freigegeben. Somit ist das Signal So1 im ersten Fall das ODER des Verzögerungsausgangs Oi+2 und des Verzögerungsausgangs Die Anstiegsflanke 35 des Ausgangssignals So1 wird somit durch den Verzögerungsausgang Oi+2 bestimmt, während die Abfallsflanke 36 durch den Verzögerungsausgang Oi+3 bestimmt ist. Dies führt zu einer geringfügigen Verzerrung, die den High-Abschnitt des Ausgangssignals So1 an der Abfallsflanke 36 um ein Verzögerungsinkrement δt verlängert. Dies ist bei Ausführungsbeispielen mit sehr geringem δt in bezug zur Frequenz des ersten Signals S&sub1; akzeptabel.
- Für den Fall, daß sich der Speicherausgang Q i+1 auf einen niedrigen Wert einpegelt, ist das sich ergebende Ausgangssignal in Fig. 4 als So2 dargestellt. Beim Einpegeln des Speicherausgangs Qi+1 auf einen niedrigen Wert, sind die Gattereinrichtung Gi+1 und die Gattereinrichtung Gi freigegeben, um an ihren jeweiligen Ausgängen 20i-1 und 20i die Verzögerungsausgänge Oi+1 und Oi+2 als Eingänge an das ODER-Gatter 19 zu liefern. Das Ausgangssignal O&sub2; ist das ODER der Verzögerungsausgänge Oi+1 und Oi+2, so daß die Anstiegsflanke 37 des Ausgangssignals So2 durch den Verzögerungsausgang Oi+1 bestimmt ist, während die Abfallsflanke 38 des Ausgangssignals So2 durch den Verzögerungsausgang Oi+2 bestimmt ist. Aufgrund der Ausbreitungsverzögerung der Speichereinrichtung Li. entspricht die Anstiegsflanke des Ausgangssignals So2 im ersten Zyklus der Anstiegsflanke des Verzögerungsausgangs Oi+2. Da beide Verzögerungsausgänge Oi+1 und Oi+2 abgegriffen werden, wird die High-Zeit des Signals So2 an der Anstiegsflanke um den Betrag δt erhöht. Diese Verzerrung ist bei Systemen tolerierbar, bei denen das Inkrement δt in bezug auf die Frequenz des ersten Signals S&sub1; gering ist.
- Bei den in der Fig. 1 und in der Fig. 3 dargestellten Ausführungsbeispielen wird das erste Signal an beiden Stellen abgegriffen, wenn die zu ermittelnde Charakteristik des ersten Signals S&sub1; an zwei Stellen unter den Verzögerungsausgängen Oi auftritt. Dies geschieht, wenn bei den dargestellten Ausführungsbeispielen beide Anstiegsflanken innerhalb des Zeitintervalls N · δt oder innerhalb der Länge der Verzögerungsleitung 11 auftreten. Wenn das erste Signal S&sub1; ein Taktsignal oder eine andere Wellenform ist, die sich in jedem Zyklus wiederholt, kann das Ausgangssignal in diesem Fall durch das zu der High-Zeit des Ausgangssignals So addierte Auflösungsinkrement δt verzerrt werden. Wenn das erste Signal S&sub1; keine wiederholende Wellenform oder eine Wellenform ist, bei der sich das Verhältnis von Markierung und Raum von Zyklus zu Zyklus wesentlich verändert, sollte die Länge der Verzögerungsleitung 11 zum Verhindern des Auftretens zweier Anstiegsflanken innerhalb der Verzögerungsleitung entsprechend angepaßt werden, die die Ausgangslogikeinrichtung 13 sollte zum Ermitteln des ersten Auftretens ausgebildet sein.
- Zusammenfassend verwendet die Vorrichtung eine asynchrone digitale Verzögerungsleitung 11 und mehrere Speichereinrichtungen Li, um einen "Schnappschuß" des ersten Signals Si aufzunehmen und sodann das erste Signal S&sub1; mit einer durch den "Schnappschuß" bestimmten Phase, die auf das synchronisierende zweite Signal S&sub2; bezogen ist, wiederzugeben.
- Die Auflösung der erfindungsgemäßen Vorrichtung 10 ist durch das Verzögerungsinkrement δt jeder der Verzögerungseinrichtungen D&sub1; bestimmt. Unter Verwendung gegenwärtiger ECL-Technologie können zur Verwendung als Verzögerungseinrichtung Di geeignete Puffer mit einer Ausbreitungsverzögerung von ungefähr einer Nanosekunde gebildet werden. Der Stand der Technik ist nicht in der Lage, die erfindungsgemäße Auflösung zu erreichen, ohne einen Takt von 1000 MHz zu verwenden.
- Die vorangehende Beschreibung eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung dient darstellenden und beschreibenden Zwecken. Sie ist nicht umfassend oder als die Erfindung auf die offenbarte Form beschränkend anzusehen, und es sind in Kenntnis der vorgenannten Lehren offensichtlich zahlreiche Modifizierungen und Abwandlungen möglich. Die Ausführungsbeispiele, bei denen eine Anstiegsflanke des ersten Signals identifiziert und das Signal beginnend mit dieser Anstiegsflanke synchron mit dem ersten Signal wiedergegeben wird, wurden gewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktische Anwendung auf bestmögliche Weise zu beschreiben, so daß der Fachmann auf diesem Gebiet die Erfindung in verschiedenen Ausführungsbeispielen und in verschiedenen Modifizierungen gemäß dem beabsichtigten Zweck bestmöglich nutzen kann. Der Rahmen der Erfindung ist durch die beigefügten Ansprüche bestimmt.
Claims (10)
1. Vorrichtung zum Synchronisieren eines ersten Signals S&sub1;
mit einem zweiten Signal S&sub2;, mit:
- mehreren Verzögerungseinrichtungen Di, wobei i von 1 bis N
läuft und N eine ganze Zahl ist, wobei jede
Verzögerungseinrichtung Di einen Eingang Ii und einen Verzögerungsausgang Oi
aufweist und ein am jeweiligen Eingang I, empfangenes Signal
Si. um ein Zeitinkrement δt verzögert und das verzögerte
Signal an dem jeweiligen Ausgang Oi liefert;
- wobei ein Eingang I&sub1; einer Verzögerungseinrichtung D&sub1; der
mehreren Verzögerungseinrichtungen zum Empfangen des ersten
Signals S&sub1; geschaltet ist und jede der anderen
Verzögerungseinrichtungen Di für i=2 bis N mit dieser in Reihe geschaltet
ist;
- mehreren Speichereinrichtungen Li, wobei i von 1 bis N
läuft, die in Verbindung mit dem zweiten Signal S&sub2; und den
mehreren Verzögerungsausgängen Oi geschaltet sind;
dadurch gekennzeichnet, daß
- jede Speichereinrichtung Li auf das zweite Signal hin
jeweils das Signal am Verzögerungsausgang Oi speichert und
das gespeicherte Signal am Speicherausgang Qi liefert;
- eine Einrichtung zum Erkennen einer Charakteristik des
ersten Signals von einer Untergruppe der mehreren
Speicherausgänge Qi vorgesehen ist;
- eine auf die Einrichtung zum Erkennen der Charakteristik
reagierende Auswähleinrichtung zum Auswählen wenigstens
eines der mehreren Verzögerungsausgänge Oi vorgesehen ist,
wobei der gewählte Ausgang im wesentlichen eine
phasenverschobene Kopie des ersten Signals liefert, die an der
identifizierten
Charakteristik mit dem zweiten Signal
synchronisiert ist.
2. Vorrichtung nach Anspruch 1, bei der das erste Signal
eine Anstiegsflanke aufweist und die identifizierte
Charakteristik die Position der Anstiegsflanke des ersten Signals
unter den Speicherausgängen Qi ist.
3. Vorrichtung nach Anspruch 1, bei der das erste Signal ein
Startzeichen aufweist und die identifizierte Charakteristik
die Position der Startcharakteristik unter den
Speicherausgängen Qi ist.
4. Vorrichtung zum Synchronisieren eines ersten Signals S&sub1;
mit einem zweiten Signal S&sub2;, mit:
- mehreren Verzögerungseinrichtungen Di, wobei i von 1 bei N
läuft und N eine ganze Zahl ist, wobei jede
Verzögerungseinrichtung Di. einen Eingang Ii und einen Verzögerungsausgang Oi
aufweist und ein am jeweiligen Eingang Ii empfangenes Signal
Si um ein Zeitinkrement δt verzögert und das verzögerte
Signal an dem jeweiligen Ausgang Oi liefert;
- wobei ein Eingang I&sub1; einer Verzögerungseinrichtung D&sub1; der
mehreren Verzögerungseinrichtungen zum Empfangen des ersten
Signals (S&sub1;) geschaltet ist und jede der anderen
Verzögerungseinrichtungen Di, wobei i=2 bis N ist, mit dieser in
Reihe geschaltet ist;
- mehreren Speichereinrichtungen Li, wobei i von 1 bis N
läuft, die in Verbindung mit dem zweiten Signal S&sub2; und den
mehreren Verzögerungsausgängen Oi geschaltet sind;
dadurch gekennzeichnet, daß
- jede Speichereinrichtung Li auf das zweite Signal hin
jeweils das Signal am Verzögerungsausgang Oi speichert und
das gespeicherte Signal am Speicherausgang Qi liefert;
und ferner dadurch gekennzeichnet, daß die Vorrichtung
mehrere Gattereinrichtungen Gi aufweist, wobei i = N ist, wobei
jede Gattereinrichtung Gi einen ersten Eingang, einen zweiten
Eingang und einen dritten Eingang aufweist, und einen
Gatterausgang erzeugt, der gleich dem dritten Eingang ist, wenn
der erste Eingang einen Low- und der zweite Eingang einen
High-Pegel aufweist, und
- wobei der erste Eingang jeder Gattereinrichtung Gi mit dem
Speicherausgang Qk verbunden ist, wobei k eine ganze Zahl
ist, der zweite Eingang mit dem Speicherausgang Qm verbunden
ist, wobei m eine ganze Zahl ist, und der dritte Eingang mit
dem Verzögerungsausgang Oj verbunden ist, wobei j eine ganze
Zahl ist; und
- eine zum Empfangen des Gatterausgangs jeder der mehreren
Gattereinrichtungen Gi. verbundene Ausgangseinrichtung (25)
vorgesehen ist, um im wesentlichen eine zu dem zweiten
Signal S&sub2; synchrone phasenverschobene Kopie des ersten Signals
S1 als Ausgangssignal zu liefern.
5. Vorrichtung nach Anspruch 4, bei der:
- die Ausgangseinrichtung ein N-Eingangs-ODER-Gatter
aufweist, das einem Ausgang aufweist und das zum Empfangen der
Gatterausgänge jeder der mehreren Gattereinrichtungen Gi mit
von 1 nach N fortlaufendem i geschaltet ist, um die
phasenverschobene Kopie des ersten Signals am ODER-Gatterausgang
zu liefern.
6. Vorrichtung nach Anspruch 4, bei der:
- jede der Speichereinrichtungen Li eine
Ausbreitungsverzögerung aufweist, wobei die Ausbreitung nahe dem δt-fachen
einer ganzen Zahl x liegt; und
j = i + x.
7. Vorrichtung nach Anspruch 4, bei der:
m = i, k = i + 1 und j = i.
8. Vorrichtung nach Anspruch 4, bei der:
m = i, k = i + 2 und j = i + 2.
9. Vorrichtung nach Anspruch 4, bei der:
j = i, k = i und m = i + 1.
10. Vorrichtung zur Wiedergabe eines ersten Signals synchron
mit einem zweiten Signal, mit:
- einem ersten Signaleingang (S1) für ein Eingangssignal mit
zwei Pegeln,
- einer Reihe von Speichern (L&sub1; . . . LN), die jeweils einen
ersten Eingang aufweisen, wobei die ersten Eingänge der
Speicher (L&sub1; . . . LN) mit dem ersten Signaleingang (S1) über
jeweilige Verzögerungseinrichtungen (D&sub1; . . . DN) verbunden
sind, wodurch das erste Signal (S1) an die ersten Eingänge
aufeinanderfolgender Speicher mit einer sukzessive erhöhten
Verzögerung angelegt wird,
dadurch gekennzeichnet, daß sie aufweist
- einen mit einer zweiten Eingangsleitung verbundenen
zweiten Signaleingang, wobei die zweite Signaleingangsleitung
mit einem zweiten, nämlich einem Takteingang jedes der
Speicher (L&sub1; . . . LN) verbunden ist,
- eine jeweilige Gattereinrichtung (G&sub1; . . . GN) für jeden
Speicher in der Reihe, wobei jede Gattereinrichtung mehrere
Eingänge (16, 17, 18) aufweist, wobei der erste Eingang (18)
zum Empfang einer verzögerten Version des Eingangssignals am
ersten Eingang eines Speichers in einer Reihe verbunden ist,
und zusätzliche Eingänge (16, 17) mit jeweiligen Ausgängen
von Speichern in einer Reihe verbunden sind, so daß der
Ausgang der jeweiligen Gattereinrichtung eine
phasenverschobene Kopie des Eingangssignals liefert, wenn die Ausgänge
der Speicher in der Reihe, die mit den Eingängen der
jeweiligen Gattereinrichtungen verbunden sind, eine bestimmte
Charakteristik des Eingangssignals angeben, und
- eine mit den Ausgängen sämtlicher Gattereinrichtungen
verbundene Ausgangseinrichtung (25),
- wobei, wenn das zweite Signal an die zweiten Takteingänge
der Speichereinrichtungen (L&sub1; . . . LN) angelegt wird, einer
der Pegel des ersten Signals (S1) nur an einige Speicher
angelegt wird, die eine Gruppe von Speichern mit einem
führenden Speicher (Li) bilden, wobei das dem führenden Speicher
(Li) der Gruppe von Speichern zugeordnete Gatter (G&sub1;) dadurch
ein Eingangssignal von seinem ihm zugeordneten Speicher (Li)
und geeignete Signale an seinen anderen Eingängen empfängt,
um ein Ausgangssignal (20) zu liefern, bis das erste Signal
nicht mehr an dem Speicher (Li) anliegt, wodurch das Signal
(So) an der Ausgangseinrichtung (21) im wesentlichen eine mit
dem zweiten Eingangssignal (S&sub2;) synchronisierte
phasenverschobene Kopie des ersten Signals (S1) ist.
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| US4675612A (en) | 1987-06-23 |
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| EP0208449B1 (de) | 1993-10-13 |
| EP0208449A3 (en) | 1988-10-12 |
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