HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
-
Die vorliegende Erfindung betrifft eine Vorrichtung zur
Herstellung einer Rahmensynchronisation von Empfangsdaten und
insbesondere eine Synchronisationsvorrichtung für Rahmen mit
hoher Geschwindigkeit, die einen Hochgeschwindigkeitsbetrieb
und eine schnelle Herstellung einer Synchronisation
realisieren.
-
Bei PCM-Kommunikationen müssen Sendedaten an der Empfangsseite
richtig empfangen werden. Um dies zu realisieren, wird ein
Rahmensynchronisationssignal auf die Sendedaten überlagert und
die Empfangsseite identifiziert Phasen von empfangenen Daten
entsprechend dem Rahmensynchronisationssignal. Eine derartige
Rahmensynchronisation wird allgemein angewendet.
-
Bei dieser Rahmensynchronisation muß ein
Synchronisationsbetrieb so schnell wie möglich ausgeführt
werden, um die zur Herstellung einer Synchronisation benötigte
Zeit zu verkürzen.
2. Beschreibung des Standes der Technik
-
Bei der herkömmlichen Rahmensynchronisation werden zwei
Verfahren verwendet, nämlich wird ein
Synchronisations-Erfassungsprozeß für jedes Bit ausgeführt
oder ein Synchronisations-Erfassungsprozeß für jeden Rahmen
ausgeführt.
-
Bei dem ersteren Verfahren kann das
Rahmensynchronisationssignal innerhalb einer Rahmenperiode
erfaßt werden, so daß die Synchronisation schnell hergestellt
werden kann.
-
Die Betriebsgeschwindigkeit von verschiedenen Komponenten in
der Synchronisationsvorrichtung muß allerdings sehr hoch sein
und dies ist ein Problem, deren Lösung die vorliegende
Erfindung beabsichtigt.
-
Bei dem letzteren Verfahren kann die Betriebsgeschwindigkeit
der Hauptkomponenten in der Synchronisationsvorrichtung
relativ niedrig sein, aber die Rahmensynchronisation benötigt
eine sehr lange Zeit. Dies ist ein anderes Problem, dessen
Lösung die vorliegende Erfindung beabsichtigt.
-
Die US-A-3 909 541 zeigt eine Rahmenerzeugungs-Anordnung für
ein digitales Übertragungssystem. Die eintreffenden Daten
werden verriegelt, von serieller Form in eine parallele Form
gewandelt und einige der parallelen Daten werden einem
Rahmenerzeugungs-Detektor zugeführt. Wenn kein Rahmenmuster
erfaßt wird, wird die Phase des Seriell/Parallel-Wandlers
jeweils pro Bit verändert.
ZUSAMMENFASSUNG DER ERFINDUNG
-
Demzufolge ist es eine Aufgabe der vorliegenden Erfindung,
eine Rahmensynchronisationsvorrichtung vorzusehen, bei der
eine Synchronisation innerhalb einer kurzen Zeit hergestellt
wird und die Komponenten in der Vorrichtung bei einer
niedrigen Geschwindigkeit arbeiten können.
-
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine
Rahmensynchronisationsvorrichtung in einem Empfangsgerät zum
Empfang von digitalen Signalen zur PCM-Kommunikation
vorgesehen, wobei die digitalen Signale aus seriellen Signalen
mit einer Rate von f&sub0; (bps) bestehen und die seriellen
Signale kollektiv in einem Rahmen angeordnet ein aus n Bit
aufgebautes Rahmensynchronisationssignal oder einen Teil des
Rahmensynchronisationssignals umfassen, wobei die Vorrichtung
umfaßt:
-
eine Verriegelungseinrichtung zum Umwandeln der seriellen
Signale in parallele Signale und zum Verriegeln der parallelen
Signale; und gekennzeichnet durch:
-
eine Einrichtung, um eine vorgegebene Anzahl von Malen eine
Synchronisation während des Bit Intervalls in dem einen
Rahmen zu erfassen, umfassend:
-
eine Synchronisationserfassungseinrichtung zum Erfassen des
Rahmensynchronisationssignals aus den in der
Verriegelungseinrichtung verriegelten parallelen Signalen, und
-
eine Verriegelungszeitsteuerungssignal-Erzeugungseinrichtung,
um mehrmals Verriegelungszeitsteuerungsimpulse während des
Bit Intervalls in dem einen Rahmen zu erzeugen, wobei die
Anzahl der mehrmaligen Erzeugung kleiner als n ist und wobei
die Verriegelungszeitsteuerungsimpulse an die
Verriegelungseinrichtung angelegt werden.
-
Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist eine
Rahmensynchronisationsvorrichtung in einem Empfangsgerät zum
Empfang von digitalen Signalen zur PCM-Kommunikation
vorgesehen, wobei die digitalen Signale aus seriellen Signalen
mit einer Rate von f&sub0; (bps) bestehen und die seriellen
Signale ein kollektiv in einem Rahmen angeordnet ein aus Bit
aufgebautes Rahmensynchronisationssignal oder einen Teil des
Rahmensynchronisationssignals umfassen, wobei die Vorrichtung
umfaßt:
-
eine Verriegelungseinrichtung zum Umwandeln der seriellen
Signale in parallele Signale und zur Verriegelung der
parallelen Signale; und gekennzeichnet durch:
-
eine Einrichtung, um mehrmals eine Synchronisation während des
Bit Intervalls in dem einen Rahmen zu erfassen; umfassend:
-
eine vorgegebene Anzahl gleich n von einer
Synchronisationserfassungseinrichtung, zur Erfassung des
Rahmensynchronisationssignals durch Extraktion der in der
Verriegelungseinrichtung jeweils in unterschiedlichen
Positionen verriegelten parallelen Signalen; und
-
eine Verriegelungs-Zeitsteuerungssignal-Erzeugungseinrichtung
zur Erzeugung eines Verriegelungs-Zeitsteuerungsimpulses,
welcher an die Verriegelungseinrichtung angelegt wird.
-
Gemäß einem dritten Aspekt der vorliegenden Erfindung ist eine
Rahmensynchronisationsvorrichtung in einem Empfangsgerät zum
Empfang von digitalen Signalen zur PCM-Kommunikation
vorgesehen, wobei die digitalen Signale aus seriellen Signalen
bei einer Rate von f&sub0; (bps) bestehen und die seriellen
Signale kollektiv in einem Rahmen angeordnetem aus Bit
aufgebautes Rahmensynchronisationssignal oder einen Teil des
Rahmensynchronisationssignals umfassen, wobei die Vorrichtung
umfaßt:
-
eine Verriegelungseinrichtung zur Umwandlung der seriellen
Signale in parallele Signale und zur Verriegelung der
parallelen Signale; und gekennzeichnet durch
-
eine Synchronisationserfassungseinrichtung zur Erfassung des
Rahmensynchronisationssignals aus in der
Verriegelungseinrichtung verriegelten parallelen Signalen, und
-
eine Verriegelungs-Zeitsteuerungssignal-Erzeugungseinrichtung,
um für die Verriegelungseinrichtung einen
Verriegelungszeitsteuerungsimpuls bereitzustellen, der vor der
Erfassung des Rahmensynchronisationssignals eine Frequenz von
f&sub0;/k Hz, wobei n > k ≥ 2 ist und nach der Erfassung des
Rahmensynchronisationssignals eine Frequenz von f&sub0;/n Hz
aufweist.
-
Gemäß einem vierten Aspekt der vorliegenden Erfindung ist eine
Rahmensynchronisationsvorrichtung in einem Empfangsgerät zum
Empfang von digitalen Signalen zur PCM-Kommunikation
vorgesehen, wobei die digitalen Signale aus seriellen Signalen
mit einer Rate von f&sub0; (bps) bestehen und die seriellen
Signale kollektiv in einem Rahmen angeordnet ein aus n Bit
aufgebautes Rahmensynchronisationssignal oder einen Teil des
Rahmensynchronisationssignals umfassen, wobei die Vorrichtung
umfaßt:
-
eine Verriegelungseinrichtung zum Umwandeln der seriellen
Signale in parallele Signale und zur Verriegelung der
parallelen Signale; und gekennzeichnet durch
-
eine Einrichtung, um mehrmals eine Synchronisation während des
Bit Intervalls in dem einen Rahmen zu erfassen, außerdem
umfassend eine parallele Synchronisationserfassungseinrichtung
mit einer Vielzahl von Synchronisationserfassungsabschnitten,
die jeweils verschiedene n Bits von einer um ein Bit
verschobenen Position des verriegelten Signals aufnehmen, um
das Rahmensynchronisationssignal zu erfassen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
-
Die obigen Aufgaben und Merkmale der vorliegenden Erfindung
werden aus der nachstehenden Beschreibung der bevorzugten
Ausführungsformen der vorliegenden Erfindung unter Bezugnahme
auf die beiliegenden Zeichnungen näher erläutert.
-
In den Zeichnungen zeigen:
-
Fig. 1 eine Ansicht, die einen grundlegenden Aufbau eines
ersten Aspekts der vorliegenden Erfindung zeigt;
-
Fig. 2 eine Ansicht, die eine erste Ausführungsform der
vorliegenden Erfindung zeigt;
-
Fig. 3 eine Ansicht, die ein Beispiel des Aufbaus eines in
Fig. 2 gezeigten Zählers mit variablem Ausgang zeigt;
-
Fig. 4 ein Zeitablaufdiagramm, welches Signale von
jeweiligen, in den Fig. 2 und 3 gezeigten Abschnitten
zeigt;
-
Fig. 5 eine Ansicht, die einen grundlegenden Aufbau eines
zweiten Aspekts der vorliegenden Erfindung zeigt;
-
Fig. 6 eine Ansicht, die eine zweite Ausführungsform der
vorliegenden Erfindung zeigt;
-
Fig. 7 eine Ansicht, die ein Beispiel des Aufbaus eines in
Fig. 6 gezeigten Zählers mit variablem Ausgang zeigt;
-
Fig. 8 eine Ansicht, die ein Beispiel des Aufbaus eines in
Fig. 6 gezeigten
Synchronisationsverarbeitungsabschnitts zeigt;
-
Fig. 9 ein Zeitablaufdiagramm, welches Signale der
jeweiligen, in Fig. 7 und 8 gezeigten Abschnitten
zeigt;
-
Fig. 10 eine Ansicht, die eine dritte Ausführungsform der
vorliegenden Erfindung zeigt;
-
Fig. 11 eine Ansicht, die ein Beispiel des Aufbaus eines
Zählers mit variablem Ausgang und mit einer
Phasensteuerfunktion zeigt, der in Fig. 11 gezeigt ist;
-
Fig. 12 eine Ansicht, die eine vierte Ausführungsform der
vorliegenden Erfindung zeigt;
-
Fig. 13 eine Ansicht, die einen grundlegenden Aufbau eines
dritten Aspekts der vorliegenden Erfindung zeigt;
-
Fig. 14 eine Ansicht, die eine fünfte Ausführungsform der
vorliegenden Erfindung zeigt;
-
Fig. 15 eine Ansicht, die ein Beispiel des Aufbaus eines in
Fig. 14 gezeigten
Synchronisationsverarbeitungsabschnitts zeigt;
-
Fig. 16 ein Zeitablaufdiagramm, welches Signale der
jeweiligen, in den Fig. 14 und 15 gezeigten Abschnitte
zeigt;
-
Fig. 17 eine Ansicht, die eine sechste Ausführungsform der
vorliegenden Erfindung zeigt;
-
Fig. 18 eine Ansicht, die eine siebte Ausführungsform der
vorliegenden Erfindung zeigt;
-
Fig. 19 eine Ansicht, die ein Beispiel des Aufbaus eines in
der Fig. 18 gezeigten
Synchronisationsverarbeitungsabschnitts zeigt;
-
Fig. 20 ein Zeitablaufdiagramm, welches Signale der
jeweiligen, in Fig. 18 und 19 gezeigten Abschnitte
zeigt;
-
Fig. 21 bzw. 22 Ansichten, die andere Ausführungsformen der
vorliegenden Erfindung zeigen;
-
Fig. 23 eine Ansicht, die ein Beispiel einer Rahmenstruktur
zeigt;
-
Fig. 24 eine Ansicht, die den Aufbau des ersten Standes der
Technik zeigt;
-
Fig. 25 ein Zeitablaufdiagramm, welches Signale der jeweiligen
Abschnitte des in Fig. 24 gezeigten Beispiels des
Standes der Technik zeigt;
-
Fig. 26 eine Ansicht, die den Aufbau eines zweiten Standes der
Technik zeigt; und
-
Fig. 27 ein Zeitablaufdiagramm, welches Signale der jeweiligen
Abschnitte des in Fig. 26 gezeigten Beispiels des
Standes der Technik zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
Zum besseren Verständnis der vorliegenden Erfindung wird
zunächst eine herkömmliche Rahmensynchronisationsvorrichtung
beschrieben.
-
In der gesamten Beschreibung werden die gleichen oder
ähnlichen Abschnitte durch die gleichen oder ähnlichen
Referenzsymbole bezeichnet.
-
In herkömmlichen Rahmensynchronisationssystemen werden zwei im
folgenden zu beschreibende Verfahren verwendet und in der
folgenden Beschreibung wird angenommen, daß, wie in Fig. 23
gezeigt, ein Rahmen aus m Zeitschlitzen (TSs) besteht und ein
Zeitschlitz aus n Bits besteht. Außerdem ist in dem ersten
Zeitschlitz kollektiv ein Rahmensynchronisationssignal FSYNC
angeordnet.
-
Fig. 24 ist eine Ansicht, die den Aufbau eines ersten
Beispiels des Standes der Technik zeigt, bei dem ein
Synchronisations-Erfassungsprozeß für jedes Bit ausgeführt
wird und Fig. 25 ist ein Zeitablaufdiagramm, welches Signale
der jeweiligen Abschnitte des Beispiels des Standes der
Technik zeigt.
-
In Fig. 24 werden eingegebene serielle Daten mit einer Rate
von f&sub0; bps durch einen Serien-zu-Parallel (S/P)-
Wandlungsabschnitt 1 mit Takten, die eine Frequenz von f&sub0; Hz
aufweisen, in parallele Signale gewandelt, jeweils mit n Bits
entsprechend einem Zeitschlitz. Die umgewandelten Signale
werden durch einen Verriegelungsabschnitt 2 mit Takten von
f&sub0; Hz und f&sub0;/n Hz verriegelt, um Ausgangsdaten mit f&sub0;/n
bps zu erzeugen. Andererseits vergleicht der
Synchronisationserfassungsabschnitt 5 das von dem
Serien-zu-Parallel- Wandlungsabschnitt 1 gelieferte parallele
Signal mit n Bit mit einem vorgegebenen
Rahmensynchronisations-Signalmuster und erzeugt bei deren
Übereinstimmung ein Rücksetzsignal, um die Zähler 3 und 4
zurückzusetzen. Der Zähler 3 ist ein Bitzähler zum Zählen der
Anzahl von Bits der eingegebenen Daten mit Takten von f&sub0; Hz,
um Impulse mit f&sub0;/n bps zur Abgrenzung der Zeitschlitze zu
erzeugen. Der Zähler 4 ist ein Zeitschlitzzähler zum Zählen
der f&sub0;/n Impulse des Zählers 3, um Impulse mit f&sub0;/nm bps
zur Abgrenzung der Rahmen zu erzeugen.
-
Ein Synchronisationsschutzabschnitt 8 überprüft im Ansprechen
auf Ausgänge des Zählers 4, ob der
Synchronisationserfassungsabschnitt 5 wieder eine
Übereinstimmung erfaßt, wenn das nächste
Rahmensynchronisationssignal eintrifft. Als ein rückwärtiger
Synchronisationsschutz wird die obige Operation mehrere Male
wiederholt und wenn das Rahmensynchronisations-Signalmuster
nacheinander eine vorgegebene Anzahl von Malen erfaßt wird,
wird eine Rahmensynchronisation hergestellt, um einen
Rahmensynchronisationsimpuls (F.Sync) auszugeben.
-
Fig. 25 zeigt, daß bei Auftreten eines mit einem geschlossenen
Rechteck angezeigten Rahmen synchronen Signalmusters mit F1,
. . . , Fn-1 und Fn in den Registerausgängen SR1, . . . , SRn-1 und
SRn in dem Serien-zu-Parallel- Wandlungsabschnitt 1 ein
Rücksetzsignal ausgegeben wird, um die Zähler 3 und 4
zurückzusetzen.
-
Fig. 26 zeigt ein zweites Beispiel des Standes der Technik,
bei dem der synchrone Erfassungsprozeß für jeden Zeitschlitz
ausgeführt wird und die Fig. 27 ist ein Zeitablaufdiagramm,
welches Signale der jeweiligen Abschnitte des obigen Beispiels
zeigt.
-
In Fig. 26 bilden ein Serien-zu-Parallel-Wandlungsabschnitt
1, eine Verriegelung 2 und ein Zähler 3 einen
Hochgeschwindigkeitsabschnitt. Eingegebene serielle Daten mit
einer Rate von f&sub0; bps werden durch den Serien-zu-Parallel
Wandlungsabschnitt 1 mit Takten von f&sub0; Hz in parallele
Signale umgewandelt, jeweils mit n Bit entsprechend einem
Zeitschlitz. Die parallelen Signale werden in der Verriegelung
2 mit Takten von f&sub0; Hz und f&sub0;/n Hz des Zählers 3
verriegelt, um Ausgangsdaten mit f&sub0;/n bps zu erzeugen. Der
Zähler 3 ist ein Hochgeschwindigkeitszähler zum Zählen der
Anzahl von Bits der Eingangsdaten mit Takten von f&sub0; Hz, um
Impulse mit f&sub0;/n bps zur Abgrenzung der Zeitschlitze zu
erzeugen.
-
Andererseits bilden ein Erfassungsabschnitt 7, ein Zähler 8
und ein Synchronisationsschutzabschnitt 9 einen Abschnitt mit
niedriger Geschwindigkeit. Der
Synchronisationserfassungsabschnitt 7 vergleicht das parallele
Signal mit n Bits, welches durch den Verriegelungsabschnitt 2
verriegelt ist, mit einem vorgegebenen Rahmensynchronisations-
Signalmuster, um zu erfassen, ob sie übereinstimmen oder nicht.
-
Wenn der Synchronisations-Erfassungsabschnitt 7 keine
Übereinstimmung erfaßt, sendet ein
Synchronisationsschutzabschnitt 7 einen Schiebeimpuls an den
Zähler 3, um einen Zählwert um 1 Bit zu verschieben, so daß
ein Verriegelungszeitpunkt in den Verriegelungsabschnitt 2 um
1 Bit verschoben wird. Der Synchronisationserfassungsabschnitt
7 führt dann für den nächsten Rahmen den
Übereinstimmungs-Erfassungsprozeß durch. Diese Operation wird
wiederholt und der Verriegelungszeitpunkt wird zur Fortsetzung
der synchronen Erfassung aufeinanderfolgend um 1 Bit
verschoben. Wenn der Synchronisations-Erfassungsabschnitt 7
eine Übereinstimmung mit dem
Rahmensynchronisationssignalmuster erfaßt, erzeugt der
Synchronisations-Schutzabschnitt 9 ein Rücksetzsignal, um den
Zähler 8 zurückzusetzen. Der Zähler 8 ist ein Zähler mit
niedriger Geschwindigkeit zum Zählen der Anzahl von Impulsen
mit f&sub0;/n des Zählers 3, um Impulse mit f&sub0;/nm bps zur
Abgrenzung von Rahmen zu erzeugen.
-
Danach wird als ein Rückwärtsschutz eine Überprüfung
durchgeführt, um zu bestimmen, ob eine Übereinstimmung
wiederholt für eine Vielzahl von Malen erfaßt wird oder nicht
und wenn das Rahmensynchronisationssignalmuster nacheinander
für eine vorgegebene Anzahl von Malen erfaßt wird, wird
bestimmt, daß eine Rahmensynchronisations hergestellt worden
ist und ein Rahmensynchronisationsimpuls F.Sync wird
ausgegeben.
-
In Fig. 27 werden jeweilige Registerausgange LR1, . . . , LRn-1
und LRn des Verriegelungsabschnitts 2 nacheinander gemäß der
Schiebeimpulse um 1 Bit verschoben. Wenn ein
Rahmensynchronisationssignalmuster von F1, . . . Fn-1 und Fn
auftritt, wie durch ein geschlossenes Rechteck dargestellt
ist, wird ein Rücksetzsignal ausgegeben, um den Zähler 8
zurückzusetzen.
-
In dem ersten Beispiel des Standes der Technik, welches in den
Fig. 24 und 25 gezeigt ist, wird das
Rahmensynchronisationssignal durch den
Synchronisations-Erfassungsabschnitt bei der
Übertragungsgeschwindigkeit (f&sub0; bps) erfaßt, und wenn in den
Übertragungssignalen kein Fehler vorhanden ist, kann das
Rahmensynchronisationssignal leicht innerhalb einer
Rahmenperiode gefangen werden, so daß die Synchronisation
schnell hergestellt werden kann.
-
Allerdings müssen in dem ersten Beispiel die Prozesse einer
Serien-zu-Parallel-Wandlung, ein synchrone Erfassung und eine
Zählerrücksetzung innerhalb eines Bits abgeschlossen sein, so
daß die jeweiligen Komponenten mit einer hohen Geschwindigkeit
arbeiten müssen. Da die in Fig. 24 gezeigte Vorrichtung eine
Schleife umfaßt, die einen Hochgeschwindigkeitsbetrieb
erfordert, wird angenommen; daß eine ?
Betriebsgeschwindigkeit der anderen verwendeten Einrichtungen
(insbesondere von Flip-Flops) als die Einrichtungen in der
Schleife halb so groß oder kleiner als die maximale
Betriebsgeschwindigkeit ist.
-
In dem in den Fig. 26 und 27 gezeigten zweiten Beispiel des
Standes der Technik sind die Komponenten, die einen
Hochgeschwindigkeitsbetrieb erfordern, nur der
Serien-zu-Parallel-Wandlungsabschnitt 1, der
Verriegelungsabschnitt 2 und der Zähler 3, die einen
Hochgeschwindigkeitsabschnitt bilden. Ein
Niedriggeschwindigkeitsabschnitt mit einem Schleifensystem
kann bei einer Zeitschlitzgeschwindigkeit arbeiten, so daß
eine Betriebsgeschwindigkeit des Systems in Bezug auf die
maximale Betriebsgeschwindigkeit der verwendeten Einrichtungen
verbessert ist.
-
Allerdings wird in diesem System eine lange Zeit benötigt, um
das Rahmensynchronisationssignal zu erfassen. Im schlimmsten
Falle wird eine Zeitperiode von n Rahmen benötigt und somit
wird eine lange Zeit benötigt, um eine Synchronisation
herzustellen. Wenn Übertragungsleitungen geschaltet werden,
werden Stationseinrichtungen in ernsthafter Weise
beeinträchtigt. Dies ist ein besonderes Problem, wenn diese
Einrichtungen in Mehrfachstufen verbunden sind.
-
Die vorliegende Erfindung beabsichtigt, die Probleme der
technischen Vorgehensweisen des Standes der Technik zu lösen.
-
Fig. 1 ist eine Ansicht, die einen grundlegenden Aufbau eines
ersten Aspekts der vorliegenden Erfindung zeigt. In Fig. 1 ist
der grundlegende Aufbau einer
Rahmensynchronisationsvorrichtung gezeigt. Die
Rahmensynchronisationsvorrichtung ist an der Empfangsseite mit
einem PCM-Kommunikationssystem versehen, in dem Rahmen, die
jeweils ein in dem Rahmen kollektiv angeordnetes
Rahmensynchronisationssignal mit n Bit oder einen Teil davon
umfassen, seriell bei einer Rate von f&sub0; (bps) gesendet
werden. Das System umfaßt eine Verriegelungseinrichtung 101,
eine Synchronisations-Erfassungseinrichtung 102 und eine
Verriegelungs-Zeitsteuerungssignal-Erzeugungseinrichtung 103.
-
Beim Betrieb der in Fig. 1 gezeigten
Rahmensynchronisationsvorrichtung werden eingegebene serielle
Daten für jeweils n Bits mit Takten von f&sub0; Hz durch einen
Serien-zu-Parallel-Wandlungsabschnitt in der
Verriegelungseinrichtung 101 in parallele Ausgänge mit jeweils
n Bit umgewandelt. Vor der Erfassung des
Rahmensynchronisationssignals werden die parallelen Ausgänge
durch die Verriegelungseinrichtung 101 für jede n Bits mit
Verriegelungsimpulsen von f&sub0;/n Hz verriegelt. Ein
Synchronisationserfassungsabschnitt ist in der
Synchronisations-Erfassungseinrichtung 102 vorgesehen, um in
den verriegelten Daten bei einem Verriegelungszyklus von
Tk = k/f&sub0; das Rahmensynchronisationssignal zu erfassen. Wenn
es nicht erfaßt wird, werden die Verriegelungsimpulse für
jeden Rahmen um ein Bit verschoben, um die verriegelten Daten
zur Erfassung des Rahmensynchronisationssignals um ein Bit zu
verschieben und somit wird das Rahmensynchronisationssignal
innerhalb k Rahmen erfaßt. Nach der Erfassung des
Rahmensynchronisationssignals werden die Verriegelungsimpulse
auf f&sub0;/n Hz verändert, um die Erfassung mit einem
Verriegelungszyklus von Tn = n/f&sub0; zu wiederholen. Falls kein
Übertragungsfehler vorliegt, wird die
Synchronisationserfassung für jeden Rahmen durchgeführt. Wenn
die Rahmensynchronisationssignale für eine vorgegebene Anzahl
von Malen erfaßt werden, wird festgestellt, daß eine
Synchronisation hergestellt worden ist.
-
Fig. 2 ist eine Ansicht, die eine erste Ausführungsform zeigt,
die von den in Fig. 1 gezeigten ersten Aspekt der vorliegenden
Erfindung abgeleitet ist. In der Figur sind die gleichen Teile
wie die in Fig. 26 gezeigten mit den gleichen Bezugszeichen
bezeichnet und ein Bezugszeichen 11 bezeichnet einen Zähler
mit variablem Ausgang.
-
Fig. 3 ist eine Ansicht, die ein Beispiel der Anordnung des in
Fig. 2 gezeigten Zählers 11 mit variablem Ausgang zeigt, und
Fig. 4 ist ein Zeitablaufdiagramm, welches Signale für die
jeweiligen, in den Fig. 2 und 3 gezeigten Abschnitte zeigt. In
der Figur wird angenommen, daß n = 4 und k = 2 ist.
-
Ein Serien-zu-Parallel(SP)-Wandlungsabschnitt 1, ein
Verriegelungsabschnitt 2 und ein Zähler 11 mit variablem
Ausgang bilden einen Hochgeschwindigkeitsabschnitt, welcher
der gleiche wie der in Fig. 26 gezeigte ist. Jedoch unterteilt
der Zähler 11 mit variablem Ausgang Takte mit f&sub0; Hz, um zwei
unterschiedlich unterteilte Frequenzen (f&sub0;/k Hz und f&sub0;/n
Hz) zu erzeugen. Das Frequenzteilungsverhältnis k ist auf
n > k ≥ 2 eingestellt.
-
Eingegebene serielle Daten mit f&sub0; bps werden von dem
Serien-zu-Parallel-Wandlungsabschnitt 1 mit Takten von f&sub0; Hz
in parallele Signale mit jeweils n Bits entsprechend einem
Zeitschlitz umgewandelt und durch den Verriegelungsabschnitt 2
mit Takten von f&sub0; Hz und mit denjenigen des Zählers 11 mit
variablem Ausgang verriegelt, um Ausgangsdaten zu erzeugen.
-
Bevor ein Synchronisations-Erfassungsabschnitt 7 ein
Rahmensynchronisationssignal erfaßt, erzeugt der Zähler 11 mit
variablem Ausgang geteilte Ausgänge von f&sub0;/k gemäß einem
Moduswählsignal von einer Synchronisations-Schutzschaltung 9.
Mit den geteilten Ausgängen verriegelt der
Verriegelungsabschnitt 2 die Eingangsdaten, um Ausgangsdaten
mit jeweils n Bit zu erzeugen.
-
Der Synchronisations-Erfassungsabschnitt 7, ein Zähler 8 und
der Synchronisations-Schutzabschnitt 9 bilden einen Abschnitt
mit niedriger Geschwindigkeit. Der
Synchronisations-Erfassungsabschnitt 7 vergleicht das
parallele Signal mit n Bits, welches durch den
Verriegelungsabschnitt 2 verriegelt ist, mit einem
vorgegebenen Rahmensynchronisationssignalmuster, um zu
erfassen, ob sie übereinstimmen oder nicht. In diesem Fall
wird die Erfassung des Rahmensynchronisationssignals für jede
k Bits der Eingangsdaten ausgeführt.
-
Wenn der Synchronisationserfassungsabschnitt 7 keine
Übereinstimmung in einer Rahmenperiode erfaßt, sendet der
Synchronisationsschutzabschnitt 9 einen Schiebeimpuls an den
Zähler 11 mit variablem Ausgang, um einen Zählwert um ein Bit
zu verschieben, wodurch ein Verriegelungszeitpunkt des
Verriegelungsabschnitts um ein Bit verschoben wird. Der
Synchronisations-Erfassungsabschnitt 7 führt dann erneut die
Übereinstimmungserfassung aus. Dieser Betrieb wird wiederholt,
so daß die Synchronisationserfassung fortgesetzt wird, während
der Verriegelungszeitpunkt aufeinanderfolgend um ein Bit
verschoben wird. Wenn kein Übertragungsfehler vorhanden ist,
wird deshalb eine Übereinstimmung erfaßt, und zwar im
schlechtesten Fall innerhalb von k Rahmen. Wenn beispielsweise
k = 2 ist, wird die Übereinstimmung immer in dem nächsten
Rahmen erfaßt.
-
Wenn der Synchronisations-Erfassungsabschnitt 7 eine
Übereinstimmung mit dem Rahmensynchronisationssignalmuster
erfaßt, erzeugt der Synchronisationsschutzabschnitt 9 ein
Moduswählsignal, um den Zähler 11 mit variablem Ausgang zu
veranlassen, einen frequenzgeteilten Ausgang mit einer
Frequenz von f&sub0;/n zu erzeugen. Dementsprechend verriegelt
der Verriegelungsabschnitt 2 Eingangsdaten für jeden
Zeitschlitz und ein Rücksetzsignal wird erzeugt, um den Zähler
8 zurückzusetzen. Der Zähler 8 ist ein Zähler mit niedriger
Geschwindigkeit zum Zählen von Impulsen mit f&sub0;/n des Zählers
11 mit variablem Ausgang, um Impulse mit f&sub0;/nm bps zur
Abgrenzung von Rahmen zu erzeugen.
-
Danach wird die Synchronisationserfassung für jeden Rahmen
ausgeführt. Als Rückwärtssynchronisationsschutz wird eine
Überprüfung durchgeführt, um zu bestimmen, ob eine
Übereinstimmung mehrere Male erfaßt wird oder nicht und, wenn
das Rahmensynchronisationssignalmuster für eine vorgegebene
Anzahl von Malen aufeinanderfolgend erfaßt wird, wird
festgestellt, daß eine Rahmensynchronisation hergestellt
worden ist, um einen Rahmensynchronisationsimpuls F.Sync
aus zugeben.
-
Wie in Fig. 3 gezeigt, umfaßt der Zähler 11 mit variablem
Ausgang einen Zähler CNT1 für eine erste Stufe und einen
Zähler CNT2 für eine zweite Stufe zum Zählen von Takten mit
einer Frequenz von f&sub0;. Der Zähler CNT1 erzeugt Takte mit
f&sub0;/k und der Zähler CNT2 erzeugt Takte mit f&sub0;/n. Wenn
n = 4 und k = 2 ist, ist der Zähler CNT1 ein 1/2
Frequenzteilungszähler und der Zähler CNT2 ist ein 1/4
Frequenzteilungszähler. Entsprechend der Moduswählsignale des
Synchronisationsschutzabschnitts 9 wählt ein Wähler SEL Takte
der Zähler CNT1 oder CNT2 und gibt die gewählten Takte aus.
Durch Anlegung eines Schiebeimpulses an einen
Zählungs-Aktivierungsanschluß EN des Zählers CNT1, wird die
Zählung verschoben.
-
In Fig. 4 entsprechend n = 4 ist der
Serien-zu-Parallel-Wandlungsabschnitt 1 und der
Verriegelungsabschnitt 2 mit vier Bit aufgebaut. Wenn das
Rahmensynchronisationssignalmuster auf den Registern SR1, SR2,
SR3 und SR4 des Serien-zu-Parallel-Wandlungsabschnitts 1 nicht
aufscheint, ist das Moduswählsignal "L" und der
Verriegelungszyklus ist Tk = k/f&sub0; (sek). Durch Verschiebung
eine Zählung des Zählers 11 mit variablem Ausgang gemäß einem
Schiebeimpuls werden die Inhalte der jeweiligen Register
sequentiell um ein Bit verschoben und durch den
Verriegelungsabschnitt 2 mit Verriegelungstakten von f&sub0;/k
verriegelt. Wenn das Rahmensynchronisationssignalmuster mit
F1, F2, F3 und F4 auftritt, wie mit einem geschlossenen
Rechteck angedeutet, wird eine Synchronisation erfaßt, so daß
das Moduswählsignal auf "H" geändert wird. Dann werden die
Daten mit Verriegelungstakten von f&sub0;/k verriegelt und der
Verriegelungszyklus wird Tn = n/f&sub0; (sek). Ein Rücksetzsignal
wird ausgegeben, um den Zähler 8 zurückzusetzen.
-
Gemäß der in den Fig. 2 bis 4 gezeigten Ausführungsform wird
die Synchronisationserfassung bei einer hohen Geschwindigkeit
vor der Erfassung des Rahmensynchronisationssignals mit
Verriegelungszyklen von f&sub0;/k (k < n) so ausgeführt, daß eine
schlechteste Synchronisationserfassungszeit auf Tmax = kTf
(wobei Tf Rahmenzyklen sind) (2 ≤ k < n) verkürzt wird. Wenn
eine Betriebsgeschwindigkeit des Rahmenverarbeitungsabschnitts
unter Berücksichtigung des Gesamtgleichgewichts einer
Rahmensynchronisationsschaltung auf die Hälfte (entsprechend k
= 2) einer Übertragungsgeschwindigkeit eingestellt wird, wird
die Synchronistionserfassungszeitperiode, die in dem in Fig.
27 gezeigten Beispiel des Standes der Technik n Rahmen betrug,
auf zwei Rahmen verkürzt. Nach der Erfassung des
Rahmensynchronisationssignals wird andererseits der
Synchronisationsherstellungsprozeß bei einer niedrigen
Geschwindigkeit von f&sub0;/n ausgeführt. Somit kann ein
Hochgeschwindigkeitsbetrieb und eine kurze
Synchronisationsherstellungszeit gleichzeitig realisiert
werden.
-
Fig. 5 ist eine Ansicht, die einen grundlegenden Aufbau eines
zweiten Aspekts der vorliegenden Erfindung zeigt. In Fig. 5
ist der grundlegende Aufbau einer
Rahmensynchronisationsvorrichtung gezeigt. Die
Rahmensynchronisationsvorrichtung ist an der Empfangsseite
eines PCM-Kommunikationssystems vorgesehen, in dem Rahmen, die
jeweils ein Rahmensynchronisationssignal mit n Bit oder einen
Teil davon umfassen, welches kollektiv in dem Rahmen
angeordnet ist, seriell bei einer Rate von f&sub0; (bps)
übertragen werden. Die Vorrichtung umfaßt eine
Verriegelungseinrichtung 101, eine parallele
Synchronisationserfassungseinrichtung 102A und eine
Ausgangswähleinrichtung 104.
-
Die Verriegelungseinrichtung 101 wandelt eingegebene serielle
Signale in parallele Signale um und verriegelt die parallelen
Signale.
-
Die Synchronisationserfassungseinrichtung 102 erfaßt das
Rahmensynchronisationssignal in den verriegelten Signalen.
-
Die parallele Synchronisationserfassungseinrichtung 102 weist
eine Vielzahl von Synchronisationserfassungsabschnitten auf,
die jeweils sequentiell verschiedene n Bits von einer um ein
Bit verschobenen Position der verriegelten Signale aufnehmen,
um das Rahmensynchronisationssignal zu erfassen.
-
Die Erzeugungseinrichtung 103 für das
Verriegelungszeisteuerungssignal stellt für die
Verriegelungseinrichtung 101
Verriegelungszeitsteuerungsimpulse mit f&sub0;/k (Hz) (n > k ≥ 2)
vor der Erfassung des Rahmensynchronisationssignals und mit
f&sub0;/n (Hz) nach der Erfassung des
Rahmensynchronisationssignals bereit.
-
Die Ausgangswähleinrichtung 104 extrahiert Signale von den
verriegelten Signalen in einem Zeitschlitz an Positionen
entsprechend zu dem Synchronisationserfassungsabschnitt, von
dem das Synchronisationssignal erfaßt worden ist und gibt die
extrahierten Signale aus.
-
Gemäß dem in Fig. 5 gezeigten zweiten Aspekt der vorliegenden
Erfindung kann die Ausgangswähleinrichtung 104 eine
Wählereinrichtung sein, um Signale aus einer Vielzahl von
Ausgangsleitungen der Verriegelungseinrichtung 101 in einem
Zeitschlitz entsprechend der Steuerung der parallelen
Synchronisationserfassungseinrichtung 102A, die das
Rahmensynchronisationssignal erfaßt hat, auszuwählen oder die
Ausgangswähleinrichtung 104 kann eine Phasenwähleinrichtung
sein, um die Phase eines Verriegelungszeitsteuerungsimpulses
der Verriegelungszeitsteuerungssignal-Erzeugungseinrichtung
103 gemäß der Steuerung der parallelen
Synchronisationserfassungseinrichtung 102A, die das
Rahmensynchronisationssignal erfaßt hat, zu ändern.
-
Im Betrieb der in Fig. 5 gezeigten
Rahmensynchronisationsvorrichtung werden eingegebene serielle
Daten für jede (n + k - 1) Bits mit Takten von f&sub0; Hz durch
einen Serien-zu-Parallel-Wandlungsabschnitt in der
Verriegelungseinrichtung 101 in parallele Ausgänge mit jeweils
(n + k - 1) Bits umgewandelt. Vor der Erfassung des
Rahmensynchronisationssignals werden die parallelen Ausgänge
für jede (n + k - 1) Bits mit Verriegelungsimpulsen mit f&sub0;/k
Hz durch den Verriegelungsabschnitt verriegelt. Die
Synchronisationserfassungsabschnitte sind k-mal vorhanden, um
das Rahmensynchronisationssignal in den verriegelten Daten bei
einem Verriegelungszyklus von Tk = k/f&sub0; zu erfassen, so daß
eine Synchronisation innerhalb eines Rahmens erfaßt werden
kann. Nach der Erfassung des Rahmensynchronisationssignals
wird die Frequenz des Verriegelungsimpulses auf f&sub0;/n Hz
geändert, um die Erfassung mit einem Verriegelungszyklus von
Tn = n/f&sub0; zu wiederholen. Wenn kein Übertragungsfehler
vorhanden ist, wird die Synchronisationserfassung für jeden
Rahmen durchgeführt. Wenn eine Synchronisation für eine
vorgegebene Anzahl von Malen erfaßt wird, wird bestimmt, daß
eine Synchronisation hergestellt worden ist. Von den
parallelen Ausgängen mit (n + k + 1) Bits in dem
Verriegelungsabschnitt werden n Bit entsprechend einer Nummer
des Synchronisationserfassungsabschnittes der k-mal
vorhandenen Synchronisationserfassungsabschnitte, welcher das
Rahmensynchronisationssignal erfaßt hat, extrahiert, um
Ausgänge für den einen benötigten Zeitschlitz zu erzeugen.
-
Fig. 6 ist eine Ansicht, die eine zweite Ausführungsform der
vorliegenden Erfindung auf der Grundlage des in Fig. 5
gezeigten grundlegenden Aufbaus zeigt. In der Figur sind die
gleichen Teile wie die in Fig. 2 gezeigten mit den gleichen
Bezugszeichen bezeichnet und ein Bezugszeichen 11 bezeichnet
einen Zähler mit variablem Ausgang, 12 einen
Parallel-Synchronisationserfassungsabschnitt, 13 einen
Synchronisationssteuerabschnitt und 14 einen Wähler.
-
Fig. 7 ist eine Ansicht, die ein Beispiel der Anordnung des in
der Fig. 6 gezeigten Zählers 11 mit variablem Ausgang zeigt;
Fig. 8 ist eine Ansicht, die ein Beispiel der Anordnung eines
Synchronisationsverarbeitungsabschnitts zeigt, der einen
Zähler 8, einen Synchronisationsschutzabschnitt 9, den
Parallel-Synchronisationserfassungsabschnitt 12 und den
Synchronisationssteuerabschnitt 13 umfaßt, die in der Fig. 6
gezeigt sind; und Fig. 9 ist ein Zeitablaufdiagramm, welches
Signale von jeweiligen in den Fig. 6 und 7 gezeigten
Abschnitten zeigt. In der Figur wird angenommen, daß n = 4 und
k = 2 ist.
-
Ein Serien-zu-Parallel(S/P)-Wandlungsabschnitt 1, ein
Verriegelungsabschnitt 2 und der Zähler 11 mit variablem
Ausgang bilden einen Hochgeschwindigkeitsabschnitt, welcher
identisch mit dem in Fig. 26 gezeigten ist. Jedoch ist sowohl
der Serien-zu-Parallel-Wandlungsabschnitt 1 als auch der
Verriegelungsabschnitt 2 mit (n + k - 1) Bits aufgebaut.
Eingangsdaten von f&sub0; bps werden mit Takten von f&sub0; Hz
umgewandelt und mit Takten von f&sub0; Hz und mit denjenigen des
Zählers 11 mit variablem Ausgang verriegelt, um Ausgangsdaten
mit jeweils (n + k - 1) Bit zu erzeugen. Der Zähler 11 mit
variablem Ausgang besitzt den gleichen Aufbau wie derjenige,
der unter Bezugnahme auf die Fig. 2 und 3 erläutert wurde,
aber er verschiebt keine Zählungen und besitzt somit keinen
Schiebeimpulseingang.
-
Bevor ein Synchronisationserfassungsabschnitt 7 ein
Rahmensynchronisationssignal erfaßt, erzeugt der Zähler 11 mit
variablem Ausgang unterteilte Ausgänge mit f&sub0;/k gemäß einem
Moduswählsignal von dieser Synchronisationsschutzschaltung 9.
Mit den geteilten Ausgängen verriegelt der
Verriegelungsabschnitt 2 die Eingangsdaten, um Ausgangsdaten
mit jeweils (n + k - 1) Bit zu erzeugen.
-
Die Einzelheiten des
Parallel-Synchronisationserfassungsabschnitts 12 sind in Fig. 8 dargestellt und dieser umfaßt
eine Anzahl k von n-Bit Synchronisationserfassungsabschnitten
#1 bis #k. Jeder der Synchronisationserfassungsabschnitte
nimmt sequentiell ein Signal mit n Bit von einer um ein Bit
verschobenen Position der parallelen Signale mit jeweils (n +
k - 1) Bit auf und vergleicht das Signal sequentiell mit einem
vorgegebenen Rahmensynchronisationssignalmuster. Wenn
irgendeiner der Synchronisationserfassungsabschnitte eine
Übereinstimmung erfaßt, wird ein Übereinstimmungsimpuls
erzeugt.
-
Wenn der Parallel-Synchronisationserfassungsabschnitt 12 eine
Übereinstimmung mit dem Rahmensynchronisationssignalmuster
erfaßt, erzeugt der Synchronisationsschutzabschnitt 9 das
Moduswählsignal, um den Zähler 11 mit variablem Ausgang zu
veranlassen, frequenzunterteilte Ausgänge mit f&sub0;/n so zu
erzeugen, daß Daten für jeden Zeitschlitz durch den
Verriegelungsabschnitt 2 verriegelt werden.
-
In dem Synchronisationssteuerabschnitt 13 verarbeitet eine
ODER-Schaltung OR gemäß eine logischen Summe von
Übereinstimmungsimpulsen der k-mal vorhandenen
Synchronisationserfassungsabschnitte, um ein Rücksetzsignal
zum Zurücksetzen des Zählers 8 zu erzeugen. Ferner wird ein
Ausblendsignal oder Strobe-Signal erzeugt, um eine Nummer des
Synchronisationserfassungsabschnitts, welcher den
Übereinstimmungsimpuls erzeugt hat, in einen Steuerspeicher
MEM zu schreiben. Der Zähler 8 ist ein Zähler mit niedriger
Geschwindigkeit, um Zählimpulse von f&sub0;/n des Zählers 11 mit
variablem Ausgang zu zählen, um Impulse mit f&sub0;/nm bps zur
Abgrenzung von Rahmen zu erzeugen
-
Der Synchronisationsschutzabschnitt 9 spricht auf einen
Ausgang des Zählers 8 an und wenn das nächste
Rahmensynchronisationssignal erfaßt wird, bestimmt er, ob der
Parallel-Synchronisationserfassungsabschnitt 12 wieder eine
Übereinstimmung erfaßt oder nicht. Zu dieser Zeit wird ein
Wähler SEL durch einen Ausgang des Steuerspeichers MEM
gesteuert, um einen Ausgang des
Synchronisationserfassungsabschnitts, welcher vorher eine
Übereinstimmung erfaßt hat, zu wählen, so daß der
Übereinstimmungserfassungsprozeß für den gleichen Zeitschlitz
ausgeführt werden kann. Dieser Betrieb wird in dem
Synchronisationsschutzabschnitt 9 als Rückwärtsschutz mehrmals
wiederholt. Wenn das Rahmensynchronisationssignalmuster
nacheinander für eine vorgegebene Anzahl von Malen erfaßt
wird, wird bestimmt, daß eine Rahmensynchronisation
hergestellt worden ist und ein Rahmensynchronisationsimpuls
F.sync wird ausgegeben.
-
Gleichzeitig steuert der Synchronistationssteuerabschnitt 13
den Wähler 14 gemäß dem Ausgang des Steuerspeichers MEM, um
n-Teile von Signalen aus n + k - 1 Leitungen von parallelen
Signalausgängen des Verriegelungsabschnitts 2 entsprechend zu
dem Synchronisationserfassungsabschnitt zu wählen, welcher eine
Übereinstimmung in dem
Parallel-Synchronisationserfassungsabschnitt 12 erfaßt hat. Demzufolge erzeugt der Wähler 14
Ausgangsdaten mit f&sub0;/n bps.
-
In Fig. 9, entsprechend n = 4 und k = 2 besteht der
Serien-zu-Parallel-Wandlungsabschnitt 1 und der
Verriegelungsabschnitt 2 aus fünf Bit. Wenn das
Rahmensynchronisationssignalmuster auf den Registern SR1, SR2,
SR3 und SR4 des Serien-zu-Parallel-Wandlungsabschnitts 1 nicht
aufscheint, ist das Moduswählsignal "L", so daß der
Verriegelungszyklus Tk = k/f&sub0; (sek) ist. Die Inhalte der
jeweiligen Register werden sequentiell um ein Bit verschoben
und durch den Verriegelungsabschnitt 2 mit Verriegelungstakten
von f&sub0;/k verriegelt. Wenn das
Rahmensynchronisationssignalmuster von F1, F2, F3 und F4
auftritt, so wie mit einem geschlossenen Rechteck angedeutet,
wird eine Synchronisation erfaßt, um das Moduswählsignal auf
"H" zu ändern. Dann werden die Daten mit Verriegelungstakten
von f&sub0;/n so verriegelt, daß die Verriegelungszyklen gleich
Tn = n/f&sub0; (sek.) werden und ein Rücksetzsignal wird zur
Zurücksetzung der Zählers 8 herausgegeben. Gleichzeitig wird
eine Zahl (1,0) des Synchronisationserfassungsabschnitts durch
ein Strobe-Signal in den Steuerspeicher MEM geschrieben.
Entsprechend wählt der Wähler 14 Ausgänge der Register LR1 bis
LR4 des Verriegelungsabschnitts 2 und gibt diese aus.
-
Gemäß der in den Fig. 6 bis 8 gezeigten Vorrichtung wird die
Verriegelung mit einem Zyklus von f&sub0;/k (k < n) vor der
Erfassung des Rahmensynchronisationssignals ausgeführt, um die
Synchronisationserfassung mit hoher Geschwindigkeit
durchzuführen. Zusätzlich führen die k-mal vorhandenen
Synchronisationserfassungsabschnitte den
Synchronisationserfassungsprozeß parallel so durch, daß das
Synchronisationssignal innerhalb eines Rahmens erfaßt werden
kann, um eine Synchronisationsherstellungszeit zu realisieren,
die derjenigen des in Fig. 12 gezeigten ersten Beispiels des
Standes der Technik entspricht. Nach der Erfassung des
Rahmensynchronisationssignals wird der
Synchronisationsherstellungsprozeß andererseits mit einem
Zyklus von f&sub0;/n ausgeführt und deshalb werden ein
Hochgeschwindigkeitsbetrieb und eine kurze
Synchronisationsherstellungszeit gleichzeitig realisiert.
-
Nach der Erfassung des Synchronisationssignals wird der an
einer Ausgangsstufe eingefügte Wähler 14 auf der Grundlage der
Nummer des Synchronisationserfassungsabschnitts gesteuert,
welcher unter den Parallel-Synchronisations-
Verarbeitungsabschnitten das Synchronisationssignal erfaßt hat
und in den Steuerspeicher geschrieben wurde, um Ausgangsdaten
für einen erforderlichen Zeitschlitz zu erhalten.
-
In der zweiten Ausführungsform kann sich mit anwachsendem k
eine Betriebsgeschwindigkeit des Synchronisationsherstellungs-
Verarbeitungsabschnitts verkleinern. Hier muß die Anzahl der
Synchronisationserfassungsabschnitte erhöht werden.
-
Fig. 10 ist eine Ansicht, die eine dritte Ausführungsform der
vorliegenden Erfindung auf Grundlage des in Fig. 5 gezeigten
zweiten Aspekts zeigt. In der Figur sind die gleichen Teile
wie die in Fig. 7 gezeigten mit den gleichen Bezugszeichen
bezeichnet und ein Bezugszeichen 15 ist ein
Zähler mit variablem Ausgang mit einer Phasensteuerfunktion.
In Fig. 10 ist der Aufbau eines
Synchronisationsverarbeitungsabschnitts mit einem Zähler 8,
einem Synchronisationsschutzabschnitt 9, einem
Parallel-Synchronisationserfassungsabschnitt 12 und einem
Synchronisations-Steuerabschnitt 13 der gleiche, wie der in
Fig. 8 gezeigte.
-
Fig. 11 ist eine Ansicht, die ein Beispiel des Aufbaus des
Zählers 15 mit variablem Ausgang und mit einer
Phasensteuerfunktion der Ausführungsform aus Fig. 10 zeigt.
-
Wenn in den Fig. 10 und 11 der parallele
Synchronisations-Erfassungsabschnitt 12 ein
Rahmensynchronisationssignal erfaßt, wird eine Nummer des
Synchronisations-Erfassungsabschnitts, welcher das
Rahmensynchronisationssignal erfaßt hat, in einen
Steuerspeicher MEM geschrieben. Auf der Grundlage eines
Phasen-Wählsignals entsprechend der gespeicherten Nummer von
dem Steuerspeicher MEM wählt ein Phasenwähler PHASE SEL
Ausgangsphasen von Φ 1 bis Φ k eines Zählers CNT2.
Dementsprechend wird von den
Verriegelungs-Zeitsteuerungsimpulsen mit f&sub0;/n von k Leitungen, die jeweils
unterschiedliche Phasen aufweisen, ein Impuls entsprechend zu
dem Synchronisations-Erfassungsabschnitt, welcher das
Rahmensynchronisationssignal erfaßt hat, dem
Verriegelungsabschnitt 2 eingegeben. Deshalb werden aus den n
Ausgangsleitungen des Verriegelungsabschnitts 2 Ausgangsdaten
für einen erforderlichen Zeitschlitz, welcher dem
Synchronisations-Erfassungsabschnitt entspricht, welcher das
Rahmensynchronisationssignal erfaßt hat, bereitgestellt.
-
Fig. 12 ist eine Ansicht, die eine vierte Ausführungsform der
vorliegenden Erfindung auf der Grundlage des in Fig. 5
gezeigten zweiten Aspekts zeigt. In der Figur sind die
gleichen Teile, wie die in Fig. 10 gezeigten, mit gleichen
Bezugszeichen bezeichnet und ein Bezugszeichen 16 ist eine
Schiebeimpuls-Erzeugungsschaltung. In Fig. 12 ist der Aufbau
eines Synchronisationsverarbeitungsabschnitts mit einem Zähler
8, einem Synchronisationsschutzabschnitt 9, einem parallelen
Synchronisationserfassungsabschnitt 12 und einem
Synchronisationssteuerabschnitt 13 der gleiche wie der in Fig.
8 gezeigte.
-
Wenn in Fig. 12 der parallele
Synchronisationserfassungsabschnitt 12 ein
Rahmensynchronisationssignal erfaßt, wird eine Nummer des
Synchronisationserfassungsabschnitts, welche das
Rahmensynchronisationssignal erfaßt hat, in einen
Steuerspeicher MEM geschrieben. Gemäß der in Fig. 12
dargestellten Ausführungsform ist anstelle einer Änderung der
Phase eines Ausgangstakts mit f&sub0;/n des Zählers 15 mit
variablem Ausgang durch den Phasenwähler PHASE SEL, wie in der
Fig. 10 gezeigten Ausführungsform, ein
Schiebeimpuls-Erzeugungsabschnitt 16 vorgesehen, der durch
einen Steuerausgang des Synchronisationssteuerabschnitts 13
gesteuert wird. Entsprechend eines Ausgangsimpulses des
Schiebeimpuls-Erzeugungsabschnitts 16 wird die Zählung eines
Zählers 15 mit variablem Ausgang zur Steuerung eines
Verriegelungszeitpunkts des Verriegelungsabschnitts 2
verschoben, um den gleichen Betrieb, wie denjenigen der in
Fig. 10 gezeigten Ausführungsform zu realisieren.
-
Fig. 13 ist eine Ansicht, die einen grundlegenden Aufbau eines
dritten Aspekts der vorliegenden Erfindung zeigt. Die in Fig.
13 gezeigte Rahmensynchronisationsvorrichtung ist an der
Empfangsseite eines PCM-Kommunikationssystems vorgesehen, in
dem Rahmen, die jeweils ein kollektiv in dem Rahmen
angeordnetes Rahmensynchronisationssignal mit n Bits oder
einem Teil davon umfassen, seriell gesendet werden. Die in der
Fig.
-
13 gezeigte Vorrichtung umfaßt eine Verriegelungseinrichtung
101B, eine parallele Synchronisationserfassungseinrichtung
102B und eine Ausgangswähleinrichtung 104B.
-
Die Verriegelungseinrichtung 101B wandelt eingegebene serielle
Signale in parallele Signale um und verriegelt die parallelen
Signale.
-
Die Parallel-Synchronisationserfassungseinrichtung 102B weist
eine Vielzahl von Synchronisationserfassungsabschnitten auf,
die jeweils sequentiel verschiedene n Bits von einer um ein
Bit verschobenen Position des durch die
Verriegelungseinrichtung 101B verriegelten Signals aufnehmen,
um das Rahmensynchronisationssignal zu erfassen.
-
Die Ausgangswähleinrichtung 104B extrahiert Signale von den
durch die Verriegelungseinrichtung 101B verriegelten Signalen
in einem Zeitschlitz an Positionen, die dem
Synchronisationserfassungsabschnitt entsprechen, von dem das
Synchronisationssignal erfaßt worden ist, und gibt die
extrahierten Signale ab.
-
Die Ausgangswähleinrichtung 104B kann eine Wähleinrichtung
sein, um aus einer Vielzahl von Ausgangsleitungen der
Verriegelungseinrichtung 101B in einem Zeitschlitz
entsprechend der Steuerung des
Synchronisationserfassungsabschnitts, welcher das
Rahmensynchronisationssignal erfaßt hat, Signale auszuwählen,
oder die Ausgangswähleinrichtung 104B kann eine
Taktphasen-Wähleinrichtung sein, um einen
Verriegelungszeitpunkt der Verriegelungseinrichtung 101B
entsprechend der Steuerung des
Synchronisationserfassungsabschnitts, der das Rahmensynchronisationssignal erfaßt hat,
zu verändern.
-
Beim Betrieb der in Fig. 13 gezeigten Vorrichtung werden 2n-1
Bits bei einem einzigen Verriegelungszeitpunkt verriegelt und
ein paralleler Prozeß wird durch die n-mal vorhandenen
Synchronisationserfassungsabschnitte ausgeführt, um unter den
sequentiell um .ein Bit verschobenen n-Bit Signalen ein
Rahmensynchronisationssignal zu erfassen. Somit kann das
Rahmensynchronisationssignal innerhalb eines Rahmens erfaßt
werden.
-
Von den n-mal vorhandenen
Synchronisationserfassungsabschnitten wird die Nummer des
Synchronisationserfassungsabschnitts, welcher das Rahmensynchronisationssignal erfaßt
hat, in einem Speicher gespeichert und dementsprechend wird
die Ausgangswähleinrichtung 104B gesteuert, um Signale in
einem Zeitschlitz aus den 2n - 1 Teilen von Datenausgängen zu
extrahieren, um einen Ausgang mit einer erforderlichen
Rahmensynchronisation zu erhalten.
-
Alternativ kann der Wähler unter Verwendung der Nummer des
Synchronisations-Erfassungsabschnitts, welcher die
Synchronisation erfaßt hat und in dem Speicher gespeichert
wurde, die Phase eines
Verriegelungszeitsteuerungsimpulses steuern, um einen Ausgang mit der erforderlichen
Rahmensynchronisation zu erhalten.
-
Als weitere Alternative und aufgrund der Nummer des
Synchronisationserfassungsabschnitts, welcher die
Synchronisation erfaßt hat und in dem Speicher gespeichert
wurde, können Zählungen eines Zählers zur Erzeugung eines
Verriegelungszeitsteuerimpulses verschoben werden, um die
Phase des Verriegelungszeitsteuerungsimpulses zu steuern, um
so Ausgänge mit der erforderlichen Rahmensynchronisation zu
erhalten.
-
Gemäß der in Fig. 13 gezeigten Anordnung weist ein
Hochgeschwindigkeitsabschnitt kein Schleifensystem auf und
somit tritt das Problem einer Verzögerungszeit nicht auf.
Deshalb kann das System fast bei der maximalen
Betriebsgeschwindigkeit der verwendeten Einrichtungen
betrieben werden.
-
Andererseits wird der
Rahmensynchronisationserfassungsabschnitt mit einem Schleifensystem bei einer Geschwindigkeit
von 1/n betrieben und durch die maximale
Betriebsgeschwindigkeit der verwendeten Einrichtungen nicht
beeinträchtigt. Ferner kann die Rahmensynchronisations-
Herstellungszeit durch den parallelen
Rahmensynchronisationserfassungsbetrieb verkürzt werden.
-
Fig. 14 ist eine Ansicht, die eine fünfte Ausführungsform der
vorliegenden Erfindung aufgrund des in Fig. 13 gezeigten
dritten Aspekts zeigt. In der Figur sind die gleichen Teile
wie die wie in Fig. 26 gezeigten mit gleichen Bezugszeichen
bezeichnet und ein Bezugszeichen 12a bezeichnet einen
parallelen Synchronisationserfassungsabschnitt, 13a einen
Synchronisationssteuerabschnitt und 14a einen Wähler.
-
Fig. 15 ist eine Ansicht, die ein Beispiel der Anordnung eines
Synchronisationsverarbeitungsabschnitts mit einem in Fig. 14
gezeigten Zähler 8, einem Synchronisationsschutzabschnitt 9,
dem parallelen Synchronisationsschutzabschnitt 12a und dem
Synchronisationssteuerabschnitt 13a zeigt und Fig. 16 ist ein
Zeitablaufdiagramm, welches Signale der jeweiligen in den Fig.
14 und 15 gezeigten Abschnitte zeigt. In der Figur ist die
Anzahl von Bits, die einen Zeitschlitz bilden, beispielsweise
gleich drei.
-
Ein Serien-zu-Parallel-Wandlungsabschnitt 1, ein
Verriegelungsabschnitt 2 und ein Zähler 3 bilden einen
Hochgeschwindigkeitsabschnitt, der der gleiche ist, wie der in
Fig. 27 gezeigte. Jedoch umfaßt sowohl der
Serien-zu-Parallel-Wandlungsabschnitt 1 als auch der
Verriegelungsabschnitt 2n-1 Bits. Eingangsdaten mit f&sub0; bps
werden mit Takten von f&sub0; Hz in parallele Signale umgewandelt
und zyklisch mit Zeitschlitzzyklen mit Takten von f&sub0; Hz und
f&sub0;/n Hz verriegelt, um parallele Ausgänge mit jeweils 2n-1
Bit zu erzeugen.
-
Die Einzelheiten des parallelen
Synchronisationserfassungsabschnitts 12A sind in Fig. 15
gezeigt und besteht aus n-mal vorhandenen
Synchronisationserfassungsabschnitten #1 bis #n mit jeweils n Bits. Jede der
Synchronisationserfassungsabschnitte nimmt sequentiell ein
Signal mit n-Bit von einer um ein Bit verschobenen Position
der parallelen Signale mit jeweils 2n-1 Bit auf und vergleicht
das Signal sequentiell mit einem vorgegebenen
Rahmensynchronisationssignalmuster. Wenn irgendeiner der
Synchronisationserfassungsabschnitte eine Übereinstimmung
erfaßt, wird ein Übereinstimmungsimpuls erzeugt.
-
In dem Synchronisationssteuerabschnitt 13A ermittelt eine
ODER-Schaltung OR eine logische Summe von
Übereinstimmungsimpulsen der n-mal vorhandenen
Synchronisationserfassungsabschnitte, um einen Ausgang zur
Zurücksetzung des Zählers 8 zu erzeugen. Ferner wird ein
Strobe-Signal erzeugt, um eine Nummer des
Synchronisationserfassungsabschnitts, welcher den
Übereinstimmungsimpuls erzeugt hat, in einen Steuerspeicher
MEM zu schreiben.
-
Der Synchronisationsschutzabschnitt 9 spricht auf den Ausgang
des Zählers 8 an und wenn das nächste
Rahmensynchronisationssignal erfaßt wird, bestimmt er, ob der
parallele Synchronisationserfassungsabschnitt 12A wieder eine
Übereinstimmung erfaßt oder nicht. Zu dieser Zeit wird ein
Wähler SEL durch einen Ausgang des Steuerspeichers MEM
gesteuert, um Ausgänge des
Synchronisationserfassungsabschnitts, der vorher eine
Übereinstimmung erfaßt hat, zu wählen, so daß der
Übereinstimmungserfassungsprozeß für den gleichen Zeitschlitz
ausgeführt werden kann. Dieser Betrieb wird als ein
Rückwärtsschutz in dem Synchronisationserfassungsabschnitt 9
mehrere Male wiederholt. Wenn das
Rahmensynchronisationssignalmuster aufeinanderfolgend eine
vorgegebene Anzahl von Malen erfaßt wird, wird bestimmt, daß
die Rahmensynchronisation hergestellt worden ist und ein
Rahmensynchronisationsimpuls F.Sync wird ausgegeben.
-
Gleichzeitig steuert der Synchronisationssteuerabschnitt 13a
den Wähler 14a gemäß dem Ausgang des Steuerspeichers MEM, um n
Teile von Signalen aus den 2n-1 Teilen von parallelen
Signalausgängen des Verriegelungsabschnitts 2 entsprechend dem
Synchronisationserfassungsabschnitt, der in dem parallelen
Synchronisationserfassungsabschnitt 11 eine Übereinstimmung
erfaßt hat, auszuwählen. Dementsprechend erzeugt der Wähler 13
Ausgangsdaten mit f&sub0;-n bps.
-
In Fig. 16, die n = 3 entspricht, besteht sowohl der
Serien-zu-Parallel-Wandlungsabschnitt 1 als auch der
Verriegelungsabschnitt 2 aus fünf Bit. Ein
Rahmensynchronisationssignalmuster mit F1, F2 und F3 der
Register LR2 bis LR4 des Verriegelungsabschnitts 2 wird durch
den Synchronisationserfassungsabschnitt #2 erfaßt und als
Folge davon wird der Zähler 8 zurückgesetzt und eine Zahl (0,
1, 0) des Synchronisationserfassungsabschnitts wird durch ein
Strobe-Signal in den Steuerspeicher MEM geschrieben.
Demzufolge wählt der Wähler 14a Ausgänge der Register LR1 bis
LR3 des Verriegelungsabschnitts 2 und gibt diese aus.
-
Entsprechend der in den Fig. 14 bis 16 gezeigten Vorrichtung
arbeitet der parallele Synchronisationserfassungsabschnitt von
einem freien Laufzustand bis zu einer Zeit, wenn das
Rahmensynchronisationssignal zum erstenmal erfaßt wird. Falls
kein Übertragungsfehler vorliegt, wird das
Rahmensynchronisationssignal immer innerhalb eines Rahmens erfaßt, so daß eine
Synchronistionsherstellungszeit verkürzt werden kann. Nach der
Erfassung des Synchronisationssignals ist ein Zeitschlitz, in
dem das Rahmensynchronisationssignal in verriegelten Signalen
vorhanden ist, bekannt, da er durch den Steuerspeicher MEM
angezeigt wird. Deshalb ist es möglich, unter den 2n-1 Teilen
von parallelen Signale n Teile von erforderlichen
Datenausgängen zu extrahieren.
-
Obwohl in dieser Ausführungsform ein Zeitschlitz aus n Bits
besteht und das Rahmensynchronisationssignal ebenfalls aus n
Bits besteht, kann das Rahmensynchronisationssignal alternativ
aus n' Bits bestehen und die Anzahl der
Synchronisationserfassungssignalleitungen kann 2n'- 1 sein, um
das gleiche Ergebnis wie die folgenden Definitionen zu
erhalten:
-
Wenn 2n' - 1 < n ist, dann ist die Anzahl von Verriegelungen
gleich n; und
-
wenn 2n' - 1 ≥ n ist, dann ist die Anzahl von Verriegelungen
gleich 2n' - 1.
-
Fig. 17 ist eine Ansicht, die eine sechste Ausführungsform der
vorliegenden Erfindung aufgrund des in der Fig. 13 gezeigten
dritten Aspekts zeigt. In der Figur sind die gleichen Teile
wie die in Fig. 14 gezeigten mit gleichen Bezugszeichen
bezeichnet und die Bezugszeichen 2A und 2B bezeichnen
Verriegelungsabschnitte, die jeweils n Bits umfassen und 2C
einen Wähler. Gemäß der in Fig. 17 gezeigten Ausführungsform
gibt ein Serien-zu-Parallel-Wandlungsabschnitt 1 n Bits aus,
für die die Verriegelungsabschnitte 2A und 2B, die jeweils n
Bits speichern, und parallel angeordnet sind, um alternierend
n Bits im Ansprechen auf Takte Φ 1 und Φ 2 mit f&sub0;/2n von
einem Zähler 3 zu verriegeln. Durch Lesen der Ausgänge der
Verriegelungsabschnitte 2A und 2B alternierend durch den
Wähler 2C im Ansprechen auf den Takt mit f&sub0;/n von dem Zähler
3 werden parallele Ausgänge mit jeweils 2n-1 Bits erzeugt. Die
durchgeführten Prozesse sind die gleichen wie die in Fig. 14
gezeigten und ein Rahmensynchronisationsbetrieb kann in der
gleichen Weise realisiert werden.
-
Fig. 18 ist eine Ansicht, die eine siebte Ausführungsform
aufgrund des dritten Aspekts der vorliegenden Erfindung zeigt.
In der Figur sind gleiche Teile wie die in Fig. 14 gezeigten
mit gleichen Symbolen bezeichnet und ein Bezugszeichen 15 ist
ein Wähler.
-
Fig. 19 ist eine Ansicht, die ein Beispiel des Aufbaus des
Synchronisationsverarbeitungsabschnitts zeigt, der den Zähler
8, den Synchronisationsschutzabschnitt 9, den parallelen
Synchronisationserfassungsabschnitt 12a und den
Synchronisationssteuerabschnitt 13b umfaßt, die in Fig. 18
gezeigt sind und Fig. 20 ist ein Zeitablaufdiagramm, welches
Signale der jeweiligen in Fig. 6 und 7 gezeigten Signale und
ein Beispiel zeigt, bei dem ein Zeitschlitz aus n = 3 Bit
besteht.
-
Der Hochgeschwindigkeitsabschnitt umfaßt den
Serien-zu-Parallel-Wandlungsabschnitt 1, den
Verriegelungsabschnitt 2 und den Zähler 3, ähnlich wie der
Aufbau in Fig. 14. Der Unterschied zwischen der Fig. 14 und
der Fig. 18 besteht darin, daß die Phase eines
Verriegelungszeitsteuerungssignals mit f&sub0;/n Hz, welches von
dem Zähler 3 an dem Verriegelungsabschnitt 2 in Fig. 14
bereitgestellt wird, in Fig. 18 durch den Wähler 15 von Φ 1
bis Φ n verändert wird. Der
Serien-zu-Parallel-Wandlungsabschnitt 1 wandelt Eingangsdaten
mit f&sub0; bps mit Takten von f&sub0; Hz in parallele Signale um.
Der Verriegelungsabschnitt 2 verriegelt Ausgänge des
Serien-zu-Parallel-Wandlungsabschnitts 1 mit einer Periode des
Zeitschlitzes im Ansprechen auf die Takte mit f&sub0; Hz und
f&sub0;/n Hz, welche von dem Wähler 15 ausgegeben werden, um
parallele Ausgänge mit jeweils 2n-1 Bits zu erzeugen.
-
Der parallele Synchronisationserfassungsabschnitt 12a besitzt
den gleichen Aufbau wie bei der in Fig. 14 gezeigten
Ausführungsform und umfaßt n-mal vorhandene
Synchronisationserfassungsabschnitte #1 bis #n mit jeweils n
Bits. Jeder der Synchronisationserfassungsabschnitte nimmt von
einer um ein Bit verschobenen Position der parallelen Signale
mit jeweils 2n-1 Bit ein Signal mit n Bit auf und vergleicht
das Signal sequentiell mit einem vorgegebenen
Rahmensynchronisationssignalmuster, um einen
Übereinstimmungsimpuls zu überzeugen, wenn irgendeiner der
Synchronisationserfassungsabschnitte eine Übereinstimmung
erfaßt.
-
Eine ODER-Schalter OR in einem Synchronisationssteuerabschnitt
13b ermittelt eine logische Summe von Übereinstimmungsimpulsen
der n-mal vorhandenen Synchronisationserfassungsabschnitte, um
zur Zurücksetzung des Zählers 8 einen Ausgang zu erzeugen.
Gleichzeitig wird ein Strobe-Signal erzeugt, um die Nummer des
Synchronisationserfassungsabschnittes, welcher den
Übereinstimmungsimpuls erzeugt hat, in einem Steuerspeicher
MEM zu speichern.
-
Der Synchronisationsschutzabschnitt 9 spricht auf einen
Ausgang des Zählers 8 an und bestimmt, ob der parallele
Synchronisationserfassungsabschnitt 12a wieder eine
Übereinstimmung erfaßt, wenn das nächste
Rahmensynchronisationssignal erfaßt wird. Gleichzeitig wird
der Wähler 15 durch einen Wählersteuerausgang von dem Speicher
MEM gesteuert, um einen Verriegelungsimpuls in einem
Zeitschlitz zu erzeugen, zu dem die vorangegangene
Übereinstimmung erfaßt wurde. Dieses
Verriegelungszeitsteuerungssignal wird beispielsweise einem
ersten Synchronisationserfassungsabschnitt #1 eingegeben und
danach erfaßt der Synchronisationserfassungsabschnitt #1 das
Rahmensynchronisationssignal.
-
Der Synchronisationsschutzabschnitt 9 überprüft den
Synchronisationserfassungsabschnitt #1, um als ein
Rückwärtsschutz zu bestimmen, ob eine Synchronisation für eine
vorgegebene Anzahl von Malen erfaßt wird oder nicht. Wenn das
Rahmensynchronisationssignalmuster aufeinanderfolgend für eine
vorgegebene Anzahl von Malen erfaßt wird, wird eine
Rahmensynchronisation festgestellt und ein
Rahmensynchronisationsimpuls F.Sync wird ausgegeben.
-
Von den 2n-1 mal vorhandenen parallelen Signalleitungen des
Verriegelungsabschnitts 2 werden zur Erzeugung von
Ausgangsdaten mit f&sub0;/n bps n-Teile entsprechend dem
Synchronisationserfassungsabschnitt #1 in dem parallelen
Synchronisationserfassungsabschnitt 11 extrahiert.
-
In Fig. 20, die n = 3 entspricht, ist sowohl der
Serien-zu-Parallel-Wandlungsabschnitt 1 als auch der
Verriegelungsabschnitt 2 mit fünf Bits aufgebaut. Der
Synchronisationserfassungsabschnitt #2 erfaßt ein
Rahmensynchronisationssignalmuster von F1, F2 und F3 der
Register LR2 bis LR4 des Verriegelungsabschnitts 2, um den
Zähler 8 zurückzusetzen. Gleichzeitig wird gemäß einem
Strobe-Signal eine Zahl (0, 1, 0) des
Synchronisationserfassungsabschnitts in den Steuerspeicher MEM
geschrieben. Dementsprechend steuert der Wähler 15 einen
Verriegelungszeitpunkt des Verriegelungsabschnitts 2 so, daß
Signale eines benötigten Zeitschlitzes an die Register LR1 bis
LR3 des Verriegelungsabschnitts 2 ausgegeben werden. Gemäß der
Vorrichtung der in Fig. 18 bis 20 gezeigten Ausführungsform
arbeitet der parallele Synchronisationserfassungsabschnitt von
einem freien Laufzustand bis zu einem Zeitpunkt, wenn das
Rahmensynchronisationssignal zum erstenmal erfaßt wird. Wenn
kein Übertragungsfehler vorliegt, wird deshalb das
Rahmensynchronisationssignal immer innerhalb eines Rahmens
erfaßt, so daß eine Synchronisationsherstellungszeit verkürzt
werden kann. Nach der Erfassung einer Synchronisation wird
eine durch den Speicher MEM bezeichneter
Verriegelungszeitpunkt wirksam, so daß benötigte Ausgangsdaten
in den Registers LR1 bis LR3 gespeichert werden und nur der
erste Synchronisationserfassungsabschnitt betrieben wird.
-
Auch in diesem Fall besteht ein Zeitschlitz aus n Bits und das
Rahmensynchronisationssignal besteht aus n Bits. Jedoch wird
das gleiche Ergebnis mit einem Rahmensynchronisationssignal
mit n' Bits und mit synchronen Erfassungssignalleitungen von
2n'-1 unter den folgenden Bedingungen erzielt:
-
Wenn 2n'-1 < n ist, dann ist die Anzahl von Verriegelungen
gleich n; und
-
wenn 2n'-1 ≥ n ist, dann ist die Anzahl von Verriegelungen
gleich 2n'-1.
-
Die Fig. 21 und 22 sind Ansichten, die eine achte bzw. neunte
Ausführungsform zeigen.
-
In Fig. 21 sind die gleichen Teile wie diejenigen der in Fig.
18 gezeigten Ausführungsform mit gleichen Bezugszeichen
bezeichnet und ein Bezugszeichen 16 ist ein
Schiebeimpulserzeugungsabschnitt.
-
Gemäß der in Fig. 21 gezeigten achten Ausführungsform ist
anstelle einer Änderung der Phase eines Ausgangstakts mit
f&sub0;/n des Zählers 3 durch den Wähler 15, wie bei der in Fig.
18 gezeigten Ausführungsform, der durch einen Steuerausgang
des Synchronisationssteuerabschnitts 13a gesteuerte
Schiebeimpuls-Erzeugungsabschnitt 16 vorgesehen. Ein
Ausgangsimpuls des Schiebeimpuls-Erzeugungsabschnitts 16
verschiebt einen Zählwert des Zählers 13, um den
Verriegelungszeitpunkt des Verriegelungsabschnitts 2 zu
steuern. In dieser Weise kann der gleiche Betrieb wie bei der
in Fig. 18 gezeigten Ausführungsform realisiert werden.
-
In Fig. 22 sind die gleichen Teile wie diejenigen der in Fig.
21 gezeigten Ausführungsform mit gleichen Bezugszeichen
bezeichnet. Verriegelungsabschnitte 2A und 2B und ein Wähler
2C besitzen den gleichen Aufbau wie diejenigen der in Fig. 17
gezeigten Ausführungsform.
-
Gemäß der in Fig. 22 gezeigten Ausführungsform sind anstelle
des Verriegelungsabschnitts 2 der in Fig. 21 gezeigten
Ausführungsform die Verriegelungsabschnitte 2A und 2B und der
Wähler 2C angeordnet, um im Ansprechen auf Takte mit Φ 1 bis
Φ 2 von f&sub0;/2n von dem Zähler 3 alternierend n Bits zu
verriegeln. Ausgänge der Verriegelungsabschnitte 2A und 2B
werden durch den Wähler 2C parallel gelesen, um parallele
Ausgänge mit jeweils 2n-1 Bits zu erzeugen. Die Abläufe der
Prozesse sind die gleichen wie diejenigen, die in Fig. 21
gezeigt sind, um den gleichen Rahmensynchronisationsbetrieb zu
realisieren.
-
Aus der voranstehenden Beschreibung ist ersichtlich, daß gemäß
einem Aspekt der vorliegenden Erfindung vor Erfassung eines
Rahmensynchronisationssignals Eingangssignale, die mit einer
hohen Geschwindigkeit verriegelt sind, durch Verschiebung der
verriegelten Daten einem Synchronisationserfassungsprozeß
ausgesetzt werden oder durch Verwendung einer Vielzahl von
Synchronisationserfassungsabschnitten einem parallelen
Synchronisationserfassungsprozeß ausgesetzt werden, wodurch
eine Zeit zur Erfassung einer Synchronisation verkürzt wird.
Nach der Erfassung des Rahmensynchronisationssignals wird die
Verriegelung bei einer niedrigen Geschwindigkeit ausgeführt,
um die Synchronisationserfassung zu wiederholen. Wenn eine
Synchronisation für eine vorgegebene Anzahl von Malen erfaßt
wird, wird festgestellt, daß eine Synchronisation hergestellt
worden ist.
-
Gemäß einem anderen Aspekt der vorliegenden Erfindung sind
eine Vielzahl von Synchronisationserfassungsabschnitten
vorgesehen, um aus den mit hoher Geschwindigkeit verriegelten
Eingangssignalen ein Rahmensynchronisationssignal zu erfassen.
Signale in einem Zeitschlitz an Positionen entsprechend einem
Synchronisationserfassungsabschnitt, welcher das
Synchronisationssignal erfaßt hat, werden extrahiert und zur
Herstellung einer Rahmensynchronisation ausgegeben. Als
Ergebnis beider Aspekte der Erfindung werden die Hindernisse
gegen einen Hochgeschwindigkeitsbetrieb aufgrund einer
Verzögerungszeit in dem Hochgeschwindigkeits-Schleifensystem
des Standes der Technik vermieden. Zusätzlich können aufgrund
eines parallelen Rahmensynchronisationserfassungsprozesses ein
Hochgeschwindigkeitsbetrieb und eine kurze
Synchronisationsherstellungszeit gleichzeitig realisiert
werden.
-
Die Vorrichtung der vorliegenden Erfindung dient dem Zweck
einer Erstellung von LSIs und da der Aufbau eines
Hochgeschwindigkeitsabschnitts vereinfacht ist, kann ein
Hochgeschwindigkeits-Rahmensynchronisationsprozeß nahe an der
maximalen Betriebsgeschwindigkeit derartiger Einrichtungen
realisiert werden. Außerdem ist der Energieverbrauch
verringert, da wenige Hochgeschwindigkeits-Betriebsteile
vorhanden sind.