CN111429826B - 一种同步电路及其同步方法、显示装置 - Google Patents

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Abstract

一种同步电路及其同步方法、显示装置，所述同步电路包括：输入相位延迟子电路、第1至第N+1个数据帧头累加子电路、判决子电路，所述输入相位延迟子电路设置为对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端输出延迟信号；所述第K个数据帧头累加子电路设置为：当所述第K个数据帧头累加子电路的输入端的输入数据与第一数据相等时，进行一次计数，通过所述输出端输出第K个计数结果，计数次数到达N次后重新开始计数；所述判决子电路设置为，将输入的第1至第N个计数结果分别与第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将通过节点An输入的所述延迟信号通过第一输出端输出作为同步信号。

Description

一种同步电路及其同步方法、显示装置
技术领域
本申请实施例涉及显示技术，尤指一种同步电路及其同步方法、显示装置。
背景技术
高分辨率PIN(Positive Intrinsic-Negative，光电二极管)屏中，采用多片readout ic(读出电路)，该多片readout ic的数据可能存在延时，导致像素不均匀，必要进行改进。
发明内容
本申请实施例提供了一种同步电路及其同步方法、显示装置，消除延时，实现信号同步。
一方面，本申请实施例提供了一种同步电路，包括：输入相位延迟子电路、第1至第N+1个数据帧头累加子电路、判决子电路，所述N大于等于2，其中：
所述输入相位延迟子电路的第一输入端耦接第二数据端，所述输入相位延迟子电路包括N个输出端，所述N个输出端分别耦接到节点Am，m为1至N；所述输入相位延迟子电路设置为对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端输出延迟信号，且不同输出端的延迟信号的相位延迟量不同；
所述第K个数据帧头累加子电路的输入端耦接到节点AK，K为1至N+1，所述第K个数据帧头累加子电路的输出端耦接到节点BK；所述节点AN+1耦接到第一数据端；所述第K个数据帧头累加子电路设置为：当所述第K个数据帧头累加子电路的输入端的输入数据与第一数据相等时，进行一次计数，通过所述输出端输出第K个计数结果，计数次数到达N次后重新开始计数；
所述判决子电路耦接到所述节点AK和所述节点BK，所述判决子电路设置为，将输入的第1至第N个计数结果分别与第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将通过节点An输入的所述延迟信号通过第一输出端输出作为同步信号。n为1至N中其中之一。
在一示例性实施例中，所述判决子电路包括第1至第N个数据输出判决子电路，其中：
所述第j个数据输出判决子电路的第一输入端耦接节点Bj，第二输入端耦接节点BN+1，第三输入端耦接节点Aj，第四输入端耦接第j+1个数据输出判决子电路的第一输出端，j为1至N-1；所述第N个数据输出判决子电路的第一输入端耦接节点BN，第二输入端耦接节点BN+1，第三输入端耦接所述节点AN，第四输入端耦接所述第一数据端；所述数据输出判决子电路设置为：将所述数据输出判决子电路的第一输入端的信号和所述数据输出判决子电路的第二输入端的信号进行比较，当二者相同时选择第三输入端的信号通过第一输出端输出。
在一示例性实施例中，所述输入相位延迟子电路包括N组D触发器，第1组D触发器的输入端为所述输入相位延迟子电路的第一输入端，第m组D触发器的输入端耦接第m-1组D触发器的输出端，每个D触发器的时钟输入端耦接第一时钟信号端，所述N组D触发器的N个输出端为所述输入相位延迟子电路的N个输出端。
在一示例性实施例中，所述第K个数据帧头累加子电路包括：第K累加器、第K帧头存储器、第2K-1选通器、第2K选通器、第N+K组D触发器，其中，
所述第K帧头存储器的输入端为所述第K个数据帧头累加子电路的输入端，所述第N+K组D触发器的输出端为所述第K个数据帧头累加子电路的输出端；
所述第K帧头存储器的输出端耦接所述第2K-1选通器的第二输入端，所述第2K-1选通器的第一输入端耦接第一电压端，所述第2K-1选通器的输出端耦接所述第N+K组D触发器的使能端，所述第N+K组D触发器的时钟输入端耦接第一时钟信号端，所述第N+K组D触发器的输入端耦接所述第2K选通器的输出端，所述第2K选通器的第一输入端耦接第二电压端，所述第2K选通器的第二输入端耦接所述第K累加器的输出端，所述第K累加器的第二输入端耦接第一电压端，所述第K累加器的第一输入端耦接所述第2K-1选通器的选通端、所述第2K选通器的选通端、以及，所述第N+K组D触发器的输出端。
在一示例性实施例中，所述第m个数据输出判决子电路包括:第m比较器、第2N+m+1D触发器和第2N+m+2选通器，其中：
所述第m比较器的输出端耦接所述第2N+m+1D触发器的输入端，所述第2N+m+1D触发器的时钟输入端耦接第一时钟信号端，第2N+m+1D触发器的输出端耦接所述第2N+m+2选通器的选通端；
所述第m比较器的第一输入端为所述第m数据输出判决子电路的第一输入端，所述第m比较器的第二输入端为所述第m数据输出判决子电路的第二输入端，所述第2N+m+2选通器的第一输入端为所述第m数据输出判决子电路的第三输入端，所述第2N+m+2选通器的第二输入端为所述第m数据输出判决子电路的第四输入端，所述第2N+m+2选通器的输出端为所述第m数据输出判决子电路的第一输出端。
在一示例性实施例中，所述判决子电路还设置为，将第1至第N个计数结果分别与第N+1个计数结果进行比较的比较结果分别通过第2至第N+1输出端输出；
所述同步电路还包括数据输出缓存子电路，所述数据输出缓存子电路的第一输入端耦接所述判决子电路的第一输出端，所述数据输出缓存子电路的第二输入端耦接所述第一数据端，所述数据输出缓存子电路的第3输入端至第N+2输入端分别耦接所述判决子电路的第2至第N+1输出端，所述数据输出缓存子电路的时钟输入端耦接第二时钟信号端，所述数据输出缓存子电路设置为：缓存从所述第一输入端和所述第二输入端输入的信号，将从所述第一输入端输入的信号转换到预设时钟域后通过第一输出端输出，将从所述第二输入端输入的信号转换到所述预设时钟域后通过第二输出端输出，以及，根据所述判决子电路输入的所述比较结果确定同步是否完成的使能信号并通过第三输出端输出所述使能信号。
在一示例性实施例中，所述数据输出缓存子电路包括第3N+2组D触发器、第3N+3组D触发器、第3N+4D触发器、第3N+3选通器至第4N选通器，其中，
所述第3N+2组D触发器的时钟输入端、所述第3N+3组D触发器的时钟输入端、所述第3N+4D触发器的时钟输入端耦接第二时钟信号端；
所述第3N+3选通器至所述第4N选通器的第一输入端耦接第一电压端；
所述第3N+k选通器的输出端耦接所述第3N+k+1选通器的第二输入端，k为3至N-1，所述第4N选通器的输出端耦接所述第3N+4D触发器的置位端；
所述第3N+2组D触发器的输入端为所述数据输出缓存子电路的第一输入端，所述第3N+2组D触发器的输出端为所述数据输出缓存子电路的第一输出端，所述第3N+3组D触发器的输入端为所述数据输出缓存子电路的第二输入端，所述第3N+3组D触发器的输出端为所述数据输出缓存子电路的第二输出端，所述第3N+4D触发器的输出端为所述数据输出缓存子电路的第三输出端；所述第3N+3选通器的第一输入端、所述第3N+3选通器至所述第4N选通器的选通端、所述第3N+4D触发器的输入端分别为所述数据输出缓存子电路的第3输入端至第N+2输入端。
在一示例性实施例中，所述输入相位延迟子电路包括N组D触发器，第1组D触发器的输入端为所述输入相位延迟子电路的第一输入端，第m组D触发器的输入端耦接第m-1组D触发器的输出端，每个D触发器的时钟输入端耦接第一时钟信号端，所述N组D触发器的N个输出端为所述输入相位延迟子电路的N个输出端；
所述第K个数据帧头累加子电路包括：第K累加器、第K帧头存储器、第2K-1选通器、第2K选通器、第N+K组D触发器，K为1至N+1，其中，
所述第K帧头存储器的输入端为所述第K个数据帧头累加子电路的输入端，所述第N+K组D触发器的输出端为所述第K个数据帧头累加子电路的输出端；
所述第K帧头存储器的输出端耦接所述第2K-1选通器的第二输入端，所述第2K-1选通器的第一输入端耦接第一电压端，所述第2K-1选通器的输出端耦接所述第N+K组D触发器的使能端，所述第N+K组D触发器的时钟输入端耦接第一时钟信号端，所述第N+K组D触发器的输入端耦接所述第2K选通器的输出端，所述第2K选通器的第一输入端耦接第二电压端，所述第2K选通器的第二输入端耦接所述第K累加器的输出端，所述第K累加器的第二输入端耦接第一电压端，所述第K累加器的第一输入端耦接所述第2K-1选通器的选通端、所述第2K选通器的选通端、以及，所述第N+K组D触发器的输出端；
所述判决子电路包括第1至第N个数据输出判决子电路，所述第j个数据输出判决子电路的第一输入端耦接节点Bj，第二输入端耦接节点BN+1，第三输入端耦接节点Aj，第四输入端耦接第j+1个数据输出判决子电路的第一输出端，j为1至N-1；所述第N个数据输出判决子电路的第一输入端耦接节点BN，第二输入端耦接节点BN+1，第三输入端耦接所述节点AN，第四输入端耦接所述第一数据端；所述数据输出判决子电路设置为：将所述数据输出判决子电路的第一输入端的信号和所述数据输出判决子电路的第二输入端的信号进行比较，当二者相同时选择第三输入端的信号通过第一输出端输出；
所述第m个数据输出判决子电路包括:第m比较器、第2N+m+1D触发器和第2N+m+2选通器，其中：
所述第m比较器的输出端耦接所述第2N+m+1D触发器的输入端，所述第2N+m+1D触发器的时钟输入端耦接第一时钟信号端，第2N+m+1D触发器的输出端耦接所述第2N+m+2选通器的选通端；
所述第m比较器的第一输入端为所述第m数据输出判决子电路的第一输入端，所述第m比较器的第二输入端为所述第m数据输出判决子电路的第二输入端，所述第2N+m+2选通器的第一输入端为所述第m数据输出判决子电路的第三输入端，所述第2N+m+2选通器的第二输入端为所述第m数据输出判决子电路的第四输入端，所述第2N+m+2选通器的输出端为所述第m数据输出判决子电路的第一输出端。
在一示例性实施例中，所述N为4，且所述输入相位延迟子电路的第m个输出端的输出信号相对于所述第二信号进行90*m度相位延迟。
在一示例性实施例中，所述第一时钟信号端的第一时钟信号的频率为所述第二时钟信号端的第二时钟信号的频率的N倍。
又一方面，本申请实施例提供一种显示装置，包括：上述同步电路、显示基板和读出电路，所述读出电路耦接所述显示基板，所述同步电路耦接所述读出电路，所述同步电路设置为，接收所述读出电路输出的数据信号，将所述数据信号同步后输出给所述读出电路。
又一方面，本申请实施例提供一种同步电路的同步方法，应用上述同步电路中，包括：
所述输入相位延迟子电路对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端分别输出延迟信号至所述第1至第N个数据帧头累加子电路，以及，分别输出延迟信号至所述第一至第N个数据帧头累加子电路，且不同输出端的输出信号的相位延迟量不同；
所述第1至第N个数据帧头累加子电路中每个数据帧头累加子电路在输入的延迟信号与第一数据相等时，进行一次计数，分别输出第1至第N个计数结果至所述判决子电路，计数次数到达N次后清零重新计数；所述第N+1个数据帧头累加子电路在所述第一数据端的第一信号与第一数据相等时，进行一次计数，输出第N+1个计数结果至所述判决子电路；
所述判决子电路将输入的第1至第N个计数结果分别与所述第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将输入至所述第n个数据帧头累加子电路的所述延迟信号输出作为同步信号。
与相关技术相比，本申请实施例提供的同步电路，包括：输入相位延迟子电路1，第1至第N+1个数据帧头累加子电路，以及，判决子电路，通过将一个信号进行多个不同延迟量的相位延迟，并通过对帧头数据计数，从中查找出与另一信号同步的延迟信号，从而实现信号同步。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本申请实施例提供的同步电路结构示意图；
图2为另一实施例提供的同步电路结构示意图；
图3为又一实施例提供的同步电路结构示意图；
图4为又一实施例提供的同步电路结构示意图；
图5为一实施例提供的输入相位延迟子电路示意图；
图6为一实施例提供的数据帧头累加子电路示意图；
图7为一实施例提供的数据输出判决子电路示意图；
图8为一实施例提供的数据输出缓存子电路示意图；
图9为一实施例提供的同步电路示意图(N＝4)；
图10为一实施例提供的输入相位延迟子电路仿真示意图；
图11为一实施例提供的数据帧头累加子电路和数据输出判决子电路仿真示意图；
图12为一实施例提供的两个信号延迟为90度的信号示意图；
图13为一实施例提供的两个信号延迟为180度的信号示意图；
图14为一实施例提供的两个信号延迟为270度的信号示意图；
图15为一实施例提供的两个信号延迟为360度的信号示意图；
图16为本申请实施例提供的同步电路的同步方法流程图；
图17为本申请实施例提供的显示装置示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机***中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的连接，不管是直接的还是间接的。
多片readout ic延时产生原因主要是readout ic采样率为200MHz时PCB(PrintedCircuit Board，印制电路板)走线的差异及处理器芯片内部布线延迟不可忽略，造成多片readout ic的数据相位不一致。本申请实施例中，提供一种同步电路及其驱动方法，显示装置，对多片readout ic进行同步，消除多片readout ic之间的数据延时，解决readout ic不同步导致的像素不均衡问题。
图1为本申请实施例提供的同步电路的结构示意图。如图1所示，本申请实施例提供一种同步电路，可以包括：输入相位延迟子电路1，第1至第N+1个数据帧头累加子电路21至2N+1，以及，判决子电路3，N大于等于2，其中：
本实施例中，所述输入相位延迟子电路1的第一输入端1-i1耦接第二数据端i_din1，所述输入相位延迟子电路1包括N个输出端1-o1至1-oN，所述N个输出端分别耦接到节点A1～AN，即输出端1-om耦接节点Am，m为1至N；所述输入相位延迟子电路1设置为，对第二数据端i_din1输入的第二信号进行相位延迟后通过所述N个输出端输出，且不同输出端的输出信号的相位延迟量不同；
所述第K个数据帧头累加子电路2K的输入端2K-i1耦接到节点AK，所述第K个数据帧头累加子电路2K的输出端2K-o1耦接到节点BK；K为1至N+1,节点AN+1耦接到第一数据端i_din0；所述数据帧头累加子电路2K设置为：当所述数据帧头累加子电路2K的输入端2K-i1的输入数据与第一数据相等时，进行一次计数，通过所述数据帧头累加子电路2K的输出端2K-o1输出计数结果，计数次数到达N次后重新开始计数；第一数据比如为第二数据端的第二信号的帧头数据，或者第一数据端的第一信号的帧头数据。N为4时，计数方法比如为：计数初始值为0，当所述数据帧头累加子电路的输入端的输入数据与第一数据相等时，进行一次计数，即计数值加1，当计数到达3时，清零，重新开始计数。
所述判决子电路3耦接到所述节点AK和所述节点BK，所述判决子电路3设置为，将输入的第1至第N个计数结果分别与第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将通过节点An输入的所述延迟信号作为同步信号通过第一输出端输出。
当第一信号和第二信号需要进行同步时，将第一信号作为基准，耦接到第一数据端i_din0，将第二信号耦接到第二数据端i_din1，从而实现同步。
在一示例性实施例中，N比如为2n，n大于等于1。比如，N为4或8。在其他实施例中，N也可以是其他值。
本申请实施例提供的同步电路，包括：输入相位延迟子电路1，第1至第N+1个数据帧头累加子电路21至2N+1，以及，判决子电路，通过将一个信号进行多个不同延迟量的相位延迟，并通过对帧头数据计数，从中查找出与另一信号同步的延迟信号，从而实现信号同步。
图2为一实施例提供的判决子电路3的结构示意图。如图2所示，所述判决子电路3包括第1至第N个数据输出判决子电路31至3N，其中：
所述第j个数据输出判决子电路3j的第一输入端3j-i1耦接节点Bj，第二输入端3j-i2耦接节点BN+1，第三输入端3j-i3耦接节点Aj，第四输入端3j-i4耦接第j+1个数据输出判决子电路3j+1的第一输出端3j-o1，j为1至N-1；所述第N个数据输出判决子电路的第一输入端3N-i1耦接节点BN，第二输入端3N-i2耦接节点BN+1，第三输入端3N-i3耦接所述节点AN，第四输入端3N-i4耦接所述第一数据端i_din0；所述数据输出判决子电路设置为：将所述数据输出判决子电路的第一输入端的信号和所述数据输出判决子电路的第二输入端的信号进行比较，根据比较结果选择第三输入端、第四输入端其中之一的信号通过第一输出端输出。其中，第一输入端的信号和第二输入端的信号相同时，通过第一输出端输出第三输入端的信号；第一输入端的信号和第二输入端的信号不相同时，通过第一输出端输出第四输入端的信号。
图2为判决子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。
图3为另一实施例提供的同步电路的结构示意图。如图3所示，本实施例提供的同步电路可以包括输入相位延迟子电路1，第1至第N+1个数据帧头累加子电路21至2N+1，以及，判决子电路3，N大于等于2。各子电路的耦接方式可以是图1所示实施例的耦接方式，不再赘述。本实施例中，所述判决子电路3还可以设置为，输出所述比较结果。
所述判决子电路3还设置为，将第1至第N个计数结果分别与第N+1个计数结果进行比较的比较结果分别通过第2至第N+1输出端输出；
如图3所示，本实施例中，所述同步电路还可以包括数据输出缓存子电路4，所述数据输出缓存子电路4的第一输入端4-i1耦接所述判决子电路的第一输出端，所述数据输出缓存子电路4的第二输入端4-i2耦接所述第一数据端i_din0，所述数据输出缓存子电路4的第3输入端4-i3至第N+2输入端4-i(N+2)分别耦接所述判决子电路的第2输出端至第N+1输出端，所述数据输出缓存子电路4的时钟输入端耦接第二时钟信号端i_clk，所述数据输出缓存子电路4设置为：缓存从所述第一输入端4-i1和所述第二输入端4-i2输入的信号，将从所述第一输入端4-i1输入的信号转换到预设时钟域后通过第一输出端4-o1输出，将从所述第二输入端4-i2输入的信号转换到所述预设时钟域后通过第二输出端4-o2输出，以及，根据判决子电路输入的所述比较结果确定同步是否完成的使能信号，并通过第三输出端4-o3输出所述使能信号。
图4为另一实施例提供的同步电路的结构示意图。本实施例中，同步电路可以包括输入相位延迟子电路1，第1至第N+1个数据帧头累加子电路21至2N+1，以及，判决子电路3，判决子电路3包括第1至第N个数据输出判决子电路31至3N。
如图4所示，本实施例中，所述同步电路还可以包括数据输出缓存子电路4，所述数据输出缓存子电路4的第一输入端4-i1耦接所述第1个数据输出判决子电路31的第一输出端31-o1(即为判决子电路3的第一输出端)，所述数据输出缓存子电路4的第二输入端4-i2耦接所述第一数据端i_din0，所述数据输出缓存子电路4的第3输入端4-i3至第N+2输入端4-i(N+2)分别耦接所述N个数据数据判决子电路的第二输出端31-o2至3N-o2(即为判决子电路3的第2输出端至第N+1输出端)，所述数据输出缓存子电路4设置为：缓存从所述第一输入端4-i1和所述第二输入端4-i2输入的信号，将从所述第一输入端4-i1输入的信号转换到预设时钟域后通过第一输出端4-o1输出，将从所述第二输入端4-i2输入的信号转换到所述预设时钟域后通过第二输出端4-o2输出，以及，根据所述N个数据数据判决子电路输入的所述比较结果确定同步是否完成的使能信号，并通过第三输出端4-o3输出所述使能信号。
图5为一实施例提供的同步电路中的输入相位延迟子电路的结构示意图。如图5所示，本实施例提供的同步电路中，所述输入相位延迟子电路1可以包括：N组D触发器RTL_REG_1至RTL_REG_N，每组D触发器可以包括输入端D，输出端Q和时钟输入端C，第1组D触发器RTL_REG_1的输入端D为所述输入相位延迟子电路1的第一输入端1-i1，第m组D触发器的输入端D_m耦接第m-1组D触发器的输出端Q_m-1，第m组D触发器的时钟输入端C_m耦接第一时钟信号端i_clk200，所述N组D触发器的N个输出端Q_1至Q_N为所述输入相位延迟子电路的N个输出端1-o1至1-oN。
本实施例中，每组D触发器包括多个D触发器，每组D触发器的数量和第二数据端的第二信号的比特数有关，比如第二信号为16比特时，则每组D触发器包括16个D触发器，该组D触发器中每个D触发器的耦接方式相同。每个D触发器包括时钟输入端C、输入端D和输出端Q，所述D触发器比如为上升沿触发，当该D触发器的时钟输入端C输入的信号处于上升沿时，输入端D的值加载到输出端Q，非上升沿时，输出端Q的值保持。
图5为输入相位延迟子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。
图6为一实施例提供的同步电路中的数据帧头累加子电路的结构示意图。如图6所示，所述第K个数据帧头累加子电路2K可以包括：
第K累加器RTL_ADD_K、第K帧头存储器RTL_ROM_K、第2K-1选通器RTL_MUX_2K-1、第2K选通器RTL_MUX_2K、第N+K组D触发器RTL_REG_N+K，其中，
所述第K帧头存储器RTL_ROM_K的输入端为所述第K个数据帧头累加子电路的输入端2K-i1，所述第N+K组D触发器RTL_REG_N+K的输出端Q_N+K为所述第K个数据帧头累加子电路2K的输出端2K-o1；
所述第K帧头存储器RTL_ROM_K的输出端耦接所述第2K-1选通器RTL_MUX_2K-1的第二输入端I1_2K-1，所述第2K-1选通器RTL_MUX_2K-1的第一输入端I0_2K-1耦接第一电压端VDD，所述第2K-1选通器RTL_MUX_2K-1的输出端O_2K-1耦接所述第N+K组D触发器RTL_REG_N+K的使能端CE_N+K，所述第N+K组D触发器RTL_REG_N+K的时钟输入端C_N+K耦接第一时钟信号端i_clk200，所述第N+K组D触发器RTL_REG_N+K的输入端D_N+K耦接所述第2K选通器RTL_MUX_2K的输出端O_2K，所述第2K选通器RTL_MUX_2K的第一输入端I0_2K耦接第二电压端VSS，所述第2K选通器RTL_MUX_2K的第二输入端I1_2K耦接所述第K累加器RTL_ADD_K的输出端AK_O，所述第K累加器RTL_ADD_K的第二输入端AK_I1耦接所述第一电压端VDD，所述第K累加器RTL_ADD_K的第一输入端AK_I0耦接所述第2K-1选通器RTL_MUX_2K-1的选通端S_2K-1、第2K选通器RTL_MUX_2K的选通端S_2K、以及，所述第N+K组D触发器RTL_REG_N+K的输出端Q_N+K。第一电压端VDD比如为高电平。第二电压端VSS比如为低电平或GND(地)。
本实施例中，所述第N+K组D触发器与前述第1组至第N组D触发器类似，包括多个D触发器，D触发器的数量和第二数据端的第二信号的比特数有关，比如第二信号为16比特时，则第N+K组D触发器包括16个D触发器，该组D触发器中每个D触发器的耦接方式相同。每个D触发器包括时钟输入端C、输入端D和输出端Q，所述D触发器比如为上升沿触发，当时钟输入端C输入的信号处于上升沿时，输入端D的值加载到输出端Q，非上升沿时，输出端Q的值保持。后续每组D触发器所包含的触发器数量及同一组内D触发器的耦接方式与此类似，不再赘述。
本实施例中，选通器RTL_MUX_2K-1的选通端S_2K-1为000时，选择第二输入端I1_2K-1的信号输出，当选通端S_2K-1为011时，选择第一输入端I0_2K-1的信号输出。选通器RTL_MUX_2K的选通端S_2K为000时，选择第二输入端I1_2K的信号输出，当选通端S_2K为011时，选择第一输入端I0_2K的信号输出。
图6为数据帧头累加子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。
图7为一实施例提供的同步电路中数据输出判决子电路的结构示意图。如图7所示，所述第m数据输出判决子电路3m可以包括:第m比较器RTL_EQ_m、第2N+m+1D触发器RTL_REQ_2N+m+1和第2N+m+2选通器RTL_MUX_2N+m+2，其中：
所述第m比较器RTL_EQ_m的输出端Em_O耦接所述第2N+m+1D触发器RTL_REQ_2N+m+1的输入端D_2N+m+1，所述第2N+m+1D触发器RTL_REQ_2N+m+1的时钟输入端C_2N+m+1耦接第一时钟信号端i_clk200，第2N+m+1D触发器RTL_REQ_2N+m+1的输出端Q_2N+m+1耦接所述第2N+m+2选通器RTL_MUX_2N+m+2选通端S_2N+m+2；
所述第m比较器RTL_EQ_m的第一输入端Em_I0为所述第m数据输出判决子电路3m的第一输入端3m-i1，所述第m比较器RTL_EQ_m的第二输入端Em_I1为所述第m数据输出判决子电路3m的第二输入端3m-i2，所述第2N+m+1选通器RTL_MUX_2N+m+1的第一输入端I0_2N+m+2为所述第m数据输出判决子电路3m的第三输入端3m-i3，所述第2N+m+2选通器RTL_MUX_2N+m+2的第二输入端I1_2N+m+2为所述第m数据输出判决子电路3m的第四输入端3m-i4，所述第2N+m选通器RTL_MUX_2N+m+2的输出端O_2N+m+2为所述第m数据输出判决子电路3m的第一输出端3m-o1。本实施例中，选通器S_2N+m+2的选通端S_2N+m+2为0时，选择第二输入端I1_2N+m+2的信号输出，当选通端S_2K-1为1时，选择第一输入端I0_2N+m+2的信号输出。当然，此处仅为示例，可以选择其他类型的选通器。
在另一实施例中，所述第2N+m+1D触发器RTL_REQ_2N+m+1的输出端Q_2N+m+1为所述第m数据输出判决子电路3m的第二输出端3m-o2。
图7为数据输出判决子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。
图8为一实施例提供的同步电路中数据输出缓存子电路的结构示意图。如图8所示，所述数据输出缓存子电路4包括第3N+2组D触发器RTL_REG_3N+2、第3N+3组D触发器RTL_REG_3N+3、第3N+4D触发器RTL_REG_SYNC、第3N+3选通器RTL_MUX_3N+3至第4N选通器RTL_MUX_4N，其中，
所述第3N+2组D触发器RTL_REG_3N+2的时钟输入端C_3N+2、所述第3N+3组D触发器RTL_REG_3N+3的时钟输入端C_3N+3、所述第3N+4D触发器RTL_REG_SYNC的时钟输入端C耦接第二时钟信号端i_clk；
所述第3N+3选通器RTL_MUX_3N+3至所述第4N选通器RTL_MUX_4N的第一输入端I0_3N+3至I0_4N耦接第一电压端VDD；
所述第3N+k选通器RTL_MUX_3N+k的输出端O_3N+k耦接所述第3N+k+1选通器的第二输入端I1_3N+k+1，k为3至N-1，所述第4N选通器RTL_MUX_4N的输出端O_4N耦接所述第3N+4D触发器RTL_REG_SYNC的置位端SET；其中，SET端为置1端，即SET有效时，第3N+4D触发器RTL_REG_SYNC的输出端Q置1。
所述第3N+2组D触发器RTL_REG_3N+2的输入端D_3N+2为所述数据输出缓存子电路4的第一输入端4-i1，所述第3N+2组D触发器RTL_REG_3N+2的输出端Q_3N+2为所述数据输出缓存子电路4的第一输出端4-o1(第一输出端4-o1耦接端口o_dout1)，所述第3N+3组D触发器RTL_REG_3N+3的输入端D_3N+3为所述数据输出缓存子电路4的第二输入端4-i2，所述第3N+3组D触发器RTL_REG_3N+3的输出端Q_3N+3为所述数据输出缓存子电路4的第二输出端4-o2(第二输出端4-o2耦接端口o_dout0)，所述第3N+4D触发器RTL_REG_SYNC的输出端Q为所述数据输出缓存子电路4的第三输出端4-o3；所述第3N+3选通器RTL_MUX_3N+3的第一输入端I0_3N+3、所述第3N+3选通器RTL_MUX_3N+3至所述第4N选通器RTL_MUX_4N的选通端S_3N+3至S_4N、所述第3N+4D触发器RTL_REG_SYNC的输入端D分别为所述数据输出缓存子电路4的第3输入端至第N+2输入端。
图8为数据输出缓存子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。
在一示例性实施例中，所述N可以为4，且所述输入相位延迟子电路的第m个输出端1-om的输出信号相对于所述第二信号进行90*m度相位延迟。即，第一个输出端1-o1的输出信号相对于所述第二信号进行90度相位延迟，第二个输出端1-o2的输出信号相对于所述第二信号进行180度相位延迟，第三个输出端1-o2的输出信号相对于所述第二信号进行270度相位延迟，第四个输出端1-o2的输出信号相对于所述第二信号进行360度相位延迟。
在一示例性实施例中，所述第一时钟信号端i_clk200的第一时钟信号的频率可以为所述第二时钟信号端i_clk的第二时钟信号的频率的N倍。比如N为4，第二时钟信号频率为50M，则第一时钟信号为200M。
图9为一实施例提供的同步电路示意图，本实施例中，N可以为4。如图9所示，本实施例中，所述同步电路可以包括：输入相位延迟子电路1、5个数据帧头累加子电路(第1至第5数据帧头累加子电路)、4个数据输出判决子电路(第1至第4数据输出判决子电路)，以及数据输出缓存子电路4。输入相位延迟子电路1产生相对于第二输入数据90度、180度、270度、360度相位延迟数据，四路延迟数据分别输入到第1第4个个数据帧头累加子电路，第一输入数据输入到第5个数据帧头累加子电路，当累加值达到设置值时，4个数据输出判决子电路根据数据帧头累加子电路的输出结果进行判决，包括：将第1个数据帧头累加子电路的输出结果和第5个数据帧头累加子电路的输出结果进行判决，将第2个数据帧头累加子电路的输出结果和第5个数据帧头累加子电路的输出结果进行判决，将第3个数据帧头累加子电路的输出结果和第5个数据帧头累加子电路的输出结果进行判决，将第4个数据帧头累加子电路的输出结果和第5个数据帧头累加子电路的输出结果进行判决，若存在一个判决结果输出相等，则将已经完成同步的数据输出到数据输出缓存子电路4，完成同步。
本实施例中，所述输入相位延迟子电路1可以包括：4组D触发器RTL_REG_1至RTL_REG_4，每组D触发器可以包括输入端D_i，输出端Q_i和时钟输入端C_i，每组D触发器的时钟输入端C_i耦接第一时钟信号端i_clk200，第4组D触发器RTL_REG_4的输入端D_4耦接第3组D触发器RTL_REG_3的输出端Q_3，第3组D触发器RTL_REG_3的输入端D_3耦接第2组D触发器RTL_REG_2的输出端Q_2，第2组D触发器RTL_REG_2的输入端D_2耦接第1组D触发器RTL_REG_1的输出端Q_1，第1组D触发器RTL_REG_1的输入端D_1耦接第二数据端idin1[15:0]。所述4组D触发器的4个输出端Q_1至Q_4为所述输入相位延迟子电路的4个输出端1-o1至1-o4，分别耦接到节点A1至节点A4。节点A5耦接至第一数据端idin0[15:0]。其中，第一数据端idin0[15:0]的第一信号比如为16比特，第二数据端idin1[15:0]的第二信号比如为16比特，相应的，每组D触发器包括16个D触发器，即16比特D触发器。第一信号(第一片IC(集成电路)的输出数据)和第二信号(第二片IC的输出数据)，分别为两个readout ic的像素采集数据。输入相位延迟子电路产生相对于输入数据90度、180度、270度、360度相位延迟数据，分别输入到第1个至第4个数据帧头累加子电路。工作时钟即第一时钟信号i_clk200是200MHz，PCB布线延迟和芯片内部布线延迟之和最大不会超过5ns，因此仿真设置相位延迟最大为360度。第二时钟信号i_clk为50M。此处仅为示例，在其他实施例中，第一时钟信号和第二时钟信号可以是其他频率。
所述第1个数据帧头累加子电路可以包括第1累加器RTL_ADD1、第1帧头存储器RTL_ROM1、第1选通器RTL_MUX1、第2选通器RTL_MUX2和第5组D触发器RTL_REG5；
所述第2个数据帧头累加子电路可以包括第2累加器RTL_ADD2、第2帧头存储器RTL_ROM2、第3选通器RTL_MUX3、第4选通器RTL_MUX4和第6组D触发器RTL_REG6；
所述第3个数据帧头累加子电路可以包括第3累加器RTL_ADD3、第3帧头存储器RTL_ROM3、第5选通器RTL_MUX5、第6选通器RTL_MUX6和第7组D触发器RTL_REG7；
所述第4个数据帧头累加子电路可以包括第4累加器RTL_ADD4、第4帧头存储器RTL_ROM4、第7选通器RTL_MUX7、第8选通器RTL_MUX8和第8组D触发器RTL_REG8；
所述第5个数据帧头累加子电路可以包括第5累加器RTL_ADD5、第5帧头存储器RTL_ROM5、第9选通器RTL_MUX9、第10选通器RTL_MUX10和第9组D触发器RTL_REG9；
以第1个数据帧头累加子电路为例说明数据帧头累加子电路的连接关系。所述第1帧头存储器RTL_ROM1的输入端耦接节点A1，所述第1帧头存储器RTL_ROM1的输出端耦接所述第1选通器RTL_MUX_1的第二输入端I1_1，所述第1选通器RTL_MUX_1的第一输入端I0_1耦接第一电压端VDD，所述第1选通器RTL_MUX_1的输出端O_1耦接所述第5组D触发器RTL_REG_5的使能端CE_5，所述第5组D触发器RTL_REG_5的时钟输入端C_5耦接第一时钟信号端i_clk200，所述第5组D触发器RTL_REG_5的输入端D_5耦接所述第2选通器RTL_MUX_2的输出端O_2，所述第2选通器RTL_MUX_2的第一输入端I0_2耦接第二电压端VSS，所述第2选通器RTL_MUX_2的第二输入端I1_2耦接所述第1累加器RTL_ADD1的输出端A1_O，所述第1累加器RTL_ADD1的第二输入端A1_I1耦接第一电压端VDD，所述第1累加器RTL_ADD1的第一输入端A1_I0耦接所述第1选通器RTL_MUX_1的选通端S_1、第2选通器RTL_MUX_2的选通端S_2、以及，所述第5组D触发器RTL_REG_5的输出端Q_5，所述第5组D触发器RTL_REG_5的输出端Q_5耦接节点B1。当RTL_ROM1的输入数据与帧头存储器RTL_ROM1中的第一数据相等时，累加器RTL_ADD1的计数加一，当累加器RTL_ADD1计数到3时，累加器RTL_ADD1的计数清零，等待下一次计数。第一数据比如为第二数据端输入的信号的帧头数据。其余数据帧头累加子电路的连接可参考第1个数据帧头累加子电路的连接，不再赘述。
所述第1个数据输出判决子电路可以包括：第1比较器RTL_EQ1、第10D触发器RTL_REG_10和第11选通器RTL_MUX_11；所述第1比较器的第一输入端E1_I0耦接节点B1,第二输入端E1_I1耦接节点B5，输出端E1_O耦接所述第10D触发器RTL_REG_10的输入端D_10；所述第10D触发器RTL_REG_10的时钟输入端C_10耦接第一时钟信号端i_clk200，第10D触发器RTL_REG_10的输出端Q_10耦接所述第11选通器RTL_MUX_11的选通端S_11；所述第11选通器RTL_MUX_11的第一输入端I0)11耦接节点A1，第二输入端I1_11耦接第2个数据输出判决子电路的第一输出端即第12选通器RTL_MUX_12的输出端O_12；第1个数据输出判决子电路将来自节点B1的信号(即第1个数据帧头累加子电路的输出信号)和节点B5的信号(即第5个数据帧头累加子电路的输出信号)进行比较，数据帧头累加子电路的输出信号和输入信号进行比较，若相等，说明数据完成同步，则将来自节点A1的信号输出。
所述第2个数据输出判决子电路可以包括：第2比较器RTL_EQ2、第11D触发器RTL_REG_11和第12选通器RTL_MUX_12；所述第2比较器的第一输入端E2_I0耦接节点B2,第二输入端E2_I1耦接节点B5，输出端E2_O耦接所述第11D触发器RTL_REG_11的输入端D_11；所述第11D触发器RTL_REG_11的时钟输入端C_11耦接第一时钟信号端i_clk200，第11D触发器RTL_REG_11的输出端Q_11耦接所述第12选通器RTL_MUX_12的选通端S_12；所述第12选通器RTL_MUX_12的第一输入端I0_12耦接节点A2，第二输入端I1_12耦接第3个数据输出判决子电路的第一输出端即第13选通器RTL_MUX_12的输出端O_13；第2个数据输出判决子电路将来自节点B2的信号(即第2个数据帧头累加子电路的输出信号)和节点B5的信号(即第5个数据帧头累加子电路的输出信号)进行比较，数据帧头累加子电路的输出信号和输入信号进行比较，若相等，说明数据完成同步，则将来自节点A2的信号输出。
所述第3个数据输出判决子电路可以包括：第3比较器RTL_EQ3、第12D触发器RTL_REG_12和第13选通器RTL_MUX_13；所述第3比较器的第一输入端E3_I0耦接节点B3,第二输入端E3_I1耦接节点B5，输出端E3_O耦接所述第12D触发器RTL_REG_12的输入端D_12；所述第12D触发器RTL_REG_12的时钟输入端C_12耦接第一时钟信号端i_clk200，第12D触发器RTL_REG_12的输出端Q_12耦接所述第13选通器RTL_MUX_13的选通端S_13；所述第13选通器RTL_MUX_13的第一输入端I0_13耦接节点A3，第二输入端I1_13耦接第4个数据输出判决子电路的第一输出端即第14选通器RTL_MUX_14的输出端O_14；第3个数据输出判决子电路将来自节点B3的信号(即第3个数据帧头累加子电路的输出信号)和节点B5的信号(即第5个数据帧头累加子电路的输出信号)进行比较，数据帧头累加子电路的输出信号和输入信号进行比较，若相等，说明数据完成同步，则将来自节点A3的信号输出。
所述第4个数据输出判决子电路可以包括：第4比较器RTL_EQ4、第13D触发器RTL_REG_13和第14选通器RTL_MUX_14；所述第4比较器的第一输入端E4_I0耦接节点B4，第二输入端E4_I1耦接节点B5，输出端E4_O耦接所述第13D触发器RTL_REG_13的输入端D_13；所述第13D触发器RTL_REG_13的时钟输入端C_13耦接第一时钟信号端i_clk200，第13D触发器RTL_REG_13的输出端Q_13耦接所述第14选通器RTL_MUX_14的选通端S_14；所述第14选通器RTL_MUX_14的第一输入端I0_14耦接节点A4，第二输入端I1_14耦接第一数据端A5。第4个数据输出判决子电路将来自节点B4的信号(即第4个数据帧头累加子电路的输出信号)和节点B5的信号(即第5个数据帧头累加子电路的输出信号)进行比较，数据帧头累加子电路的输出信号和输入信号进行比较，若相等，说明数据完成同步，则将来自节点A4的信号输出。
所述数据输出缓存子电路4可以包括：第14组D触发器RTL_REG_14、第15组D触发器RTL_REG_15、第16D触发器RTL_REG_SYNC、第15选通器RTL_MUX_15和第16选通器RTL_MUX_16，其中，
所述第14组D触发器RTL_REG_14的时钟输入端C_14、所述第15组D触发器RTL_REG_15的时钟输入端C_15、所述第16D触发器RTL_REG_SYNC的时钟输入端C耦接第二时钟信号端i_clk；
所述第15选通器RTL_MUX_15的第一输入端I0_15和第16选通器RTL_MUX_16的第一输入端I0_16耦接第一电压端VDD；
所述第15选通器RTL_MUX_15的第二输入端I1_15耦接第12D触发器RTL_REG_12的输出端Q_12，所述第15选通器RTL_MUX_15的选通端S_12耦接第11D触发器RTL_REG_11的输出端Q_11；
所述第16选通器RTL_MUX_16的第二输入端I1_16耦接所述第15选通器RTL_MUX_15的输出端O_15，所述第16选通器RTL_MUX_16的选通端S_16耦接第10D触发器RTL_REG_10的输出端Q_10，所述第16选通器RTL_MUX_16的输出端O_16耦接第16D触发器RTL_REG_SYNC的置位端SET；
所述第16D触发器RTL_REG_SYNC的输入端D耦接第13D触发器RTL_REG_13输出端Q_13，所述第16D触发器RTL_REG_SYNC的输出端输出使能信号o_dout_en；
所述第15组D触发器RTL_REG_15的输入端D_15耦接第一数据端i_din0[15:0]，输出端Q_15输出将第一信号转换到预设时钟域后的信号；
所述第14组D触发器RTL_REG_14的输入端D_14耦接第11选通器RTL_MUX_11的输出端O_11，所述第14组D触发器RTL_REG_14的输出端Q_14输出转换到预设时钟域后的同步信号。
所述数据输出缓存子电路4缓存从所述第11选通器RTL_MUX_11输入的信号和所述第一数据端i_din0[15:0]输入的信号，将从所述第11选通器RTL_MUX_11输入的信号转换到预设时钟域后通过第14组D触发器RTL_REG_14的输出端Q_14输出，将从所述第一数据端i_din0[15:0]输入的信号转换到所述预设时钟域后通过第15组D触发器RTL_REG_15的输出端Q_15输出，以及，根据所述第15选通器RTL_MUX_15的第二输入端I1_15、所述第15选通器RTL_MUX_15的选通端S_15、所述第16选通器RTL_MUX_16的选通端S_16、所述第16D触发器RTL_REG_SYNC的输入端D输入的比较结果确定同步是否完成的使能信号，并通过所述第16D触发器RTL_REG_SYNC的输出端Q输出所述使能信号。
图10为一实施例提供的输入相位延迟子电路1的仿真图。如图10所示，第二数据端i_din1[15:0]输入的信号经过延迟之后分别为r_din1_d0[15:0]、r_din1_d1[15:0]、r_din1_d2[15:0]、r_din1_d3[15:0]，分别相对于第二数据端i_din1[15:0]输入的信号延迟90度，180度、270度和360度。
图11为一实施例提供的数据帧头累加子电路及数据输出判决子电路仿真图。如图11所示，第1个至第五个数据帧头累加子电路输出的累加结果分别为r_cnt0[2:0]、r_cnt1[2:0]、r_cnt2[2:0]、r_cnt3[2:0]、r_cnt4[2:0]，4个数据输出判决子电路分别将r_cnt0[2:0]、r_cnt1[2:0]、r_cnt2[2:0]、r_cnt3[2:0]和r_cnt4[2:0]进行比较，得到比较结果r_din1_en0、r_din1_en1、r_din1_en2、r_din1_en3，本实施例中，r_cnt3[2:0]和r_cnt4[2:0]相同，第4个数据输出判决子电路输出的r_din1_en3为高电平，表明实现了同步，则输入到第4个数据帧头累加子电路的延迟信号即r_din1_d3[15:0]为同步后的信号。
图12至图15分别为两个readout ic延迟相差90度、180度、270度和360度的仿真图。
图12为两个readout ic延迟相差90度的仿真图。如图12所示，两个readout ic延迟90度，即i_din0[15:0]和i_din1[15:0]相差90度。本实施例中，帧头数据为55aa，即第一数据为55aa，经过本申请实施例提供的同步电路进行同步后，i_dout0[15:0]和i_dout1[15:0]消除了延迟，达到同步。使能信号o_dout_en用于指示同步是否完成，本实施例中，o_dout_en为高电平时，表示同步完成。其中，图12中的i_din_en为使能信号，可以输入到第16D触发器RTL_REG_SYNC的使能端(图9中未示出)以及其他D触发器的使能端，以控制该同步电路是否工作。当然，可以不输入该使能信号i_din_en。后续图13至图15中i_din_en类似，不再说明。
图13为两个readout ic延迟相差180度的仿真图。如图13所示，两个readout ic延迟180度，即i_din0[15:0]和i_din1[15:0]相差180度。经过本申请实施例提供的同步电路进行同步后，i_dout0[15:0]和i_dout1[15:0]消除了延迟，达到同步。使能信号o_dout_en用于指示同步是否完成，本实施例中，o_dout_en为高电平时，表示同步完成。
图14为两个readout ic延迟相差270度的仿真图。如图14所示，两个readout ic延迟270度，即i_din0[15:0]和i_din1[15:0]相差270度。经过本申请实施例提供的同步电路进行同步后，i_dout0[15:0]和i_dout1[15:0]消除了延迟，达到同步。使能信号o_dout_en用于指示同步是否完成，本实施例中，o_dout_en为高电平时，表示同步完成。
图15为两个readout ic延迟相差90度的仿真图。如图15所示，两个readout ic延迟360度，即i_din0[15:0]和i_din1[15:0]相差360度。经过本申请实施例提供的同步电路进行同步后，i_dout0[15:0]和i_dout1[15:0]消除了延迟，达到同步，使能信号o_dout_en用于指示同步是否完成，本实施例中，o_dout_en为高电平时，表示同步完成。
本申请实施例提供的同步电路，可以应用于高分辨率PIN屏readout ic，消除多片readout ic之间的数据延时，或者，应用于其他屏中的readout ic，或者，应用于其他需要进行数据同步的场景。
上述多个实施例中仅以两个信号的同步为例进行说明。在其他实施例中，如果需要对多个信号进行同步，则可以将该多个信号其中之一作为基准信号，其他信号与基准信号通过上述多个实施例中的同步电路进行同步，即使用多个上述同步电路。另外，该多个同步电路中，可以对数据输出缓存子电路作一些改动，仅在一个同步电路中输出基准信号转换到预设时钟域后的信号，其余同步电路中不输出基准信号转换到预设时钟域后的信号，另外，根据多个同步电路中输出的使能信号生成总使能信号，当每个同步电路中输出的使能信号使能时，总使能信号才使能；或者，总使能信号可以直接根据所有同步电路中数据输出判决子电路输出的比较结果得到，等等。
基于上述实施例的发明构思，本申请实施例还提供一种同步电路的同步方法，应用在上述一个或多个同步电路中，图16为本申请实施例提供的同步电路的同步方法的一个流程图，其中，同步电路包括：第一数据端、第二数据端、输入相位延迟子电路、N+1数据帧头累加子电路，以及判决子电路，如图16所示，本申请实施例提供的同步电路的同步方法，具体包括以下步骤：
步骤1601，所述输入相位延迟子电路对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端分别输出延迟信号至所述第1至第N个数据帧头累加子电路，以及，分别输出延迟信号至所述第一至第N个数据帧头累加子电路，且不同输出端的输出信号的相位延迟量不同；
步骤1602，所述第1至第N个数据帧头累加子电路中每个数据帧头累加子电路在输入的延迟信号与第一数据相等时，进行一次计数，分别输出第1至第N个计数结果至所述判决子电路，计数次数到达N次后清零重新计数；所述第N+1个数据帧头累加子电路在所述第一数据端的第一信号与第一数据相等时，进行一次计数，输出第N+1个计数结果至所述判决子电路；
步骤1603，所述判决子电路将输入的第1至第N个计数结果分别与所述第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将输入至所述第n个数据帧头累加子电路的所述延迟信号输出作为同步信号。
本实施例提供的同步方法，通过将其中一个信号进行不同延迟量的相位延迟，并通过对帧头数据计数，从中查找出与另一信号同步的延迟信号，实现了信号的同步。
基于上述实施例的发明构思，本申请实施例还提供了一种显示装置，包括：显示基板10、读出电路20和同步电路30，所述读出电路20耦接所述显示基板10，所述同步电路30耦接所述读出电路20，所述同步电路30设置为，接收所述读出电路20输出的数据信号，将所述数据信号同步后输出给所述读出电路20。本实施例提供的显示装置，对读出电路的信号进行同步，消除了延迟，提高了像素的均匀度。
其中，同步电路为上述多个实施例提供的同步电路，其实现原理和实现效果类似，在此不再赘述。
该显示装置可以为：OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种同步电路，包括：输入相位延迟子电路、第1至第N+1个数据帧头累加子电路、判决子电路，所述N大于等于2，其中：
所述输入相位延迟子电路的第一输入端耦接第二数据端，所述输入相位延迟子电路包括N个输出端，所述N个输出端分别耦接到节点Am，m为1至N；所述输入相位延迟子电路设置为：对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端输出延迟信号，且不同输出端的延迟信号的相位延迟量不同；
所述第K个数据帧头累加子电路的输入端耦接到节点AK，K为1至N+1，所述第K个数据帧头累加子电路的输出端耦接到节点BK；所述节点AN+1耦接到第一数据端；所述第K个数据帧头累加子电路设置为：当所述第K个数据帧头累加子电路的输入端的输入数据与第一数据相等时，进行一次计数，通过所述输出端输出第K个计数结果，计数次数到达N次后重新开始计数；
所述判决子电路耦接到所述节点AK和所述节点BK，所述判决子电路设置为，将输入的第1至第N个计数结果分别与第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将通过节点An输入的所述延迟信号通过第一输出端输出作为同步信号。
2.根据权利要求1所述的同步电路，其特征在于，所述判决子电路包括第1至第N个数据输出判决子电路，其中：
所述第j个数据输出判决子电路的第一输入端耦接节点Bj，第二输入端耦接节点BN+1，第三输入端耦接节点Aj，第四输入端耦接第j+1个数据输出判决子电路的第一输出端，j为1至N-1；所述第N个数据输出判决子电路的第一输入端耦接节点BN，第二输入端耦接节点BN+1，第三输入端耦接所述节点AN，第四输入端耦接所述第一数据端；所述数据输出判决子电路设置为：将所述数据输出判决子电路的第一输入端的信号和所述数据输出判决子电路的第二输入端的信号进行比较，当二者相同时选择第三输入端的信号通过第一输出端输出。
3.根据权利要求1所述的同步电路，其特征在于，所述输入相位延迟子电路包括N组D触发器，第1组D触发器的输入端为所述输入相位延迟子电路的第一输入端，第m组D触发器的输入端耦接第m-1组D触发器的输出端，每个D触发器的时钟输入端耦接第一时钟信号端，所述N组D触发器的N个输出端为所述输入相位延迟子电路的N个输出端。
4.根据权利要求1所述的同步电路，其特征在于，所述第K个数据帧头累加子电路包括：第K累加器、第K帧头存储器、第2K-1选通器、第2K选通器、第N+K组D触发器，其中，
所述第K帧头存储器的输入端为所述第K个数据帧头累加子电路的输入端，所述第N+K组D触发器的输出端为所述第K个数据帧头累加子电路的输出端；
所述第K帧头存储器的输出端耦接所述第2K-1选通器的第二输入端，所述第2K-1选通器的第一输入端耦接第一电压端，所述第2K-1选通器的输出端耦接所述第N+K组D触发器的使能端，所述第N+K组D触发器的时钟输入端耦接第一时钟信号端，所述第N+K组D触发器的输入端耦接所述第2K选通器的输出端，所述第2K选通器的第一输入端耦接第二电压端，所述第2K选通器的第二输入端耦接所述第K累加器的输出端，所述第K累加器的第二输入端耦接第一电压端，所述第K累加器的第一输入端耦接所述第2K-1选通器的选通端、所述第2K选通器的选通端、以及，所述第N+K组D触发器的输出端。
5.根据权利要求2所述的同步电路，其特征在于，所述第m个数据输出判决子电路包括:第m比较器、第2N+m+1D触发器和第2N+m+2选通器，其中：
所述第m比较器的输出端耦接所述第2N+m+1D触发器的输入端，所述第2N+m+1D触发器的时钟输入端耦接第一时钟信号端，第2N+m+1D触发器的输出端耦接所述第2N+m+2选通器的选通端；
所述第m比较器的第一输入端为所述第m数据输出判决子电路的第一输入端，所述第m比较器的第二输入端为所述第m数据输出判决子电路的第二输入端，所述第2N+m+2选通器的第一输入端为所述第m数据输出判决子电路的第三输入端，所述第2N+m+2选通器的第二输入端为所述第m数据输出判决子电路的第四输入端，所述第2N+m+2选通器的输出端为所述第m数据输出判决子电路的第一输出端。
6.根据权利要求1所述的同步电路，其特征在于，
所述判决子电路还设置为，将第1至第N个计数结果分别与第N+1个计数结果进行比较的比较结果分别通过第2至第N+1输出端输出；
所述同步电路还包括数据输出缓存子电路，所述数据输出缓存子电路的第一输入端耦接所述判决子电路的第一输出端，所述数据输出缓存子电路的第二输入端耦接所述第一数据端，所述数据输出缓存子电路的第3输入端至第N+2输入端分别耦接所述判决子电路的第2至第N+1输出端，所述数据输出缓存子电路的时钟输入端耦接第二时钟信号端，所述数据输出缓存子电路设置为：缓存从所述第一输入端和所述第二输入端输入的信号，将从所述第一输入端输入的信号转换到预设时钟域后通过第一输出端输出，将从所述第二输入端输入的信号转换到所述预设时钟域后通过第二输出端输出，以及，根据所述判决子电路输入的所述比较结果确定同步是否完成的使能信号并通过第三输出端输出所述使能信号。
7.根据权利要求6所述的同步电路，其特征在于，所述数据输出缓存子电路包括第3N+2组D触发器、第3N+3组D触发器、第3N+4D触发器、第3N+3选通器至第4N选通器，其中，
所述第3N+2组D触发器的时钟输入端、所述第3N+3组D触发器的时钟输入端、所述第3N+4D触发器的时钟输入端耦接第二时钟信号端；
所述第3N+3选通器至所述第4N选通器的第一输入端耦接第一电压端；
所述第3N+k选通器的输出端耦接所述第3N+k+1选通器的第二输入端，k为3至N-1，所述第4N选通器的输出端耦接所述第3N+4D触发器的置位端；
所述第3N+2组D触发器的输入端为所述数据输出缓存子电路的第一输入端，所述第3N+2组D触发器的输出端为所述数据输出缓存子电路的第一输出端，所述第3N+3组D触发器的输入端为所述数据输出缓存子电路的第二输入端，所述第3N+3组D触发器的输出端为所述数据输出缓存子电路的第二输出端，所述第3N+4D触发器的输出端为所述数据输出缓存子电路的第三输出端；所述第3N+3选通器的第一输入端、所述第3N+3选通器至所述第4N选通器的选通端、所述第3N+4D触发器的输入端分别为所述数据输出缓存子电路的第3输入端至第N+2输入端。
8.根据权利要求6或7所述的同步电路，其特征在于，
所述输入相位延迟子电路包括N组D触发器，第1组D触发器的输入端为所述输入相位延迟子电路的第一输入端，第m组D触发器的输入端耦接第m-1组D触发器的输出端，每个D触发器的时钟输入端耦接第一时钟信号端，所述N组D触发器的N个输出端为所述输入相位延迟子电路的N个输出端；
所述第K个数据帧头累加子电路包括：第K累加器、第K帧头存储器、第2K-1选通器、第2K选通器、第N+K组D触发器，K为1至N+1，其中，
所述第K帧头存储器的输入端为所述第K个数据帧头累加子电路的输入端，所述第N+K组D触发器的输出端为所述第K个数据帧头累加子电路的输出端；
所述第K帧头存储器的输出端耦接所述第2K-1选通器的第二输入端，所述第2K-1选通器的第一输入端耦接第一电压端，所述第2K-1选通器的输出端耦接所述第N+K组D触发器的使能端，所述第N+K组D触发器的时钟输入端耦接第一时钟信号端，所述第N+K组D触发器的输入端耦接所述第2K选通器的输出端，所述第2K选通器的第一输入端耦接第二电压端，所述第2K选通器的第二输入端耦接所述第K累加器的输出端，所述第K累加器的第二输入端耦接第一电压端，所述第K累加器的第一输入端耦接所述第2K-1选通器的选通端、所述第2K选通器的选通端、以及，所述第N+K组D触发器的输出端；
所述判决子电路包括第1至第N个数据输出判决子电路，所述第j个数据输出判决子电路的第一输入端耦接节点Bj，第二输入端耦接节点BN+1，第三输入端耦接节点Aj，第四输入端耦接第j+1个数据输出判决子电路的第一输出端，j为1至N-1；所述第N个数据输出判决子电路的第一输入端耦接节点BN，第二输入端耦接节点BN+1，第三输入端耦接所述节点AN，第四输入端耦接所述第一数据端；所述数据输出判决子电路设置为：将所述数据输出判决子电路的第一输入端的信号和所述数据输出判决子电路的第二输入端的信号进行比较，当二者相同时选择第三输入端的信号通过第一输出端输出；
所述第m个数据输出判决子电路包括:第m比较器、第2N+m+1D触发器和第2N+m+2选通器，其中：
所述第m比较器的输出端耦接所述第2N+m+1D触发器的输入端，所述第2N+m+1D触发器的时钟输入端耦接第一时钟信号端，第2N+m+1D触发器的输出端耦接所述第2N+m+2选通器的选通端；
所述第m比较器的第一输入端为所述第m数据输出判决子电路的第一输入端，所述第m比较器的第二输入端为所述第m数据输出判决子电路的第二输入端，所述第2N+m+2选通器的第一输入端为所述第m数据输出判决子电路的第三输入端，所述第2N+m+2选通器的第二输入端为所述第m数据输出判决子电路的第四输入端，所述第2N+m+2选通器的输出端为所述第m数据输出判决子电路的第一输出端。
9.根据权利要求1至7任一所述的同步电路，其特征在于，所述N为4，且所述输入相位延迟子电路的第m个输出端的输出信号相对于所述第二信号进行90*m度相位延迟。
10.根据权利要求1至7任一所述的同步电路，其特征在于，所述第一时钟信号端的第一时钟信号的频率为所述第二时钟信号端的第二时钟信号的频率的N倍。
11.一种显示装置，其特征在于，包括：显示基板、读出电路和如权利要求1-10任一所述的同步电路，所述读出电路耦接所述显示基板，所述同步电路耦接所述读出电路，所述同步电路设置为，接收所述读出电路输出的数据信号，将所述数据信号同步后输出给所述读出电路。
12.一种同步电路的同步方法，其特征在于，应用在如权利要求1-10任一所述的同步电路中，包括：
所述输入相位延迟子电路对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端分别输出延迟信号至所述第1至第N个数据帧头累加子电路，以及，分别输出延迟信号至所述第一至第N个数据帧头累加子电路，且不同输出端的输出信号的相位延迟量不同；
所述第1至第N个数据帧头累加子电路中每个数据帧头累加子电路在输入的延迟信号与第一数据相等时，进行一次计数，分别输出第1至第N个计数结果至所述判决子电路，计数次数到达N次后清零重新计数；所述第N+1个数据帧头累加子电路在所述第一数据端的第一信号与第一数据相等时，进行一次计数，输出第N+1个计数结果至所述判决子电路；
所述判决子电路将输入的第1至第N个计数结果分别与所述第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将输入至所述第n个数据帧头累加子电路的所述延迟信号输出作为同步信号。
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