DE3788457T2

DE3788457T2 - Rahmensynchronisationsanordnung.

Info

Publication number: DE3788457T2
Application number: DE3788457T
Authority: DE
Inventors: Naonobu Fujimoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-06-18
Filing date: 1987-06-16
Publication date: 1994-05-19
Anticipated expiration: 2007-06-17
Also published as: JPH0638597B2; EP0249935A2; EP0249935B1; EP0249935A3; DE3788457D1; JPS63107247A; US4748623A; NZ220548A; CA1260167A

Description

Die vorliegende Erfindung bezieht sich auf einen Rahmen-Synchronisationsschaltkreis zum Bestimmen der Lage des Zeitschlitzes jedes Kanals eines zeitaufteilenden Multiplexsignales, und insbesondere auf einen Rahmen- Synchronisationsschaltkreis, welcher ein zeitaufgeteiltes Multiplexsignal parallel verarbeitet.
Beim zeitaufteilenden Multiplexen werden Signale (Impulse) entsprechender Kanäle, die zeitaufteilend verarbeitet werden sollen, kontinuierlich und nacheinander Zeitschlitzen zugeordnet, und Impulse, die ein Rahmen-Synchronisationsmuster bilden, werden periodisch eingefügt. Die Periode des Einschiebens des Rahmen-Synchronisationsmusters wird Rahmen genannt. Auf der Empfangsseite wird ein empfangener Impulszug einmal pro Rahmen getestet und die Lage des Zeitschlitzes jedes Kanals wird durch Feststellen des Rahmen-Synchronisationsmusters unterschieden. Dies wird Rahmen-Synchronisation genannt.
Rahmen-Synchronisation muß im allgemeinen die folgenden wesentlichen Merkmale aufweisen.
1. Die Synchronisation sollte so schnell wie möglich ausgeführt werden (Hochgeschwindigkeits-Wiederherstellung nach Asynchronisation);
2. Wenn die Synchronisation einmal ausgeführt ist, sollte falsche Rahmeneinstellung, bedingt durch eine kurzzeitige Veränderung des Rahmen-Synchronisiermusters aufgrund von Codierungs- oder Übertragungsfehlern, welcher als Asynchronisierung interpretiert wird, minimiert werden (Vorwärtsschutz); und
3. Asynchronisation sollte nicht als Synchronisation interpretiert werden (Rückwärtsschutz).
Ein Verfahren zur Wiederherstellung der Rahmen-Synchronisation ist das Einbit-Schiebeverfahren. Bei diesem Verfahren wird der Rahmenzähler auf der Empfangsseite für ein Bit angehalten, wenn Nichtübereinstimmung des Rahmen-Synchronisationsmusters festgestellt wird, und die Wiederherstellung der Synchronisation wird ausgeführt durch bitweises Verschieben der relativen Phase des Rahmen-Impulses im Eingangssignal und des Rahmenimpulses, welcher auf der Empfangsseite hergestellt wird.
Auch ein Einbit-Sofortschiebeverfahren wurde vorgeschlagen. Wenn bei dies ein Verfahren Nichtkoinzidenz des Rahmen-Synchronisiermusters festgestellt wird, wird das Zählersystem des Synchronisierschaltkreises sofort für einen Zeitschlitz angehalten, um ein Bit zu verschieben, und gleichzeitig wird der Schritt "nächste Detektion" ausgeführt.
Ein Synchronisations-Überwachungsschaltkreis ist üblicherweise im Rahmen-Synchronisierschaltkreis beinhaltet, um das Risiko einer falschen Rahmeneinstellung aufgrund eines Codierungsfehlers zu verringern (die Vorwärtsschutzfunktion). Ein solcher Synchronisations-Überwachungsschaltkreis erhöht jedoch die Detektionszeit für die tatsächliche Synchronisation. Währenddessen verringert die Rückwärtsschutzfunktion die Wahrscheinlichkeit, daß Asynchronisation fälschlich für Synchronisation gehalten wird, erhöht aber die Wahrscheinlichkeit, daß Synchronisation zurückgewiesen wird. Daher erfordert der Aufbau eines Synchronisations-Überwachungsschaltkreises einen Kompromiß zwischen einander widersprechenden Faktoren.
Ein herkömmlicher Rahmen-Synchronisierschaltkreis vom Einbit- Sofortschiebetyp, welcher die Rahmen-Synchronisation-Wiederherstellung ausführt, ist darin beschränkt, daß die Einbit- Sofortverschiebung unmöglich ist, wenn die Schleifenverzögerung nicht innerhalb eines Zeitschlitzes unterdrückt wird. Wenn die Anzahl zeitaufgeteilter Kanäle vergrößert wird, wie in einem optischen Nachrichtenübertragungssystem, wird daher Hochgeschwindigkeitsignalverarbeitung benötigt, da die Signalbitrate auf 405 Mbps, 565 Mbps oder sogar 810 Mbps steigt. Bei dieser Rate ist es für eine herkömmliche Vorrichtung unmöglich, die Rahmen-Synchronisation auszuführen.
Zusätzlich ist es wünschenswert, integrierte Schaltkreise auf einem komplimentären Metalloxidhalbleiter (CMOS-IC) zu verwenden, da CMOS-ICs weniger Leistung verbrauchen. CMOS-ICs jedoch haben eine Betriebszyklusbeschränkung von ungefähr 30 Mbps, und können daher nicht für ein zeitaufgeteiltes Signal von ungefähr 45 Mbps verwendet werden, welches Standard in Nordamerika ist. Als Ergebnis muß ein integrierter Schaltkreis mit Transistor- Transistorlogik (TTL-IC), welcher eine relativ große Leistungsaufnahme hat, anstatt eines CMOS-ICs verwendet werden.
Aufgrund der oben beschriebenen Schwierigkeiten wurde kürzlich ein Parallelrahmensynchronisierschaltkreis vorgeschlagen, in welchem die Bitrate halbiert ist. In einem solchen Schaltkreis wird die Frequenz des digital zeitaufgeteilten Signals der Gruppe hoher Ordnung in zwei Signalzüge aufgeteilt. In einem solchen Parallelrahmensynchronisierschaltkreis ist es möglich, die Schleifenunterdrückung im Schaltkreis innerhalb eines Zeitschlitzes zu unterdrücken, da die Bitrate verringert wird. Da jedoch das Rahmen-Synchronisiermuster in zwei Teilmuster aufgeteilt wird, wird die Bitlänge des Rahmen- Synchronisiermusters halbiert. Wenn die Bitlänge des Rahmen- Synchronisierschaltkreises verkürzt wird, muß im allgemeinen die Anzahl der Vorwärtsschutzstufen und Rückwärtsschutzstufen des Synchronisationsüberwachungsschaltkreises erhöht werden, und die sich ergebende Zeit, welche zur Synchronisationswiederherstellung benötigt wird, verlängert sich. Wo ein Rahmen-Synchronisationsmuster mit derselben Länge wie das gewöhnliche Muster in einem solchen Parallel- Rahmensychronisierschaltkreis verwendet wird, entsteht dementsprechend darin ein Nachteil, daß die Zeit zur Wiederherstellung der Synchronisation länger als in einem herkömmlichen Rahmen- Synchronisierschaltkreis ist.
EP-A-0040351 oder EP-A-0084787 offenbaren Rahmen-Synchronisierschaltkreise, umfassend die Merkmale der Präambel des ersten Anspruchs, das heißt Signaltrenneinrichtungen, Rahmensynchronisationsmuster-Feststelleinrichtungen und Rahmenimpulsausgabeeinrichtungen.
Aufgabe der vorliegenden Erfindung ist es, Rahmen-Synchronisation mit einer kurzen Synchronisationswiederherstellungszeit auszuführen unter Verwendung eines Parallelrahmen-Synchronisationsschaltkreises, ohne daß Rahmen-Synchronisationsmuster zu verändern.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Synchronisations-Überwachungsschaltkreis mit wenigen Stufen in einem Parallelrahmensynchronisationsschaltkreis zu verwenden.
In einem ersten Aspekt schafft die vorliegende Erfindung einen Rahmen-Synchronisierschaltkreis, umfassend Signaltrenneinrichtungen zum Trennen eines Eingabesignals mit einem darin periodisch eingefügten Rahmen-Synchronisiermuster in eine vorbestimmte Anzahl von Signalzügen; eine Rahmen- Synchronisationsmuster-Feststelleinrichtung zum Feststellen veränderter Rahmen-Synchronisationsmuster in den Signalzügen; und Rahmenimpulsausgabeeinrichtungen zum Ausgeben eines Rahmenimpulses mit einer Zeitsteuerung entsprechend der Periode des Rahmen-Synchronisationsmusters im Eingabesignal; gekennzeichnet durch eine Zeitvergleichseinrichtung zum Erzeugen eines Nichtkoinzidenzsignals, welches Nichtkoinzidenz des Rahmenimpulses und die des der veränderten Rahmen- Synchronisiermuster angibt;
Synchronisationsüberwachungseinrichtungen zum Feststellen, ob der Rahmenimpuls mit einem der modifizierten Rahmensynchronisiermuster synchronisiert ist; und Zeitsteuereinrichtungen zum Einstellen der Zeitsteuerung des Rahmenimpulses, wenn die Zeitvergleichseinrichtung Nichtkoinzidenz feststellt und der Synchronisationsüberwachungsschaltkreis Asynchronisation aller veränderten Rahmen-Synchronnisiermuster feststellt.
Nach einem weiteren Aspekt schafft die vorliegende Erfindung einen Rahmen-Synchronisierschaltkreis, umfassend einen Seriell- Parallell-Umwandlungsschaltkreis , operativ so geschaltet, daß er ein Seriell-Signal umfassend zeitaufgeteilte Kanäle und ein Rahmen-Synchronisiermuster, das darin periodisch eingefügt ist, erhält, um das Seriell-Signal in eine vorbestimmte Anzahl von Signalzügen mit Bithauptteilen, Schieberegister, operativ verbunden mit dem Seriell-Parallel-Umwandlungsschaltkreis , wobei jeder der Schieberegister einen der Signalzüge erhält;
Gateschaltkreise, wobei jeder Gateschaltkreis operativ mit allen Schieberegistern verbunden ist, um die Bits der Signalzüge, welche in den Schieberegistern gespeichert sind, selektiv zu kombinieren, um ein entsprechendes der vorbestimmten Anzahl der modifizierten Rahmen-Synchronisationsmuster festzustellen;
Taktsignal-Erzeugungseinrichtungen zum Erzeugen eines Taktsignals in Phase mit den Signalzügen aus den Seriell-Signal;
und einen Rahmenimpuls-Erzeugungsschaltkreis zum Zählen von Impulsen im Taktsignal und Herstellen eines Rahmenimpulses synchron mit der Periode des Rahmen-Synchronisierschaltkreises;
gekennzeichnet durch Zeitvergleichsschaltkreise, wobei jeder Zeitvergleichsschaltkreis operativ mit einem entsprechenden der Feststellschaltkreise für das modifizierte Rahmensynchronisiermuster verbunden ist, wobei die Taktsignalerzeugungseinrichtungen und der Rahmenimpuls-Erzeugungsschaltkreis zum Herstellen eines Nichtkoinzidenzssignals, welches die Nichtkoinzidenz des Rahmenimpulses angibt, und dem Feststellen des entsprechenden modifizierten Rahmensynchronisiermusters durch den entsprechenden Gateschaltkreis;
Synchronisations-Überwachungsschaltkreise, wobei jeder Synchronisations-Überwachungsschaltkreis operativ mit einem entsprechenden der Zeitvergleichsschaltkreise und dem rahmenimpulserzeugenden Schaltkreis verbunden ist, um ein Asynchronisationssignal zu erzeugen, welches Asynchronisation des entsprechenden modifizierten Rahmen-Synchronisiermusters angibt, abhängig von der aufeinanderfolgend wiederholten Ausgabe des Nichtkoinzidenzsignals durch den entsprechenden Zeitsteuerungsvergleichsschaltkreis; und einen Schaltkreis zur Unterscheidung der Phasenangleichung, operativ verbunden mit dem rahmenimpulserzeugenden Schaltkreis, den taktsignalerzeugenden Einrichtungen und allen Zeitsteuerungsvergleichskreisen sowie den Synchronisationsüberwachungsschaltkreisen zum Sperren eines Einzelimpulses des Taktsignals, abhängig von der Ausgabe von Nichtkoinzidenz- und Asynchronisationssignalen durch die Zeitsteuerungs-Vergleichsschaltkreise und die Synchronisations- Überwachungsschaltkreise.
Die obigen Aufgaben liegen gemeinsam mit anderen Aufgaben und Vorzügen, die im folgenden offensichtlich werden, in den Details des Aufbaus und Betriebs, wie im folgenden vollständiger beschrieben und beansprucht wird, wobei auf die begleitenden Zeichnungen Bezug genommen wird, die einen Teil davon bilden, in denen gleiche Bezugszeichen durchgängig auf gleiche Teile verweisen.
Fig. 1 ist ein Blockdiagramm, darstellend die grundsätzliche Struktur eines Rahmen-Synchronisierschaltkreises nach der vorliegenden Erfindung;
Fig. 2A bis 2G sind Piktogrammdarstellungen übertragener und modifizierter Rahmen-Synchronisiermuster;
Fig. 3 ist ein Blockdiagramm eines Parallelrahmen-Synchronisierschaltkreises nach der vorliegenden Erfindung, in welchem das Eingabesignal in zwei Signalzüge getrennt ist;
Fig. 4 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Seriell-Parallel-Umsetzungsschaltkreises in Fig. 3;
Fig. 5 ist ein Zeitdiagramm zur Erklärung des Betriebs des Seriell-Parallel-Umsetzungsschaltkreises, welcher in Fig. 4 dargestellt ist
Fig. 6 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Schaltkreises zum Feststellen des Rahmen-Synchronisations-Musters in Fig. 3;
Fig. 7 und 8 sind Zeitdiagramme zum Erklären des Betriebs des Schaltkreises zur Feststellung des Rahmen-Synchronisationsmusters, der in Fig. 6 dargestellt ist;
Fig. 9 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Synchronisations-Schutzschaltkreises in Fig. 3;
Fig. 10 ist ein Zeitdiagramm zum Erklären des Synchronisations- Schutzschaltkreises, der in Fig. 9 dargestellt ist;
Fig. 11 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform der Rahmenimpulsausgabe und Zeitsteuerungsschaltkreise, die in Fig. 3 dargestellt ist;
Fig. 12 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Schalters in Fig. 3;
Fig. 13 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform eines Seriell-Parallel-Umsetzungsschaltkreises zum Trennen des Eingabesignals in vier Signalzüge;
Fig. 14 ist ein Zeitdiagramm zum Erklären des Betriebs des Seriell-Parallel-Umsetzungsschaltkreises, der in Fig. 13 dargestellt ist; und
Fig. 15 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform eines Schaltkreises zur Feststellung des Rahmensynchronisiermusters von vier Signalzügen.
Fig. 1 ist ein Blockdiagramm, darstellend den grundsätzlichen Aufbau eines Rahmen-Synchronisierschaltkreises nach der Erfindung. In Fig. 1 trennt ein Signaltrennschaltkreis 1 ein digitales, zeitaufgeteiltes Eingabesignal hoher Ordnung ODATA in eine vorbestimmte Anzahl (n) von Signalzügen (DATA1 bis DATAn) unter Verwendung der Seriell-Parallel-Umsetzung. Das Digitalsignal hoher Ordnung ODATA wird erhalten durch Multiplexen eines Rahmen- Synchronisiermusters und einer Vielzahl von Kanälen von Digitalsignalen. Ein Schaltkreis zur Feststellung des Rahmen- Synchronisiermusters (FSP-Detektor) 2 detektiert n-modifizierte Rahmen-Synchronisiermuster, welche sich durch Teilen des Rahmen-Synchronisiermusters im Signaltrennschaltkreis 1 ergeben, wenn das Digitalsignal ODATA der Gruppe hoher Ordnung geteilt wird. Der FSP-Detektor 2 gibt "Muster nicht festgestellt"- Signale COIN1 bis COIN2 für jede Detektion jedes modifizierten Rahmen-Synchronisationsmusters aus. Ein Rahmenimpuls- Zeitsteuerungsschaltkreis 5 gibt ein Rahmenimpulssignal FP mit einer Zeitsteuerung aus, welche der Periode des Rahmen- Synchronsiermusters entspricht. Ein Zeitvergleichsschaltkreis 3 vergleicht die Zeitsteuerung des Rahmenimpulssignals FP und die Zeitsteuerung der "Muster nicht festgestellt "-Signale COIN1 bis COINn aus dem FSP-Detektor 2. Ein Synchronisations- Überwachungsschaltkreis 4 stellt fest, ob die Synchronisation aufgrund von Nichtkoinzidenzssignalen NC1 bis NCn eingerichtet ist, welche vom Zeitsteuerungs-Vergleichsschaltkreis 3 ausgegeben werden. Der Rahmenimpuls-Zeitsteuerungs-Schaltkreis 5 stellt die Phase von Rahmenimpulsignalen FP ein, wenn alle Ausgaben des Synchronisations-Überwachungsschaltkreises 4 Asynchronisation angeben, und alle Nichtkoinzidenzsignale aus dem Zeitsteuerungsvergleichsschaltkreis 3 Nichtkoinzidenz angeben. Nun wird das Trennen des Rahmen-Synchronisationsmusters in Teilmuster durch den Seriell-parallel-Umsetzungsschaltkreis 1 unter Bezugnahme auf Fig. 2A bis 2G erläutert. Fig. 2A stellt ein Beispiel eines 12-Bit- Rahmen-Synchronisiermusters dar, und Fig. 2B und 2C stellen die Trennung des Rahmen-Synchronisationsmusters in zwei Signale, DATA1 und DATA 2 durch den Seriell-Parallelumsetzungsschaltkreis 1 dar. Wenn ein führendes Bit a des Rahmen-Synchronisationsmusters im DATA1 (MODE1) eingegeben wird, so ist das entstehende, modifizierte Rahmen- Synchronisationsmuster in Fig. 2B dargestellt, während wenn das führende Bit a in DATA2 (MODE2) eingegeben wird, ist das Ergebnis so, wie in Fig. 2C dargestellt. So können die beiden verschiedenen modifizierten Rahmen-Synchronisationsmuster sich ergeben, wenn das zeitaufgeteilte Eingabesignal in zwei Signalzüge DATA1 und DATA2 getrennt wird.
Fig. 2D-2G stellen die modifizierten Rahmen-Synchronisationsmuster dar, welche sich ergeben, wenn das zeitaufgeteilte Eingabesignal durch den Seriell-parallel-Umsetzungsschaltkreis 1 in vier Signalzüge DATA1 bis DATA4 geteilt wird. In diesem Fall treten vier verschiedene modifizierte Rahmen-Synchronisationsmuster in den Signalzügen DATA1 bis DATA4 auf. In Fig. 2C und 2E-2G stellen die Symbole "X" Bits dar, welche in den Rahmen-Synchronisationsmustern nicht enthalten sind. Eine Vielzahl modifizierter Rahmen-Synchronisationsmuster treten übereinstimmend mit der Anzahl von Signalzügen auf, die aus ODATA gebildet wird, weil der Seriell-Parallel-Umsetzungsschaltkreis 1 sequentiell DATA1, DATA2, DATA3, . . . , DATAn parallel und Bit für Bit in Übereinstimmung mit der Eingabesequenz von ODATA ausgeht. Wie aus Fig 2B-2G offensichtlich, entspricht die Anzahl von Signalzügen, in die ODATA durch den Seriell-Parallel-Umsetzungsschaltkreis 1 getrennt wird, der Anzahl modifizierter Rahmen-Synchronisationsmuster, die festgestellt werden sollen.
Fig. 3 ist ein Blockdiagramm eines Rahmen-Synchronisations- Schaltkreises nach der vorliegenden Erfindung, in welchem das zeitaufgeteilte Eingabesignal ODATA in zwei Signalzüge getrennt ist. Der Seriell-Parallel-Umsetzungsschaltkreis 1 trennt ODATA in DATA1 und DATA2 auf Grundlage eines Taktsignals OCLOCK. Das Taktsignal OCLOCK wird aus ODATA extrahiert und in einen Frequenzteilschaltkreis 6 halbiert. Jeder der sich ergebenden Signalzüge DATA1 und DATA2 hat eine Bitrate, welche die Hälfte derjenigen von ODATA beträgt, und wird dem FSP-Dektektor 2 eingegeben. Der Signalzug DATA1 wird dem Schieberegister 21 eingegeben, wogegen der Signalzug DATA2 dem Schieberegister 23 eingegeben wird. Ein Verzögerungsschaltkreis 7 stellt die Phase des Taktsignals auf dem Frequenzteilkreis 6 so ein, daß er der Verzögerung von DATA1 und DATA2 im Seriell-Parallel-Umsetzer 1 entspricht, um ein Zeitsteuerungsvergleichs-Taktsignal RCLK zu erzeugen, welches die Schieberegister 21 und 23 ansteuert.
Wenn eines der modifizierten Rahmen-Synchronisationsmuster in den Schieberegistern 21 und 23 gespeichert wird, wird es durch einen entsprechenden Detektionsschaltkreis 23 oder 24 für das modifizierte Rahmen-Synchronisationsmuster festgestellt. Die Musterfeststellkreise 23 und 24 geben "Muster nicht festgestellt"-Signale COIN1 beziehungsweise COIN2 aus, welche den Zeitsteuer-Vergleichsschaltkreisen 31 und 32 zugeführt werden.
Ein Rahmenimpulsausgabeschaltkreis 53 im Rahmenimpuls- Zeitsteuerungsschaltkreis 5 zählt die Impulse des Taktsignals RCLK aus dem Verzögerungsschaltkreis 7, sagt die Zeit vorher, zu der alle Bits des Rahmen-Synchronisationsmusters in den Schieberegistern 21 und 23 gespeichert werden und gibt die Rahmenimpulse zu dieser Zeit aus. Die Zeitsteuerungsvergleichsschaltkreise 31 und 32 stellen fest, ob die Ausgaben von den Detektionsschaltkreisen 22 und 24 die Feststellung eines der modifizierten Rahmen-Synchronisationsmuster angeben, wenn der Rahmenimpuls hergestellt wird. Falls keiner der modifizierten Rahmenimpuls-Synchronisationsmuster festgestellt wurde, geben die Zeitsteuerungsvergleichsschaltkreise 31 und 32 Ausgabesignale NC1 und NC2 aus, welche Zeitsteuerungs- Nichtkoinzidenz angeben.
Die Zeitsteuerungs-Nichtkoinzidenzsignale NC1 und NC2 werden Synchronisations-Überwachungsschaltkreisen 41 und 42 zugeführt. Diese Synchronisations-Überwachungsschaltkreise 41 und 42 zählen aufeinanderfolgende wiederholte Ausgaben der Zeitsteuerungs- Nichtkoinzidenzsignale NC1 und NC2 aus den Zeitsteuerungs- Vergleichsschaltkreisen 31 und 32. Wenn zum Beispiel die Zeitsteuerungs-Nichtkoinzidenzsignale NC1 und NC2 viermal hintereinander ausgegeben werden, werden sie als Asynchronisation ausgesondert, und Asynchronisationssignale SYNC1 und SYNC2 werden dann ausgegeben. Ein Unterscheidungsschaltkreis 51 für den Vorgang des Phasenangleichens stellt fest, ob ein Vorgang des Phasenangleichens auf der Grundlage von vier Bedingungen ausgeführt werden soll: die Nichtkoinzidenzsignale NC1 und NC2 und die Asynchronisationssignale SYNC1 und SYNC2, welche von den Synchronisationsüberwachungsschaltkreisen 41 und 42 ausgegeben werden. Während des Vorgangs der Phasenangleichung wird der Ein- Bit-Schieber 52 nicht betrieben, weil das Taktsignal RCLK, welches von dem Verzögerungsschaltkreis 7 eingegeben wird, für ein Bit gesperrt wird, und daher wird die Zeitsteuerungs- Rahmenimpulserzeugung durch den rahmenimpulserzeugenden Schaltkreis 53 für ein Bit verzögert.
In der in Fig. 3 dargestellten Ausführungsform detektiert der Detektionsschaltkreis 22 das Paar Partialrahmensynchronisationsmustern als ein modifiziertes Rahmen-Synchronisationsmuster bildend, welches in den Schieberegistern 21 und 23 gespeichert ist, während der Detektionsschaltkreis 24 das Musterpaar feststellt, welches in Fig. 2C (MODE2) dargestellt ist. Dementsprechend entsprechen der Zeitsteuervergleichsschaltkreis 31 und der Synchronisationsüberwachungsschaltkreis 41 MODE1, während der Zeitsteuervergleichsschaltkreis 32 und der Synchronisationsüberwachungsschaltkreis 42 MODE2 entsprechen. Daher können die Detektionsschaltkreise 22 und 24 und die Zeitsteuervergleichsschaltkreise 31 und 32 das Rahmen-Synchronisationsmuster entweder in MODE1 oder MODE2 feststellen, trotz der Änderung der Bitlänge des Rahmen-Synchronisationsmusters. Daher stellen die Synchronisations-Überwachungsschaltkreise 41 und 42 denselben Synchronisationsschutz für ODATA zur Verfügung, wie er geschaffen wird, wenn ODATA nicht in verschiedene Signalzüge aufgeteilt wird. Daher kann die Rahmen- Synchronisationsverarbeitung ohne Erhöhen der Anzahl von Schutzstufen der Synchronisations-Überwachungsschaltkreise 41 und 42 und ohne Steigerung der für die Rahmen-Synchronisation benötigten Zeit (Rahmen-Synchronisations-Wiederherstellzeit) ausgeführt werden.
Unter der Bedingung, daß Synchronisation eingerichtet ist, werden das Zeitsteuer-Nichtkoinzidenzsignal NC1 aus dem Zeitsteuer- Vergleichsschaltkreis 31 und das Asynchronisations-Unterscheidungssignal SYNC1 aus dem Synchronsiationsüberwachungsschaltkreis 41 in jeder Rahmenperiode in MODE 1 erhalten. Ähnlicherweise gibt das Zeitsteuerungs-Nichtkoinzidenzsignal NC2 aus dem Zeitsteuerungs-Signalschaltkreis 32 die Nichtkoinzidenz an, und das Signal SYNC2 gibt Asynchronisation des modifizierten Rahmen-Synchronisationsmusters entsprechend MODE 2 an.
Daher können die Ausgabesignale der Synchronisations-Überwachungsschaltkreise 41 und 42 oder der Zeitsteuerungsvergleichsschaltkreise 31 und 32 als Moden-Unterscheidungssignale verwendet werden. Dementsprechend können, falls sich die Mode ändert, konstante Kanaldaten von einem dahintergeschalteten Demultiplexer (DMUX, nicht dargestellt) ausgegeben werden, indem die Ausgaben DATA1 und DATA2 von Schieberegistern 21 und 23 einem Schalter 8 zugeführt werden, und dann der Schalter 8 mit den Signalen von den Synchronisationsüberwachungsschaltkreisen 41 und 42 oder den Zeitsteuervergleichsschaltkreisen 31 und 32 gesteuert werden.
Nun wird jeder Teil des Rahmen-Synchronisationsschaltkreises von Fig. 3 im Detail beschrieben. Fig. 4 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Seriell-Parallel-Umsetzungsschaltkreises 1 in Fig. 3, und Fig. 5 ist ein Zeitdiagramm zum Erklären des Betriebs von Fig. 4. Wie in Fig. 4 dargestellt, wird das Eingabesignal ODATA durch Flip-Flops 11 und 12 empfangen, während das Taktsignal OCLOCK auf Grundlage des Eingabesignals ODATA hergestellt wird und durch den Flip- Flop 6 Frequenz halbiert wird. Die Q-Ausgabe des Flip-Flops 6 stellt ein erstes Taktsignal zu CLK1 zur Verfügung, während die Q-Ausgabe ein zweites Taktsignal CLK2 durch Invertieren von CLK1 schafft. Das erste Taktsignal CLK1 wird verwendet, um den Flip- Flop 11 zu betreiben, während das zweite Taktsignal CLK2 verwendet wird, um den Flip-Flop 12 zu betreiben. In MODE 1 wird das erste Taktsignal CLK1 mit dem führenden Bit des Rahmen- Synchronisationsmusters in ODATA synchronisiert, wie in Fig. 5 dargestellt. Daher geben in MODE1 die Flip-Flops 11 und 12 die Signalzüge DATA1 beziehungsweise DATA2 aus.
Die Phasen der Signalzüge DATA1 und DATA2 werden durch Verzögerungsschaltkreise 13 und 14 so eingestellt, daß die Phasen (dargestellt durch Pfeilmarkierungen in Fig. 5) von Bits, die DATA1 und DATA2 entsprechen, miteinander synchron sind. Auf dieselbe Weise wird das erste Taktsignal CLK1, welches vom Frequenzteilkreis 6 ausgegeben wird, auch durch den Verzögerungsschaltkreis 7 phasenangepaßt, um ein Zeitvergleichstaktsignal RCLK zu schaffen. Schließlich synchronisieren die Flip- Flops 15 und 16 die geteilten Datensignale DATA1 und DATA2 mit dem Zeitsteuervergleichssignal RCLK.
In MODE2 fehlt ein Bit des Eingabesignals ODATA aufgrund des Einflusses der Übertragungsleitung, und das führende Bit des Rahmen-Synchronisationsmusters im ODATA wird mit dem zweiten Taktsignal CLK2 synchronisiert und in DATA2 ausgegeben. Daher ist ersichtlich, daß DATAA1 in MODE1, DATA2 in MODE2 entspricht. Wie in Fig. 5 angegeben, stellen die Verzögerungsschaltkreise 13 und 14 in Seriell-Parallel-Umsetzungsschaltkreis 1 die relativen Phasen von DATA1 und DATA2 so ein, daß DATA1 und DATA2 in Phase sind, aber DATA1 läuft DATA2 um ein Bit voraus. Dementsprechend ist in MODE2 ein Bit 4, welches in ODATA unmittelbar vor dem Rahmen-Synchronisationsmuster empfangen wurde, im führenden Bit von DATA1 enthalten, wenn das führende Bit von DATA2 das erste Bit des Rahmen-Synchronisationsmusters enthält.
Nun wird eine vorgezogene Ausführungsform des Rahmen-Synchronisationsmuster-Feststellschaltkreises 2 unter Bezugnahme auf Fig. 6, 7 und 8 erklärt. Fig. 6 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Rahmen-Synchronisationsmuster-Feststellschaltkreises 2. Fig. 7 und 8 sind Zeitdiagramme, darstellend den Betrieb des in Fig. 6 dargestellten Schaltkreises.
Die Signalzüge DATA1 und DATA2 sind mit RCLK synchron. Fig. 7 und 8 sind Zeitdiagramme, darstellend den Betrieb des in Fig. 6 abgebildeten Schaltkreises.
Die Signalzüge DATA1 und DATA2 sind synchron mit RCLK. Fig. 7 entspricht der Situation in MODE1. Die Ausgabe von Flip-Flops 211 bis 215, welche die Schieberegister 21 bilden, sind in Fig. 7 jeweils durch FF211 bis FF215 angegeben, und die Ausgaben der Flip-Flops 231 bis 236, welche die Schieberegister 23 bilden, sind in Fig. 7 jeweils durch FF231 bis FF236 angegeben. In MODE1 wird das Rahmen-Synchronisationsmuster (1111101000000) durch einen NOR-Schaltkreis 221 in Fig. 6 als das modifizierte Rahmen-Synchronisationsmuster erkannt, wie in Fig. 7 angegeben. Die Q-Ausgabe COIN1 von Flip-Flop 222 ist dementsprechend auf hohem Niveau, bis das Rahmen-Synchronisationsmuster festgestellt wird.
Fig. 8 entspricht der Situation in MODE2. In MODE2 ist das führende Bit des Rahmen-Synchronisationsmusters in DATA2. Ein X wird verwendet, um das Bit 4 anzugeben, welches dem Rahmensynchronisationsmuster vorausläuft. Wie in Fig. 7 entspricht zwar FF211 bis FF215 jeweils den Ausgaben von Flip-Flops 211 bis 215, während FF231 bis FF236 den Ausgaben von Flip-Flops 231 bis 236 entspricht. Dementsprechend wird das Rahmen-Synchronisationsmuster durch einen NOR-Schaltkreis 241 als das in Fig. 8 angegebene, modifizierte Rahmen-Synchronisationsmuster festgestellt, und die Q-Ausgabe COIN2 von Flip-Flop 242 ist auf hohem Niveau, bis das Rahmen-Synchronisationsmuster erkannt wird. Die Ausgabe-Flip-Flops 222 bis 242 werden durch das Zeitsteuerungs-Vergleichstaktsignal RCLK angesteuert, welches auch die Schieberegister 21 und 23 ansteuert. So werden die Flip-Flops 222 und 242 mit den Ausgaben von NOR-Schaltkreisen 221 und 241 sowie dem Betrieb der Schieberegister 21 und 23 synchronisiert.
Wie oben erklärt, überwachen die NOR-Schaltkreise 221 und 241 die Signalzüge DATA1 und DATA2 gemeinsam bezüglich der Gesamtbitlänge des Rahmen-Synchronisiermusters. In anderen Worten hat die Verringerung der Bitlänge des Rahmen- Synchronisiermusters in DATA1 und DATA2, bewirkt durch die Trennung von ODATA in zwei Signalzüge, keinen nachteiligen Effekt, weil das Rahmen-Synchronisationsmuster bezüglich seiner ganzen Bitlänge in ODATA erkannt wird. Dementsprechend reagieren der Zeitsteuer-Vergleichsschaltkreis 3 und der Synchronsiations- Überwachungsschaltkreis 4 in den nachgeschalteten Stufen auf die "Muster erkannt"-Signale COIN1, COIN2, die auf der Gesamtbitlänge des Rahmen-Synchronisationsmusters basieren.
Fig. 9 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform der Zeitsteuervergleichsschaltkreise 31 und 32 und der Synchronisations-Überwachungsschaltkreise 41 und 42. Fig. 11 ist ein Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Unterscheidungsschaltkreises 51 für den Phasenangleichsbetrieb, eines Ein-Bit-Schiebers 52 und Rahmenimpulserzeugungsschaltkreises 53, und Fig. 10 liefert die Zeitdiagramme für diese Schaltkreise.
Wie in Fig. 9 dargestellt, werden die "Muster nicht erkannt"- Signale COIN1 und COIN2, welche auf den Ausgaben der Q-Ausgänge der Flip-Flops 222 und 242 die Feststellung des entsprechenden modifizierten Rahmen-Synchronisationsmusters mit einem niedrigen Niveausignal angeben, den Zeitsteuerungs-Vergleichsschaltkreisen 31 und 32 zugeführt.
Im in Fig. 10 dargestellten Beispiel gibt COIN1 anfänglich das Vorliegen des modifizierten Rahmen-Synchronisationsmusters entsprechend MODE1 ein Bit vor Erzeugung des Rahmenimpulses an. Als Ergebnis hat die Ausgabe NC1 von Flip-Flop 31 anfänglich ein hohes Niveau. Der Zeitsteuerungs-Vergleichsschaltkreis (Flip-Flop) 31 benutzt den RAHMENIMPULS als Taktsignal und hält die Bedingung des Auftretens von COIN1 aufrecht, wenn ein Impuls des Signals RAHMENIMPULS empfangen wird, bis der nächste Impuls erscheint. Daher gibt der Schaltkreis 31 immer das Rahmen- Synchronisationsmuster-Nichtkoinzidenzsignal NC1 mit einem hohen Niveau aus, wenn das Signal RAHMENIMPULS auf hohem Niveau ist, und das "Muster nicht festgestellt"-Signal COIN1 ist auf hohem Niveau, was angibt, daß das entsprechende modifizierte Rahmen- Synchronisationsmuster nicht in dem Schieberegister 21 und 23 vorliegt.
Das Signal RAHMENIMPULS, ausgegeben vom Rahmenimpulserzeuger 53 (Fig. 3) wird durch einen Verzögerungsschaltkreis 43 so verzögert, daß ein verzögertes Signal RAHMENIMPULS, den Synchronisations-Überwachungsschaltkreisen 41 und 42 zugeführt wird. Die Ausgabe NC1 von Flip-Flop 31 wird einem Schieberegister zugeführt, welcher den Synchronisations-Überwachungsschaltkreis 41 bildet. Das Schieberegister umfaßt vier Kaskaden, verbunden mit Flip-Flops 411, 412, 413 und 414, welche durch das Signal RAHMENIMPULS angesteuert werden, das vom Verzögerungsschaltkreis 43 ausgegeben wird. Dieser Verzögerungsschaltkreis 43 ist so aufgebaut, daß er sicherstellt, daß die Ausgabe von Flip-Flop 31 den Vergleich des letzten Rahmenimpulses mit der letzten Ausgabe des Gateschaltkreises angibt, wenn das Schieberegister 42? getaktet ist.
Falls die Ausgabe NC1 des Flip-Flop 31 auf einem Signal hohen Niveaus ist, was die Nichtkoinzidenz der Zeitsteuerung angibt, wie auf der linken Seite von Fig. 10 für vier aufeinanderfolgende Rahmenimpulse dargestellt, sind die Ausgaben von Flip- Flops 411, 412, 413 und 414 alle auf hohem Niveau, und daher öffnet sich das UND-Gatter 415, wobei es den Flip-Flop 417 setzt, um das Signal SYNC1 auszugeben, welches Asynchronisation angibt. Wenn das Nichtkoinzidenzsignal NC1 aus dem Zeitsteuervergleichsschaltkreis 41? die Nichtkonizidenz der Zeitsteuerung vier aufeinanderfolgende Zyklen der Rahmensynchronisation angibt, wird in anderen Worten Rahmenasynchronisation festgestellt, und SYNC1 wird mit hohem Niveau ausgegeben. Ähnliche Vorgänge werden durch den Flip-Flop 32 und den Synchronisationsüberwachungsschaltkreis 42 für MODE2 aufgeführt. Da die Ausgabe von Flip-Flop 32 ein Signal hohen Niveaus ist, wenn jeder RAHMENIMPULS, durch den Synchronisations- Überwachungsschaltkreis 42 in Beispiel 10 empfangen wird, gibt die Q-Ausgabe von Flip-Flop 427 im Synchronisations- Überwachungsschaltkreis 42 immer Asynchronisation mit einem hohen Niveau des Asynchronisationssignals SYNC2 an.
Da Nichtkoinzidenzsignal NC1 und Asynchronisationssignal SYNC1 für MODE1 und die Signale NC1 und SYNC2 für MODE2 werden dem Phasenangleich-Feststellschaltkreis 51 eingegeben, wie in Fig. 11 dargestellt. Beim Betrieb des Phasenangleich- Unterscheidungsschaltkreis 51 wird ein UND-Gatter 513 eingeschaltet, nur wenn sowohl NC1 als auch NC2 die Nichtkoinzidenz der Zeitsteuerung angeben (UND-Gatter 511 ist EIN), und sowohl SYNC1 als auch SYNC2 die Asynchronisation angeben (UND-Gatter 512 ist EIN). Wie in Fig. 10 und 11 dargestellt, wird der RAHAMIMPULS', welcher vom Verzögerungsschaltkreis 43 ausgegeben wird, außerdem durch einen Verzögerungsschaltkreis 54 verzögert und dann dem UND-Gatter 521 im Ein-Bit-Schieber 52 so eingegeben, daß SYNC1 und SYNC2 demselben Rahmenimpuls wie NC1 und NC2 entsprechen. Dementsprechend liefert das UND-Gatter 521 der Ausgabe des UND-Gatters 513 synchron mit dem doppelt verzögerten Rahmenimpuls zum UND-Gatter 522 des Ein-Bit-Schiebers 52 während eines Ein-Bit-Zyklusses. Das zeitsteuerungsvergleich-Taktsignal RCLK wird dem Zähler 53 zugeführt, welcher das Signal RAHMENIMPULS ausgibt, wenn RCLK für eine vorbestimmte Bitzahl gezählt wurde. Wenn die Ausgabe des UND-Gatters 521 auf hohem Niveau ist, wird Wirkung von RCLK auf den Zähler 53 durch das UND-Gatter 522 für ein Bit verhindert. Daher wird die Rahmenimpulserzeugungs-Zeitsteuerung für ein Bit jedesmal dann verzögert, wenn das UND-Gate 513 eine Ausgabe von hohem Niveau erzeugt, und dadurch den Phasenangleichungsvorgang befiehlt.
Nach der Erzeugung eines Impulses (UND 521) durch das UND-Gatter 521, wie in Fig. 10 gezeigt, fällt als Ergebnis das Signal RAHMENIMPULS mit der Ausgabezeitsteuerung des modifizierten Rahmenimpulssynchronisationsmuster-Feststellungssignals COIN1 für MODE1 zusammen. Somit bleibt das Nichtkoinzidenzssignal NC1 aus dem Flip-Flop 31 auf einem niedrigen Niveau und gibt an, daß die Zeitsteuerungen von COIN1 und RAHMENIMPULS aufeinanderfallen. Wenn sich diese Bedingung für drei aufeinanderfolgende Rahmenimpulse nicht ändert, wird das UND-Gatter 416 EIN-geschaltet, der Flip-Flop 417 zurückgesetzt, und das Asynchronisationssignal SYNC1 fällt auf ein niedriges Niveau, wobei es den Aufbau des Synchronisationssignals angibt. Die Tatsache, daß das Asynchronisationssignal SYNC1 auf niedrigem Niveau ist, gibt in anderen Worten an, daß der Phasensynchronisierbereich durch das RCLK-Signal, welches um ein Bit verschoben wurde, eingerichtet ist.
Die Ausgabe des UND-Gatters 513, welches das Steuersignal zum Verschieben des Rahmenimpulses um ein Bit ausgibt, triggert auch die Erzeugung eines Rücksetzsignals RE SET durch einen monostabilen Multivibrator 54. Das Rücksetzsignal setzt die Flip-Flops in den Zeitsteuer-Vergleichsschaltkreisen 31 und 32 sowie Flip- Flops 411 bis 414 und 421 bis 424 zurück. Die Arbeitsweise des Rahmen-Synchronisationsschaltkreises 42 ist ähnlich, falls die veränderte Zeitsteuerung, bewirkt durch die Phasenangleich- Steuersignalausgabe durch das UND-Gatter 513 zur Feststellung von Rahmen-Synchronisation in MODE2 anstatt in MODE1 führt, wie oben beschrieben.
Die Funktion von Schalter 8 wird nun unter Bezugnahme auf Fig. 12 beschrieben, welche eine vorgezogene Ausführungsform von Schalter 8 darstellt. Wie in Fig. 5 angegeben, wo das Eingabesignal ODATA durch ein punktweises Zeitaufteilen der Signale vierer Kanäle, dargestellt durch 1, 2, 3 und 4, erreicht wird, ist die Gruppierung der Kanäle in den Signalzügen DATA1 und DATA2 in MODE 1 und MODE2 unterschiedlich. Wie in Fig. 3 und 6 angegeben, wird die Q-Ausgabe von Flip-Flop 215 und 236 in den Endstufen der Schieberegister 21 und 23 als DATA1 beziehungsweise DATA2 einem Demultiplexer DMUX (nicht gezeigt) über den Schalter 8 zugeführt. Der DMUX erfordert konstistente Datenzuführung zu allen Eingängen. Daher ist der Schalter 8 vorgesehen, um das Ausgabeziel der Signalzüge DATA1 und DATA2 zu ändern, wobei unterschieden wird, ob die Daten in MODE1 oder MODE2 erhalten werden. Wie oben beschrieben, trennen die Signale SYNC1 und SYNC2 aus den Synchronisations- Überwachungsschaltkreisen 41 und 42 als Modenunterscheidungssignal verwendet werden?, wenn Rahmen-Synchronisation erreicht ist. Das heißt, daß in MODE1 NC1 ein niedriges Niveau hat, falls COIN1 mit der Zeitsteuerung von RAHMENIMPULS zusammenfällt. Ähnlicherweise hat NC2 das niedrige Niveau, und COIN2 fällt mit der Zeitsteuerung von RAHMENIMPULS in MODE2 zusammen. Dementsprechend können die Q-Ausgaben (SYNC1 und SYNC2) von 417 und 427 oder die Q-Ausgaben (NC1 und NC2) der Zeitsteuerungs- Vergleichsschaltkreise 31 und 32 in Fig. 9 direkt als Moden- Unterscheidungssignale verwendet werden. Das heißt, wenn SYNC1 (oder NC1) ein hohes Niveau hat (MODE1), wie in Fig. 12 dargestellt, wird DATA1 von den Gattern 81 und 85 ausgegeben, und DATA2 wird von den Gattern 82 und 86 ausgegeben. Wenn andererseits SYNC2 (oder NC2) ein hohes Niveau hat (MODE2), wird DATA2 von den Gattern 84 und 85 ausgegeben, und DATA1 wird von den Gattern 83 und 86 ausgegeben. Als Ergebnis werden die Bits entsprechend ungeradzahligen Datenkanälen in Fig. 5 immer durch das ODER-Gatter 85 zum ungradzahligen Ausgabekanal geleitet, wogegen Bits von geradzahligen Datenkanälen durch das ODER-Gatter 86 zum geradzahligen Ausgabekanal geleitet werden. Die Verwendung von SYNC1 und SYNC2, wie dargestellt, anstatt von NC1 und NC2 stellt sicher, daß der Schalter 8 die Wegführung von DATA1 und DATA2 nur verändert, nachdem die Synchronisations-Überwachungsschaltkreise 41 und 42 das Auftreten wiederholter Koinzidenz eines der modifizierten Rahmen-Synchronisationsmusters und des Rahmenimpulses festgestellt haben.
In der oben beschriebenen Ausführungsform wurde ODATA in zwei Signalzüge DATA1 und DATA2 getrennt. Nun wird die Trennung in vier Signalzüge beschrieben. Fig. 13 ist ein logisches Schaltkreisdiagramm einer vorgezogenen Ausführungsform des Seriell-Parallel-Umsetzungsschaltkreis 1 zum Trennen des Eingabesignals ODATA in vier Signalzüge DATA1 bis DATA4. Fig. 14 ist ein Zeitdiagramm für den in Fig. 13 dargestellten Schaltkreis. Wenn ODATA in vier Signalzüge getrennt wird, gibt es vier Moden, wie in Fig. 2D-2G angegeben. Fig. 14 stellt jedoch nur zwei Moden dar, wobei MODE1 Fig. 2D und MODE2 Fig. 2E entspricht. Die übrigen Moden, MODE3 und MODE4, entsprechend Fig. 2G und Fig. 2F, sind hier weggelassen. Das Taktsignal OCLOCK wird in ein Halbtaktsignal FF61 durch einen Flip-Flop 61 frequenzgeteilt, und weiter in ein Vierteltaktsignal FF62 durch ein Flip-Flop 62. Die Halb- und Vierteltaktsignale FF61 und FF62 werden durch UND-Gatter 63 bis 66 so kombiniert, daß die Ausgaben CLK1, CLK2, CLK3 und CLK4 mit einer Vierteltaktperiode und der Impulsweite eines Halbtaktsignals ergeben.
Das Eingabesignal ODATA wird bitweise Flip-Flops 101, 102, 103 und 104 in der Eingabesequenz zugesandt und in vier Signalzüge synchron mit den Signalen CLK1-CLK4 umgesetzt. Verzögerungsschaltkreise 105, 106, 107 und 108 synchronisieren DATA1 bis DATA4 mit dem Zeitsteuerungsvergleich-Taktsignal RCLK, welches vom Verzögerungsschaltkreis 67 ausgegeben wird. Wie oben beschrieben, ist in MODE 1 das führende Bit das Rahmen- Synchronisationsmuster und liegt im Signalzug DATA1 vor, während in MODE2 das führende Bit DATA2 ist, in MODE3 das führende Bit in DATA3 ist, und in MODE4 das führende Bit in DATA4 ist. In anderen Worten werden vier modifizierte Rahmensynchronisationsmuster erzeugt, wie in Fig. 2D-2G angegeben.
Fig. 15 ist ein Schaltdiagramm einer vorgezogenen Ausführungsform eines Rahmen-Synchronisationsmuster-Feststellschaltkreises zum Feststellen der vier modifizierten Rahmen-Synchronisationsmuster, wie in Fig. 2D-2G dargestellt. Die vier Signalzüge DATA1, DATA2, DATA3 und DATA4 werden jeweils dreistufig ins Schieberegister aus dem Seriell-Parallel-Umsetzungsschaltkreis eingegeben, welcher in Fig. 13 dargestellt ist. In dieser Ausführungsform wird ein Zwölf-Bit- Rahmen-Synchronisationsmuster als Beispiel verwendet. Daher reichen vier parallele dreistufige Schieberegister aus, um das Rahmensynchronisationsmuster von zwölf Bit festzulegen.
Der NOR-Schaltkreis 221' stellt das Rahmen-Synchronisationsmuster in MODE1 fest, welches in Fig. 2D dargestellt ist, während der NOR-Schaltkreis 223' des Rahmen-Synchronisationsmusters in MODE2 feststellt, welches in Fig. 2F dargestellt ist, der NOR- Schaltkreis 241' stellt das Rahmen-Synchronisationsmuster in MODE3 fest, welches in Fig. 2F dargestellt ist, und der NOR- Schaltkreis 243' stellt das Rahmen-Synchronisationsmuster in MODE4 fest, welches in Fig. 2G dargestellt ist. Der Flip-Flop 222' gibt das Rahmen-Synchronisationsmuster-Feststellsignal COIN1 von MODE1 aus, während Flip-Flops 224', 242' und 244' die Rahmen-Synchronisationsmuster-Feststellungssignale COIN2, COIN3 und COIN4 von MODE2, MODE2 beziehungsweise MODE4 ausgeben.
Entsprechend den Signalen COIN1 bis COIN4 werden jeweils vier Zeitsteuerungsvergleichsschaltkreise und Synchronisationsüberwachungsschaltkreise geschaffen. Die Strukturen dieser Schaltkreise sind so, wie die von Zeitsteuerungsvergleichsschaltkreisen 31 und 32, und die Synchronisationsüberwachungsschaltkreise 41 und 42 in Fig. 9, und daher wird Erklärung ihrer Struktur hier weggelassen.

Claims

1. Rahmen-Synchronisierschaltkreis, umfassend:

Signaltrenneinrichtungen (1) zum Trennen eines Eingabesignals mit einem darin periodisch eingefügten Rahmen- Synchronisiermuster in eine vorbestimmte Anzahl von Signalzügen;

eine Rahmen-Synchronisationsmuster-Feststelleinrichtung (2) zum Feststellen veränderter Rahmen-Synchronisationsmuster in den Signalzügen; und

Rahmenimpulsausgabeeinrichtungen zum Ausgeben eines Rahmenimpulses mit einer Zeitsteuerung entsprechend der Periode des Rahmen-Synchronisationsmusters im Eingabesignal;

gekennzeichnet durch eine Zeitvergleichseinrichtung (3) zum Erzeugen eines Nichtkoinzidenzsignals, welches Nichtkoinzidenz des Rahmenimpulses und jedes der veränderten Rahmen- Synchronisiermuster angibt;

Synchronisations-Überwachungseinrichtungen (4) zum Feststellen, ob der Rahmenimpuls mit einem der modifizierten Rahmensynchronisiermuster synchronisiert ist; und

Zeitsteuereinrichtungen (5) zum Einstellen der Zeitsteuerung des Rahmenimpulses, wenn die Zeitvergleichseinrichtung Nichtkoinzidenz feststellt und der Synchronisationsüberwachungsschaltkreis Asynchronisation aller veränderten Rahmen-Synchronisiermuster feststellt.

2. Rahmen-Synchronisationsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Rahmen-Synchronisationsmuster- Feststelleinrichtung (2) die vorbestimmte Anzahl vorbestimmter Rahmen-Synchronisationsmuster feststellt und Schaltkreise (22, 24) zur Feststellung modifizierter Rahmenmuster umfaßt, welche operativ mit der Signaltrenneinrichtung (1) verbunden sind,

und durch die Zeitvergleichseinrichtung (3), wobei jeder der Schaltkreise (22, 24) zur Feststellung eines modifizierten Rahmen-Synchronisationsmusters eines der modifizierten Rahmen- Synchronisationsmuster feststellt,

wobei die Zeitsteuerungsvergleichseinrichtung (3) Zeitvergleichsschaltkreise (31, 32) umfaßt, wobei jeder Zeitvergleichsschaltkreis (31, 32) operativ mit einem entsprechenden Schaltkreis (22, 24) zur Feststellung eines modifizierten Rahmen-Synchronisationsmusters verbunden ist, wobei die Rahmenimpulsausgabeeinrichtung und die Synchronisations- Überwachungseinrichtung (4) zum Erzeugen eines Nichtkoinzidenzsignales, welches die Nichtkoinzidenz des Rahmenimpulses mit dem modifizierten Rahmen-Synchronisationsmuster angibt, welches vom entsprechenden Detektionsschaltkreis für das modifizierte Rahmen-Synchronisationsmuster (22, 24) festgestellt wurde, und

wobei die Synchronisations-Überwachungseinrichtung (4) Synchronisations-Überwachungsschaltkreise (41, 42) umfaßt, wobei jeder Synchronsisations-Überwachungsschaltkreis (41, 42) operativ mit einem entsprechenden Zeitvergleichsschaltkreis (31, 32) verbunden ist, sowie

eine Zeitsteuereinrichtung (5) zum Erzeugen eines Synchronisationssignals, welches die Synchronisation eines der modifizierten Rahmen-Synchronisationsmuster mit dem Rahmenimpuls angibt, abhängig vom Nichtkoinzidenzsignal, welches ausgegeben wird vom entsprechenden Zeitsteuerungsschaltkreis (31, 32).

3. Rahmen-Synchronisationsschaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß

die Signaltrenneinrichtung (1) das Rahmen-Synchronisationsmuster jeweils in Partialrahmensynchronisationsmuster in den Signalzügen trennt, und

wobei jeder der Schaltkreise (22, 24) zur Feststellung des modifizierten Rahmen-Synchronisationsmusters alle Signalzüge überwacht und alle Partialrahmensynchronisationsmuster im Feststellen der ihnen entsprechenden modifizierten Rahmensynchronisationsmuster kombiniert.

4. Rahmen-Synchronisationsschaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß das Eingabesignal eine Vielzahl von zeitaufgeteilten Datenkanälen umfaßt, und

der Rahmen-Synchronisationsschaltkreis außerdem Schalteinrichtungen (8) zur Feststellung umfaßt, welches der modifizierten Rahmen-Synchronisationsmuster synchronisiert ist abhängig von den Nichtkoinzidenz- und Synchronisationssignalen, welche von den Zeitsteuerungs-Vergleichsschaltkreisen (31, 32) beziehungsweise den Synchronisationsüberwachungsschaltkreisen (4) ausgegeben werden, und zum Zuweisen der Signalzüge zu Ausgabekanälen, wobei sich die Entsprechung zu den Datenkanälen nicht verändert.

5. Rahmen-Synchronisationsschaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß er außerdem Einrichtungen (7) zum Erzeugen eines Taktsignals umfaßt, um ein Taktsignal in Phase mit jedem der Signalzüge abhängig vom Eingabesignal zu erzeugen,

wobei die Rahmenimpulsausgabeeinrichtung einen Zähler (53) umfaßt, operativ mit der Taktsignalerzeugungseinrichtung (7), der Zeitsteuereinrichtung (5) und den Zeitvergleichsschaltkreisen (31, 32) verbunden, um die Taktsignale unter Steuerung der Zeitsteuereinrichtung (5) zu zählen und die Rahmenimpulse jedesmal auszugeben, wenn eine Maximalanzahl erreicht ist, und

wobei der Zeitsteuerschaltkreis (5) einen Phaseneinrastschaltkreis (51) zum Erzeugen eines Zeitsteuerungsanpaßsignals abhängig von den Nichtkoinzidenz- und Synchronisationssignalen umfaßt, welche von den Zeitsteuerungsschaltkreisen (31, 32) beziehungsweise den synchronisationsüberwachenden Schaltkreisen (41, 42) ausgegeben werden, wobei das Zeitsteuerungsanpassungssignal einen Einzelimpuls des Taktsignals daran hindert, auf den Zähler (53) zu wirken.

6. Rahmen-Synchronisationsschaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß die Rahmen-Synchronisationsmuster- Feststelleinrichtung (2) außerdem Schieberegister 21, 23) umfaßt, von denen jedes mit der Signaltrenneinrichtung (1) und allen Schaltkreisen (22, 24) zur Feststellung des modifizierten Rahmen-Synchronisationsmusters operativ verbunden ist, um einen entsprechenden Signalzug zu verschieben, und

wobei jeder Schaltkreis (22, 24) zur Feststellung eines modifizierten Rahmen-Synchronisationsmusters einen Gateschaltkreis umfaßt, operativ verbunden mit ausgewählten Abschnitten der Schieberegister (21, 23), um alle Bits eines entsprechenden modifizierten Rahmen-Synchronisationsmusters festzustellen.

7. Rahmen-Synchronisierschaltkreis, umfassend:

einen Seriell-Parallell-Umwandlungsschaltkreis (1), operativ so geschaltet, daß er ein Seriell-Signal umfassend zeitaufgeteilte Kanäle und ein Rahmen-Synchronisiermuster, das darin periodisch eingefügt ist, erhält, um das Seriell-Signal in eine vorbestimmte Anzahl von Signalzügen mit Bits zu teilen,

Schieberegister (21, 23), operativ verbunden mit dem Seriell- Parallel-Umwandlungsschaltkreis (1), wobei jeder der Schieberegister (21, 23) einen der Signalzüge erhält;

Gatterschaltkreise, wobei jeder Gatterschaltkreis operativ mit allen Schieberegistern (21, 23) verbunden ist, um die Bits der Signalzüge, welche in den Schieberegistern gespeichert sind, selektiv zu kombinieren, um ein entsprechendes der vorbestimmten Anzahl der modifizierten Rahmen-Synchronisationsmuster festzustellen;

Taktsignal-Erzeugungseinrichtungen (7) zum Erzeugen eines Taktsignals in Phase mit den Signalzügen aus den Seriell-Signal; und

einen Rahmenimpuls-Erzeugungsschaltkreis (53) zum Zählen von Impulsen im Taktsignal und Herstellen eines Rahmenimpulses synchron mit der Periode des Rahmen-Synchronisierschaltkreises; gekennzeichnet durch

Zeitvergleichsschaltkreise (31, 32), wobei jeder Zeitvergleichsschaltkreis (31, 32) operativ mit einem entsprechenden der Feststellschaltkreise (22, 24) für das modifizierte Rahmensynchronisiermuster verbunden ist, wobei die Taktsignalerzeugungseinrichtungen (7) und der Rahmenimpuls-Erzeugungsschaltkreis (53) zum Herstellen eines Nichtkoinzidenzssignals, welches die Nichtkoinzidenz des Rahmenimpulses angibt, und Feststellen des entsprechenden modifizierten Rahmensynchronisiermusters durch den entsprechenden Gateschaltkreis;

Synchronisations-Überwachungsschaltkreise (41, 42), wobei jeder SynchroniSations-Überwachungsschaltkreis (41; 42) operativ mit einem entsprechenden der Zeitvergleichsschaltkreise (31, 32) und dem rahmenimpulserzeugenden Schaltkreis (53) verbunden ist, um ein Asynchronisationssignal zu erzeugen, welches Asynchronisation des entsprechenden modifizierten Rahmen- Synchronisiermusters angibt, abhängig von der aufeinanderfolgend wiederholten Ausgabe des Nichtkoinzidenzsignals durch den entsprechenden Zeitsteuerungsvergleichsschaltkreis (31, 32); und

einen Schaltkreis zur Bestimmung der Phaseneinrastungsoperation, operativ verbunden mit dem rahmenimpulserzeugenden Schaltkreis (53), den taktsignalerzeugenden Einrichtungen (7) und allen Zeitsteuerungsvergleichskreisen (31, 32) sowie den Synchronisationsüberwachungsschaltkreisen (41, 42) zum Sperren eines Einzelimpulses des Taktsignals, abhängig von der Ausgabe von Nichtkoinzidenz- und Asynchronisationssignalen durch die Zeitsteuerungs-Vergleichsschaltkreise (31, 32) und die Synchronisations-Überwachungsschaltkreise (41, 42).