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ERFINDUNGSGEBIET
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Die vorliegende Erfindung betrifft eine Datensignal-Erzeugungsvorrichtung zur Umwandlung paralleler Daten in serielle Daten mit Hilfe eines Multiplexers, die mit hoher Geschwindigkeit ausgegeben werden, und insbesondere auf eine Datensignal-Erzeugungsvorrichtung kleiner Größe, die dazu in der Lage ist, automatisch parallele Daten zu synchronisieren, die durch die Datenausgabeeinheit erzeugt werden, und den Prozess der Parallel-Seriell-Umwandlung durchzuführen, ohne durch die Verzögerung der parallelen Daten beeinflusst zu werden.
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STAND DER TECHNIK
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Document
US 2005/0129158 A1 offenbart eine Datensignalerzeugungsvorrichtung mit den Merkmalen des Oberbegriffs des Anspruchs 1.
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ERFINDUNGSHINTERGRUND
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Im allgemeinen dient eine Datensignal-Erzeugungsvorrichtung wie etwa ein PPG (Pulse Pattern Generator, Pulsmustergenerator) zur Umwandlung paralleler Daten mit niedriger Geschwindigkeit in serielle Daten hoher Geschwindigkeit mit Hilfe eines Multiplexers, und zur Ausgabe der seriellen Daten.
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11 ist ein Blockdiagramm, das den grundsätzlichen Aufbau der Datensignal-Erzeugungsvorrichtung 10 zeigt, die mit einem Multiplexer ausgestattet ist.
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Wie in 11 dargestellt ist, umfaßt eine Datenausgabeeinheit 11 eine Speichereinheit (nicht dargestellt) mit einer darin gespeicherten Folge von Datenketten, welche Datenketten ein vorbestimmtes Muster aufweisen, oder einen Verarbeitungsschaltkreis (nicht dargestellt) zur Erzeugung einer Folge von atenketten. Die Datenausgabeeinheit 11 dient zur Ausgabe von m-bit-parallelen Daten, jedes Mal dann, wenn ein Datenabfragesignal A empfangen wird.
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Ein Multiplexer 13 umfaßt eine Schalteinheit 13a zur Auswahl der Daten, eine Steuerung 13b zur Steuerung der Umschaltoperation der Schalteinheit 13a, und einen Halteschaltkreis 13c zum Parallelhalten der Daten und zur Ausgabe der Daten in die Schalteinheit 13a. Der Multiplexer 13 dient zum Halten von m-bit-parallelen Daten, die von der Datenausgabeeinheit 11 ausgegeben werden, und zur Ausgabe der Daten durch ein Bit als ausgewählte serielle Daten in einer gewünschten Abfolge synchron zu einem Hochgeschwindigkeits-Referenztaktsignal CK1.
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Die Steuerung 13b dient zur Ausgabe eines Datenabfragesignals A, das erhalten wird durch Teilen der Frequenz des Referenztaktsignals CK1 durch eine Anzahl ”m”, zur Abfrage folgender paralleler Daten jedes Mal dann, wenn die Datenauswahl durch die Schalteinheit 13a durchgeführt wird (jedes Mal, wenn die Anzahl ”m” der Daten ausgegeben wird). Unmittelbar nachdem das Datenabfragesignal A durch die Steuerung 13b ausgegeben worden ist, wird das Haltesignal B in den Halteschaltkreis 13c durch die Steuerung 13b eingegeben.
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Hier wird beispielsweise angenommen, dass die Anzahl ”m” = 4 ist. In diesem Fall wird ferner angenommen, dass auf das Referenztaktsignal CK1 gemäß 12(a) das Datenabfragesignal A (ansteigende Kante) an die Datenausgabeeinheit 11 zu einem Zeitpunkt ausgegeben wird, der in 12(b) dargestellt ist.
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Auf das Datenabfragesignal A werden vier Bit paralleler Daten d (0,0) bis d (0,3) gemäß den 12(c) bis 12(f) in einem Zustand ohne Verzögerungszeiten durch die Datenausgabeeinheit 11 zur Eingabe in einen Multiplexer 13 erzeugt.
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Zu einem Zeitpunkt, der um eine Zeit Δt versetzt ist, nachdem das Datenabfragesignal A ausgegeben wird, wird ein Haltesignal B (ansteigende Kante) gemäß 12(g) an den Halteschaltkreis 13c ausgegeben, damit die parallelen Daten d (0,0) bis d (0,3) gemäß den 12(h) bis 12(k) an die Schalteinheit 13a gegeben werden. Die Schaltereinheit 13a wird dazu betrieben, an jeder fallenden Kante des Referenztaktsignals CK1 umgeschaltet zu werden, nachdem das Haltesignal B ausgegeben wird, d. h. zu jeder der Zeiten t00, t01, t02 und t03, zur Ausgabe der Daten d (0,0), d (0,1), d (0,2), d (0,3), in dieser Abfolge gemäß 12(i). Danach wird die oben beschriebene Operation wiederholt, um die Ausgabeoperation der seriellen Daten in einem gewünschten Muster durchzuführen.
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Am vorstehend beschriebenen Betriebsbeispiel gemäß 12 wurde erläutert, dass keine oder vernachlässigbare Verzögerungszeiten zwischen dem Multiplexer 13 und der Datenausgabeeinheit 11 erzeugt werden, wenngleich im allgemeinen eine relativ lange Zeitverzögerung zwischen dem Zeitpunkt, an dem das Datenabfragesignal A durch die Datenausgabeeinheit 11 empfangen wird, und dem Zeitpunkt erzeugt wird, an dem die neuen parallelen Daten an den Halteschaltkreis 13c ausgegeben werden, da die Datenausgabeeinheit 11 tatsächlich teilweise durch einen Speicher gebildet wird. Die Verzögerungszeit hängt von der Länge jeder Leitung zur Übertragung des Datenabfragesignals A und der parallelen Daten Dp ab. Die Summe der Verzögerungszeiten Td bewegt sich zumindest auf dem Niveau einiger Nanosekunden (ns).
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Andererseits beträgt unter der Annahme, dass beispielsweise die Frequenz f1 des Referenztaktsignals CK1 10 GHz beträgt, die vorstehend erwähnte Verzögerungszeit Td einige Zehntel der Frequenz T1 (0,1 ns) des Referenztaktsignals CK1. Falls die Verzögerungszeit gleich dem m-fachen (Vielfachen von m) der Frequenz T1 des Referenztaktsignals CK1 beträgt, oder das Ganzzahlige k-fache (Ganzzahlige k-Vielfache) der Frequenz T1 des Referenztaktsignals CK1, wird der gleiche Zustand wie in 12 erzeugt, in welchem die seriellen Daten Ds durch die Schalteinheit 13a in der gewünschten Abfolge wie oben beschrieben ausgegeben werden.
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Wenn jedoch die oben genannte Verzögerungszeit gleich mkt + Δt wird, d. h., der Datenaktualisierungszeitpunkt der Daten, die in den Multiplexer 13 von der Datenausgabeeinheit 11 eingegeben werden, mit der Lesezeit (Haltezeit) zusammenfällt, wird der Lesezeitpunkt des Multiplexers 13 für alle Bits der Daten instabil, so dass die gewünschten seriellen Daten Ds nicht von dem Multiplexer 13 ausgegeben werden.
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Einer der bekannten Multiplexer ist dazu konstruiert, die parallelen Daten in die seriellen Daten umzuwandeln, nachdem die parallelen Daten zu einem Zeitpunkt zusammengehalten werden, wie zuvor beschrieben, und ein anderer bekannter Multiplexer ist dazu konstruiert, die parallelen Daten in einigen Abfolgesequenzen in einer Zeitdifferenz gleich der Periode der Halteoperation der parallelen Daten synchron zu dem Referenztaktsignal CK1 zu halten und dann als serielle Daten auszugeben. In den zwei bekannten Multiplexern überlappen sich die Haltezeiten der Folgen paralleler Daten mit den Datenaktualisierangszeitpunkten, so dass einige Fälle auftreten, in denen die Ausgangsdaten der Folgen paralleler Daten instabil werden und in denen die Abfolge der Ausgangsdaten aus der gewünschten Reihenfolge gerät.
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Als eines von zwei Verfahren zur Lösung dieses Problems ist ein Verfahren bekannt, in welchem das Referenztaktsignal CK1 in den Multiplexer 13 durch eine Verzögerungsvorrichtung 14 in einer Verzögerungszeit von Td eingegeben wird und in welchem das Referenztaktsignal CK1 durch einen Frequenzteiler 15 durch 1/m geteilt wird, bevor das geteilte Referenztaktsignal CK1 als Datenabfragesignal in die Datenausgabeeinheit 11 eingegeben wird. Der so verwendete Frequenzteiler 15 ist beispielsweise in dem unten genannten Patentdokument 1 offenbart.
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Als alternatives Verfahren existiert ein weiteres Verfahren, das beispielsweise in dem unten genannten Patentdokument 1 genannt ist. Bei dem Verfahren, das in Dokument 1 offenbart ist, wird in dem Fall, dass die Datenausgabeeinheit
11 derart konstruiert ist, dass sie ein Datensynchronisations-Taktsignal synchron zu der Aktualisierungszeit der parallelen Daten ausgibt, die Phasendifferenz zwischen dem geteilten Taktsignal CK2, das erzeugt wird durch Teilen der Frequenz des Referenztaktsignals CK1 durch die Zahl ”m” durch einen Frequenzteiler
15, und des Datensynchronisations-Taktsignals CKp, das von der Datenausgabeeinheit
11 ausgegeben wird, detektiert, um ein Detektionssignal durch einen Phasenkomparator
16 zu erzeugen. Das Detektionssignal dient zur Steuerung eines spannungsgesteuerten Oszillators (VCO
17), der oszilliert und ein Datenabfragesignal A' ausgibt, mit einer Frequenz f/m in der PLL-Konstruktion gemäß
15.
Patentdokument 1:
Japanische Patentoffenlegungsschrift H11-163608 Nicht-Patentdokument 1: ”VSC 1237, VSC 1238”, Online, 11.08.2004, Vitesse Semiconductor Corporation, Internet (23.03.2007)
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OFFENBARUNG DER ERFINDUNG
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Von der Erfindung zu lösende Probleme
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Bei dem oben beschriebenen Verfahren unter Verwendung der Verzögerungsvorrichtung 14 stellt sich jedoch das Problem, dass die Apparatur dazu neigt, viel Raum einzunehmen, da ein großer Raum für eine lange Verkabelung der Verzögerungsvorrichtung erforderlich ist, um die Verzögerungszeit zu gewährleisten. Die derart konstruierte Verzögerungsvorrichtung ändert ihre Verzögerungszeit in Abhängigkeit von der Umgebungstemperatur und muß daher mit einem Kompensationsmechanismus zur Kompensation der veränderten Temperatur ausgestattet werden. Aus diesem Grund wird die Apparatur größer.
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Bei der zuvor beschriebenen PLL-Konstruktion ist die Ausgangsdatenrate begrenzt auf den variablen Frequenzbereich des VCO 17. Da die PLL-gesteuerten Ausgangsdaten des VCO 17 ein Datenabfragesignal A sind, wird dann, wenn auf das Referenztaktsignal CK1 absichtlich ein Jitter gegeben wird, um den Betrieb des Messobjekts zu bestätigen, eine Verminderung des Jitters durch die PLL-Steuerung verursacht, wodurch eine genaue Messung unmöglich wird.
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Es ist daher ein Ziel der vorliegenden Erfindung, eine Datensignal-Erzeugungsvorrichtung zu schaffen, die eine kleine Größe aufweist und die seriellen Daten in einer gewünschten Abfolge ohne Annahme eines undefinierten Zustands ausgeben kann, und welche ferner die Jitter-Messung zufriedenstellend handhaben kann.
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MITTEL ZUR LÖSUNG DES PROBLEMS
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Die Datensignal-Erzeugungsvorrichtung gemäß der vorliegenden Erfindung umfaßt:
eine Datenausgabeeinheit (11) zur Ausgabe m-bit paralleler Daten und eines Datensynchronisations-Taktsignals, das mit den m-bit parallelen Daten synchronisiert ist, als Antwort auf ein Datenabfragesignal, das erzeugt wird durch Teilen der Frequenz eines Referenztaktsignals durch eine Mehrzahl ”m”; einen m:1-Multiplexer (13) zum Empfang der m-bit parallelen Daten von der Datenausgabeeinheit als Antwort auf ein Haltesignal, das erzeugt wird durch Teilen der Frequenz des Referenztaktsignals durch die Mehrzahl ”m”, und zur Ausgabe mit einer Rate des Referenztaktsignals serieller Datensynchronisationsdaten, die aus den m-bit parallelen Daten erzeugt werden; und Synchronisationsmittel (25) mit einem Phasenkomparator (16) zum Vergleich der Phase des Datensynchronisations-Taktsignals mit der Phase des Haltesignals, welche Synchronisationsmittel zur Synchronisation der m-bit parallelen Daten, die von der Datenausgabeeinheit ausgegeben werden, mit dem Haltesignal dienen, welche Synchronisationsmittel umfassen: eine Steuereinheit (26) zur Erzeugung eines Steuersignals auf Grundlage des Vergleichsergebnisses des Phasenkomparators; und eine variable Verzögerungsvorrichtung (30) zur Verzögerung auf Grundlage des Steuersignals des Referenztaktsignals oder eines geteilten Taktsignals, das erzeugt wird durch Teilen der Frequenz des Referenztaktsignals durch eine Anzahl gleich oder kleiner als die Vielzahl ”m”.
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Die variable Verzögerungsvorrichtung (30) kann gebildet werden durch eine Verzögerungsvorrichtung vom orthogonalen Modulationstyp.
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Die variable Verzögerungsvorrichtung (30) kann umfassen:
einen Phasenverschieber (31) zum Empfang, als ein Eingangssignal, eines Referenztaktsignals oder des geteilten Taktsignals, das erzeugt wird durch Teilen der Frequenz des Referenztaktsignals durch die Zahl gleich oder kleiner als die Vielzahl ”m”, und zur Ausgabe zweier Signale, die sich voneinander um 90° in der Phase unterscheiden; einen ersten Mischer (32) zur Multiplikation von einem der Signale, die von dem Phasenverschieber ausgegeben werden, mit einer Direktspannung; einen zweiten Mischer (33) zur Multiplikation des anderen der Signale, die von dem Phasenverschieber ausgegeben werden, mit einer zweiten Direktspannung; und einer Additionseinrichtung (34) zur Ausgabe eines Signals, das erzeugt wird durch Addieren eines Ausgangssignals des ersten Mischers zu einem Ausgangssignal des zweiten Mischers, welches auf Grundlage eines Verhältnisses der ersten und zweiten Direktspannungen verzögert ist.
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Der Phasenverschieber kann gebildet werden durch einen Flip-Flop-Schaltkreis 31' zur Ausgabe zweier Signale, deren Phase sich voneinander um 90° unterscheiden.
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Die Datensignal-Erzeugungsvorrichtung gemäß Anspruch 1 kann ferner umfassen:
zumindest eine systematisch erweiterte Datenumwandlungseinheit mit einem m:1-Multiplexer (13) und Synchronisationsmitteln (40), welche Datenausgabeeinheit dazu dient, das Datensynchronisations-Taktsignal an die Synchronisationsmittel der systematisch erweiterten Datenumwandlungseinheit auszugeben und die m-bit parallelen Daten, die mit dem Daten-Synchronisations-Taktsignal synchronisiert sind, an den m:1-Multiplexer der systematisch erweiterten Datenumwandlungseinheit auszugeben, welche Synchronisationsmittel der systematisch erweiterten Datenumwandlungseinheit dazu vorgesehen sind, das Datensynchronisations-Taktsignal mit dem Haltesignal zu synchronisieren, das in dem m:1-Multiplexer erzeugt wird.
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Die Synchronisationsmittel der systematisch erweiterten Datenumwandlungseinheit können umfassen:
einen Phasenkomparator (42) zum Vergleich der Phase des Datensynchronisations-Taktsignals mit der Phase des Haltesignals; eine Steuereinheit (43) zur Erzeugung eines Steuersignals auf der Basis des Vergleichsergebnisses des Phasenkomparators; und eine variable Verzögerungsvorrichtung (41) zum Addieren einer Verzögerung auf Grundlage des Steuersignals zu dem Referenztaktsignal.
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Die variable Verzögerungsvorrichtung der systematisch erweiterten Synchronisationsmittel können durch eine Verzögerungsvorrichtung vom orthogonalen Modulationstyp gebildet werden.
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VORTEILHAFTE WIRKUNG DER ERFINDUNG
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Die Datensignal-Erzeugungsvorrichtung gemäß der vorliegenden Erfindung dient dazu, die Phase eines Datensynchronisations-Taktsignals, das von einer Datenausgabeeinheit synchron mit dem Zeitpunkt der Aktualisierung paralleler Daten ausgegeben wird, mit der Phase eines geteilten Taktsignals zu vergleichen, das erzeugt wird durch Teilen der Frequenz eines Referenztaktsignals durch eine Vielzahl ”m”, eine Verzögerung auf Grundlage dieses Vergleichsergebnisses zu einem Datenabfragesignal zu addieren, das in die Datenausgabeeinheit eingegeben wird, und den Zeitpunkt der Aktualisierung der parallelen Daten durch die Datenausgabeeinheit mit dem Zeitpunkt zu synchronisieren, an dem der Multiplexer die Parallel-Seriell-Umwandlung durchführt.
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Daher weist die Digitalsignal-Verarbeitungsvorrichtung gemäß der vorliegenden Erfindung eine kleine Größe auf und kann den Zeitpunkt, an welchem die Datenausgabeeinheit die parallelen Daten aktualisiert, mit dem Zeitpunkt synchronisieren, an welchem der Multiplexer die Parallel-Seriell-Umwandlung durchführt, innerhalb eines großen Bereiches der Bitrate, und ferner die Jitter-Messung handhaben.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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1 ist ein Blockdiagramm, das eine Datensignal-Verarbeitungsvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
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2 ist ein schematisches Diagramm zur Erläuterung einer Operation des Hauptteils der Datensignal-Erzeugungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
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3 ist ein Blockdiagramm zur Darstellung des Hauptteils der Datensignal-Erzeugungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
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4 ist ein Ablaufdiagramm zur Erläuterung der Operation der Datensignal-Erzeugungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
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5 ist ein weiteres Ablaufdiagramm zur Erläuterung der Operation des Hauptteils der Datensignal-Erzeugungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
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6 ist ein Blockdiagramm, das die Datensignal-Erzeugungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt;
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7 ist ein Blockdiagramm, das die Datensignal-Erzeugungsvorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt;
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8 ist ein Blockdiagramm, das die Datensignal-Erzeugungsvorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung darstellt;
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9 ist ein Blockdiagramm, das die Datensignal-Erzeugungsvorrichtung gemäß der sechsten Ausführungsform der vorliegenden Erfindung darstellt;
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10 ist ein Blockdiagramm, das die Datensignal-Erzeugungsvorrichtung gemäß der siebten Ausführungsform der vorliegenden Erfindung darstellt;
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11 ist ein Blockdiagramm, das den allgemeinen Aufbau einer herkömmlichen Vorrichtung darstellt;
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12 ist ein Ablaufdiagramm, das eine definierte Operation ohne Verzögerung darstellt;
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13 ist ein Ablaufdiagramm, das eine definierte Operation mit Verzögerung darstellt;
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14 ist ein Blockdiagramm, das ein Beispiel eines Synchronisationsverfahrens unter Verwendung einer Verzögerungsvorrichtung darstellt;
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15 ist ein Blockdiagramm, das ein Beispiel für ein Verfahren der Synchronisation mit einem PLL-System darstellt.
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Bezugszeichenliste
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- 11
- Datenausgabeeinheit
- 13
- Multiplexer
- 15
- Frequenzteiler
- 16, 42
- Phasenkomparator
- 20, 50
- Datensignal-Erzeugungsvorrichtung
- 13(i)–23(n)
- Datenumwandler
- 25, 40
- Synchronisationsmittel
- 26, 43
- Steuereinheit
- 30, 41
- variable Verzögerungsvorrichtung
- 37b
- Slave-Stufe
- 31'
- T-Typ-Flip-Flop
- 31a
- Master-Stufe
- 31
- Phasenverschieber
- 32, 33
- Mischer
- 34
- Addierer
- 41, 42
- Frequenzteiler
- 51
- Jitter-Additionsmittel
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BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG
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Im folgenden werden die erste bis siebte Ausführungsform der Datensignal-Verarbeitungsvorrichtung gemäß der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen erläutert.
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(Erste Ausführungsform)
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1 ist ein Blockdiagramm, das die Konstruktion der Datensignal-Erzeugungsvorrichtung 20 gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. In der Datensignal-Verarbeitungsvorrichtung 20 weisen die Datenausgabeeinheit 11, ein Multiplexer 13, ein Frequenzteiler 15 und ein Phasenkomparator 16 die gleiche Konstruktion auf wie bei der zuvor beschriebenen herkömmlichen Datensignal-Verarbeitungsvorrichtung und tragen die gleichen Bezugsziffern wie bei der zuvor beschriebenen herkömmlichen Datensignal-Verarbeitungsvorrichtung.
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In der Datensignal-Verarbeitungsvorrichtung 20 gemäß der ersten Ausführungsform umfassen Synchronisationsmittel 25 zur Aufrechterhaltung eines synchronen Zustands zur genauen Synchronisation des Zeitpunkts zur Aktualisierung paralleler Daten, die in den Multiplexer 13 eingegeben werden, mit dem Zeitpunkt, an dem der Multiplexer 13 die Parallel-Seriell-Umwandlung durchführt, einen Frequenzteiler 15, einen Phasenkomparator 16, eine Steuereinheit 26 und eine variable Verzögerungsvorrichtung 30. Der Synchronisationszustand soll einen Betriebszustand bezeichnen, in welchem der Zeitpunkt, an dem der Multiplexer 13 die Parallel-Seriell-Umwandlung durchführt, nicht mit dem Zeitpunkt zur Aktualisierung paralleler Daten überlappt, die in den Multiplexer 13 eingegeben werden, und an welchem die seriellen Daten in einer gewünschten Abfolge ausgegeben werden. Der Zeitpunkt, an welchem der Multiplexer 13 die parallelen Daten liest, umfaßt sowohl das Zusammenhalten insgesamt als auch jeder Abfolge.
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Der Frequenzteiler 15 erzeugt ein geteiltes Taktsignal CK2 durch Teilen der Frequenz eines Referenztaktsignals CK1 durch eine Vielzahl ”m” und gibt das geteilte Taktsignal CK2 in die variable Verzögerungsvorrichtung 30 ein.
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Ferner empfängt der Phasenkomparator 16 ein Datenabfragesignal A von dem Multiplexer 13, empfängt ein Datensynchronisations-Taktsignal CKp, das mit dem Zeitpunkt zur Aktualisierung der parallelen Daten von der Datenausgabeeinheit 11 synchronisiert ist, und detektiert eine Phasendifferenz zwischen dem Datenabfragesignal A und dem Datensynchronisations-Taktsigal CKp.
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Das Datenabfragesignal A, das in den Phasenkomparator 16 eingegeben wird, ist definiert durch ein Signal, das erzeugt wird durch Teilen der Frequenz des Referenztaktsignal CK1 durch die Steuerung 13b in dem Multiplexer, zur Entscheidung über den Zeitpunkt zur Durchführung der Parallel-Seriell-Umwandlung durch den Multiplexer 13.
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Hier weist der Phasenkomparator 16 die Eigenschaft auf, dass das Detektionssignal Vd linear ansteigt, wenn beispielsweise die Phasendifferenz φ zwischen zwei Eingangssignalen sich von –π bis +π ändert, wie in 2 dargestellt ist.
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Die Steuereinheit 26 empfängt das Detektionssignal Vd von dem Phasenkomparator 16 zur Steuerung der variablen Verzögerungsvorrichtung 30, zur Sicherstellung, dass das Detektionssignal Vd innerhalb eines vorbestimmten Bereichs liegt, d. h., die Phasendifferenz zwischen dem Datensynchronisations-Taktsignal CKp und dem Datenabfragesignal A liegt innerhalb eines Bereichs, der in der Nähe von 0 festgelegt ist.
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Die variable Verzögerungsvorrichtung 30 addiert eine gewünschte Verzögerung zu dem Datenabfragesignal A', das in die Datenausgabeeinheit 11 eingegeben wird. Bei dieser Ausführungsform wird die variable Verzögerungsvorrichtung 30 dazu betrieben, das geteilte Taktsignal CK2 zu verzögern, das erzeugt wird durch Teilen der Frequenz des Referenztaktsignals CK1 durch die Zahl ”m” und das geteilte Taktsignal CK2 an die Datenausgabeeinheit 11 als Datenabfragesignal A' auszugeben.
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Als eine variable Verzögerungsvorrichtung 30 verwendet die Datensignal-Erzeugungsvorrichtung eine Vorrichtung vom orthogonalen Modulationstyp als variable Verzögerungsvorrichtung, welche die Verzögerungsoperation in einem großen Bereich ausführen kann, während die Schaltkreiskonstruktion relativ geringe Ausmaße hat.
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Wie in 3 dargestellt ist, ist das frequenzgeteilte Taktsignal CK2 in zwei unterschiedliche Phasensignale aufgeteilt, die sich um 90° in der Phase unterscheiden und jeweils durch die Phasentransfereinrichtung 31 in den Mischer 32 und 33 eingegeben werden. Die lokalen Signaleingabeeinheiten der Mischer 32 und 33 werden mit Gleichstrom-Steuersignalen Di und Dq entsprechend den gewünschten Verzögerungszeiten versorgt, und die Ausgangssignale der Mischer 32 und 33 werden addiert und durch einen Addierer 34 kombiniert. In der so aufgebauten variablen Verzögerungsvorrichtung 30 ergibt sich das Ausgangssignal A des Addierers 34, wenn das Eingangssignal (das frequenzgeteilte Taktsignal CK2), das Steuersignal Di, und das Steuersignal Dq jeweils cosωt, cosθ, und sinθ sind. Die folgende Gleichung wird für den Fall aufgestellt, dass die Frequenz des Signals, das in den Phasenverschieber 31 eingegeben wird, gleich der Frequenz des Signals ist, das von dem Phasenverschieber 31 ausgeht. Der Phasenverschieber 31 hat die Funktion, die Frequenz zu teilen, falls der Phasenverschieber 31 einen Flip-Flop verwendet, wie nachfolgend beschrieben wird. In diesem Fall ist die Frequenz des Ausgangssignals des Phasenverschiebers 31 bezüglich derjenigen des Eingangssignals des Phasenverschiebers 31 gleich 1/2n (”n” bezeichnet eine ganze Zahl größer als 1). Hier wird der Addierer 34 als Kombinationsmittel zur Kombination des Ausgangs der Mischer 32 und 33 verwendet, kann jedoch durch einen Subtrahierer ersetzt werden. A = cosωt·cosθ + sinω·tsinθ
= [cos(ωt + θ) + cos(ω – θ)]/2 – [cos(ωt + θ) + cos(ω – θ)]/2
= cos(ωt – θ)
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Hier ist das Signal A gleich einem Signal, das um einen Winkel θ verzögert ist. Das Verhältnis zwischen dem Winkel θ und dem Direktsteuerungs-Spannungssignal wird wie folgt angegeben: θ = tan–1(Di/Dq)
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Der Winkel θ, der in die Zeit konvertiert ist, wird dargestellt durch (θ/2π)T2. Hier soll T2 eine Periode des geteilten Taktsignals CK2 bezeichnen, m·T1, falls dies durch die Periode T1 des Referenztaktsignals CK1 dargestellt wird.
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Daher läßt sich die Verzögerungszeit Ta entsprechend dem Winkel θ wie folgt angeben. Ta = m(θ/2π)T1
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Die Steuereinheit 26 wird dazu betrieben, in die variable Verzögerungsvorrichtung 30 die Steuersignale Di und Dq zur Aufrechterhaltung der zuvor erwähnten Gleichung einzugeben, damit die Phasen der zwei in den Phasenkomparator 16 eingegebenen Signale innerhalb eines bestimmten akzeptablen Bereichs zusammenfallen. Genauer gesagt, die Steuersignale Di und Dq werden variiert, um die Ausgangsspannung Vd des Phasenkomparators in den vorbestimmten Bereich zu bringen, indem die Phasendifferenz φ reduziert wird, wenn die Ausgangsspannung Vd des Phasenkomparators 16 höher liegt als der vorbestimmte Bereich, und indem die Phasendifferenz φ verkleinert wird, wenn die Ausgangsspannung Vd des Phasenkomparators 16 niedriger liegt als der vorbestimmte Bereich, so wie es in 2 dargestellt ist.
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Beispielsweise sei angenommen, dass das geteilte Taktsignal CK2 gemäß 4(b) in die variable Verzögerungsvorrichtung 30 auf das Referenztaktsignal CK1 hin eingegeben wird, gemäß 4(a). Wenn die Verzögerungszeit der variablen Verzögerungsvorrichtung 30 Null ist, wird das geteilte Taktsignal CK2 in die Datenausgangseinheit 11 als ein Datenabfragesignal A gemäß 4(c) eingegeben, und von der Datenausgabeeinheit 11 werden vier Bit von Daten, die in einer Verzögerungszeit von Td von der Eingabezeit des Datenabfragesignals A' aktualisiert werden, in den Multiplexer 13 eingegeben, wie in den 4(d) und 4(g) dargestellt ist, und das Datensynchronisations-Taktsignal CKp synchron zu dieser Taktung wird gemäß 4(h) ausgegeben.
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Ferner wird der Multiplexer 13 dazu betrieben, das Datenabfragesignal A zu einem Zeitpunkt wie beispielsweise in 4(i) dargestellt, auszugeben, welches Datenabfragesignal A in den Phasenkomparator 16 zusammen mit dem Datensynchronisations-Taktsignal CKp eingegeben wird. Wie in 40) dargestellt ist, wird das Haltesignal B von dem Multiplexer 13 mit einer Verzögerungszeit Δt von der Ausgabezeit des Datenabfragesignals A ausgegeben, und es findet das gemeinsame Auslesen der eingebenen Daten statt, wie es in den 4(k) bis 4(n) dargestellt ist, welche ausgegeben werden, nachdem sie in die seriellen Daten umgewandelt worden sind, wie in 4(o) dargestellt.
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Wenn das Datenabfragesignal A nicht die gleiche Phase aufweist wie das Datensynchronisations-Taktsignal CKp, wie in 4 gezeigt, steuert die Steuereinheit 26 die variable Verzögerungsvorrichtung 30, um das Datenabfragesignal A mit dem Datensynchronisations-Taktsignal CKp in Übereinstimmung zu bringen.
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Die Steueroperation der Steuereinheit 26 bewirkt, dass der Eingabezeitpunkt des Datenabfragesignals A der Datenausgabeeinheit 11 verzögert wird, wie in 5(c) dargestellt, und somit werden die Ausgabezeitpunkte aller Daten von der Datenausgabeeinheit 11 verzögert, wie in den 5(d) bis 5(g) dargestellt ist. Gleichzeitig nimmt das Datensynchronisations-Taktsignal CKp in 5(h) eine Phase an, die mit der Phase des Datenabfragesignals A gemäß 5(i) zusammenfällt, d. h., die Addition der Verzögerungszeit Ta und der Verzögerungszeit Td ist gleich m·T1 (oder des ganzzahligen Vielfachen von m·T1). Dieser Zustand bezeichnet einen Synchronisationszustand, in welchem die Zeitdifferenz von Δt stets zwischen dem Aktualisierungszeitpunkt der Daten, die in den Multiplexer 13 eingegeben werden, und dem Zeitpunkt des Lesens durch das Haltesignal B in 5(j) erzeugt wird, so dass alle Daten in stabilen Zuständen gelesen werden und die seriellen Daten umgewandelt und in einer gewünschten Abfolge ausgegeben werden können (so wie in 5(o) dargestellt).
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Selbst wenn das Referenztaktsignal CK1 seine Frequenz ändert, kann die Datensignal-Erzeugungsvorrichtung angemessen auf die Frequenzänderung reagieren, indem die Synchronisationssteuerung durchgeführt wird, um die o. g. Beziehung aufrechtzuerhalten, und eine große Breite von Datenraten handhaben.
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Die Datensignal-Erzeugungsvorrichtung 20 kann den Jitter mit relativ hoher Genauigkeit im Vergleich zum erwähnten PLL-Steuerverfahren messen, welches einen spannungsgesteuerten Oszillator (VCO) zur Verminderung des Jitter verwendet.
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Bei dieser Ausführungsform wird der Multiplexer 13 dazu betrieben, die parallelen Daten in die seriellen Daten umzuwandeln, nachdem die parallelen Daten alle auf einmal in einen Haltezustand gebracht worden sind. Der Multiplexer 13 kann jedoch dazu betrieben werden, die parallelen Daten in eine gewünschte Abfolge mit einer Zeitdifferenz T1 synchron zu dem Referenztaktsignal CK1 zu bringen, unmittelbar nach der Ausgabe des Datenabfragesignals A, und diese als serielle Daten ausgeben. In diesem Fall kann die Datensignal-Erzeugungsvorrichtung 20 gemäß der vorliegenden Erfindung das Datenabfragesignal A mit dem Datensynchronisations-Taktsignal CKp synchronisieren und die seriellen Daten in einer gewünschten Abfolge ausgeben, ohne dass der Zeitpunkt zur Aktualisierung der parallelen Daten mit dem Zeitpunkt zum Halten der parallelen Daten in Übereinstimmung gebracht wird.
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(zweite Ausführungsform)
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Bei der ersten Ausführungsform wird der Frequenzteiler 15 dazu betrieben, ein geteiltes Taktsignal CK2 aus einem Referenztaktsignal CK1 zu erzeugen, indem die Frequenz des Referenztaktsignals CK1 geteilt wird, und das geteilte Taktsignal CK2 an die variable Verzögerungsvorrichtung 30 auszugeben. Der Frequenzteiler 15 kann ferner als Steuerung 13a des Multiplexers 13 dienen. In diesem Fall wird die Steuerung 13a des Multiplexers 13 dazu betrieben, das Datenabfragesignal A des an den Phasenkomparator 16 und an die variable Verzögerungsvorrichtung 30 auszugeben, die in 6 gezeigt ist. Daher weist die derart konstruierte Signalerzeugungsvorrichtung 20 eine einfache Konstruktion auf.
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(dritte Ausführungsform)
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Bei dieser Ausführungsform wird ein Frequenzteiler 15 dazu betrieben, ein geteiltes Taktsignal CK2 aus einem Referenztaktsignal CK1 zu erzeugen, indem die Frequenz des Referenztaktsignals CK1 durch eine Mehrzahl m geteilt wird, und das geteilte Taktsignal CK2 an die variable Verzögerungsvorrichtung 30 auszugeben. Wie in 7 gezeigt ist, umfaßt die Datensignal-Erzeugungsvorrichtung 20 gemäß der dritten Ausführungsform zwei Frequenzteiler 41, 42 und eine variable Verzögerungsvorrichtung 30, die zwischen den Frequenzteilen 41, 42 vorgesehen ist. In diesem Fall wird das Teilungsverhältnis der Frequenzteiler 41, 42 angegeben als m = Ma·Mb. Das Symbol Ma soll das Teilungsverhältnis des Frequenzteilers 41 angeben, während das Symbol Mb das Teilungsverhältnis des Frequenzteilers 42 angeben soll.
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Der Frequenzteiler 42 ist hinter der variablen Verzögerungsvorrichtung 30 angeordnet. Ein Wert 2π·Mb, der zur Verzögerung der Phase des Datenabfragesignals A' um 2π erforderlich ist, wird durch die variable Verzögerungsvorrichtung 30 festgelegt. Daher wird das Auflösungsvermögen der Verzögerung in der variablen Verzögerungsvorrichtung 30 in der dritten Ausführungsform auf das ”Mb-fache” im Vergleich zu der ersten Ausführungsform festgelegt.
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(vierte Ausführungsform)
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Der Frequenzteiler 41 kann in der Datensignal-Erzeugungsvorrichtung 20 gemäß 7 weggelassen werden. Das Referenztaktsignal CK1 kann unmittelbar in die variable Verzögerungsvorrichtung 30 eingegeben werden. Die Teilungszahl des Frequenzteilers 42 kann durch ”m” angegeben werden. Wie zuvor beschrieben, ist die Verzögerung in der variablen Verzögerungsvorrichtung 30 proportional zur Periode des Taktsignals, das durch die variable Verzögerungsvorrichtung 30 verzögert werden soll.
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Der Frequenzteiler 41 ist bei dieser Ausführungsform weggelassen. Die Teilungszahl des Frequenzteilers 42 wird durch ”m” angegeben. Das Referenztaktsignal CK1 wird in die variable Verzögerungsvorrichtung 30 eingegeben. Daher ist das Auflösungsvermögen der Verzögerung in der variablen Verzögerungsvorrichtung 30 in der vierten Ausführungsform auf das ”m-fache” im Vergleich zur ersten Ausführungsform vergrößert.
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(fünfte Ausführungsform)
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In der Datensignal-Erzeugungsvorrichtung 20, die in 8 dargestellt ist, kann das Referenztaktsignal CK1 in ein Jitter-Additionsmittel 51 eingegeben werden, zur Erzeugung eines Taktsignals CK1', in dem ein Jitter zu dem Referenztaktsignal CK1 addiert wird. Das Taktsignal CK1' wird in das Synchronisationsmittel 25 und den Multiplexer 13 eingegeben.
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Bei der derart konstruierten Datensignal-Erzeugungsvorrichtung 20 wird das Taktsignal CK1', das erzeugt wird durch Addition eines Jitter zum Referenztaktsignal CK1, in die Datenausgabeeinheit 11 eingegeben. Die parallelen Daten auf Grundlage des Jitter werden in der Datenausgabeeinheit 11 erzeugt. Es ist möglich, die Jitter-Kapazität oder ein weiteres Merkmal des Objekts zu messen.
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(sechste Ausführungsform)
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Der Phasenverschieber 31 der variablen Verzögerungsvorrichtung 30 in 3 kann durch einen Master-Slawe-Flip-Flop 31' vom T-Typ gemäß 9 gebildet werden.
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Bei dieser Ausführungsform wird das geteilte Taktsignal CK2 in den T-Typ-Flip-Flop 31' durch seinen Eingabekanal T eingegeben. Das Ausgangsignal Q' wird aus einem Master-Teil 31a an einem Mischer 32 augegeben, während das Ausgangssignal Q aus einem Slawe-Teil 31b an einen Mischer 33 ausgegeben wird. Die Ausgangssignale Q' und Q unterscheiden sich in ihrer Phase um 90° voneinander.
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Das eingegebene Signal wird durch den T-Typ-Flip-Flop 31' durch zwei geteilt. Es ist notwendig, ein Teilungverhältnis eines Frequenzteilers zu berücksichtigen, der Teil des Synchronisationsmittels 25 ist, sowie das Teilungsverhältnis ”2” des Phasenverschiebers. In dem Beispiel aus 1 ist das Teilungsverhältnis des Frequenzteilers 15 m/2.
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Die variable Verzögerungsvorrichtung weist einen einfachen Aufbau auf. Die Digitalsignal-Erzeugungsvorrichtung 20, die derart aufgebaut ist, kann selbst dann ordnungsgemäß arbeiten, wenn das Referenztaktsignal sehr klein ist oder in der Nähe von Null.
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Bei dieser Ausführungsform wird ein 90°-Phasenverschieber gebildet durch einen Flip-Flop-Schaltkreis. Der 90°-Phasenverschieber ist jedoch nicht auf dieses Beispiel beschränkt. Beispielsweise können zwei Taktsignale erzeugt werden durch Teilen des Referenztaktsignals durch vier in zwei Phasenverschieber, die in Reihe verbunden sind. Im allgemeinen wird das Teilungsverhältnis des Phasenverschiebers, das durch Flip-Flop-Schaltkreise gebildet wird, durch 2n angegeben (”n” bezeichnet eine ganze Zahl von größer als eins). Daher kann das Teilungverhältnis eines Frequenzteilers, der Teil der Synchronisationsmittel 25 bildet, auf m/2n festgelegt werden.
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Während im Zusammenhang mit jeder Ausführungsform beschrieben wurde, dass die variable Verzögerungsvorrichtung 30 durch eine Verzögerungsvorrichtung vom orthogonalen Modulationstyp gebildet wird, kann die variable Verzögerungsvorrichtung 30 gebildet werden durch eine Vorrichtung vom Steuerspannungstyp. In diesem Fall wird die Steuereinheit 26 dazu betrieben, die Verzögerung der variablen Verzögerungsvorrichtung 30 zu steuern, indem an die variable Verzögerungsvorrichtung 30 eine Spannung auf Grundlage des Ausgangssignals Vd von dem Phasenkomparator 16 ausgegeben wird.
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(siebte Ausführungsform)
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10 ist Blockdiagramm, das eine Datensignal-Erzeugungsvorrichtung 50 gemäß der siebten Ausführungsform der vorliegenden Erfindung darstellt. Die Bestandteile der Datensignal-Erzeugungsvorrichtung 50 gemäß der siebten Ausführungsform, deren Konstruktion denjenigen der Datensignal-Erzeugungsvorrichtung 20 gemäß der ersten Ausführungsform entspricht, werden nachfolgend nicht beschrieben, sondern sie tragen die gleichen Bezugszeichen wie die Datensignals-Erzeugungsvorrichtung 20 gemäß der ersten Ausführungsform.
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Bei dieser Ausführungsform wird eine Datenausgabeeinheit 11 dazu betrieben, m-bit parallele Daten Dp an eine Vielzahl von Datenumwandlungseinheiten 23(1) bis 23(n) jedes Mal dann auszugeben, wenn ein Datenabfragesignal A' empfangen wird, das erzeugt wird durch Teilen der Frequenz des Referenztaktsignals CK1 durch eine Vielzahl ”m”.
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Hier wird die Datenumwandlungseinheit 23(1) gebildet durch die Synchronisationsmittel 25 und den Multiplexer 13, welche im Zusammenhang mit der ersten Ausführungsform beschrieben wurden. Jede der Datenumwandlungseinheiten 23(1) bis 23(n) umfaßt einen m:1-Multiplexer 13. Die Datenumwandlungseinheiten 23(1) bis 23(n) empfangen die jeweiligen m-bit parallelen Daten Dp2 bis Dpn von der Datenausgabeeinheit 11, wandeln die m-bit parallelen Daten Dp2 bis Dpn in serielle Daten Ds2 bis Dsn um, die mit der gleichen Rate wie derjenigen des Referenztaktsignals CK1 ausgegeben werden.
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Jeder der Datenumwandlungseinheiten 23(2) bis 23(n) umfaßt systematisch erweiterte Synchronisationsmittel 40 zur Steuerung der Verzögerung des Referenztaktsignals CK1, das in den Mutliplexer 13 eingegeben wird, zur Synchronisation der Zeit, in welcher ihre Datenausgabeeinheit 11 die parallelen Daten aktualisiert, mit der Parallel-Seriell-Umwandlung in dem Multiplexer 13.
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Die systematisch erweiterten Synchronisationsmittel 40 umfassen eine variable Verzögerungsvorrichtung 41 zur Verzögerung des Referenztaktsignals CK1, einen Phasenkomparator 42 zur Detektion der Phasendifferenz zwischen dem Datensynchronisations-Taktsignal CKp, das von der Datenausgabeeinheit 11 ausgegeben wird, und dem Datenabfragesignal, das von dem Multiplexer 13 auf das Referenztaktsignal CK1 ausgegeben wird, welches durch die variable Verzögerungsvorrichtung 41 verzögert wird, und eine Steuereinheit 43 zur Steuerung der Verzögerung des Referenztaktsignals CK1 in der variablen Verzögerungsvorrichtung 41 in einer Richtung zur Anpassung der Phase des Datenabfragesignals A an das Datensynchronisations-Taktsignal CKp.
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Hier wird die variable Verzögerungsvorrichtung 41 gebildet durch eine Verzögerungsvorrichtung vom orthogonalen Modulationstyp, die so aufgebaut ist wie die variable Verzögerungsvorrichtung 30, und umfaßt einen Phasenverschieber 41a, Mischer 41b, 41c und einen Addierer 41d. Die Verzögerung des Referenztaktsignals CK1 in der variablen Verzögerungsvorrichtung 41 wird durch ein direktes Steuersignal von der Steuereinheit 43 gesteuert.
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Die Verzögerung des Referenztaktsignals CK1 kann durch die variable Verzögerungsvorrichtung 41 unter der Bedingung verändert werden, dass die Verzögerung größer ist als die Periode T1 des Referenzsteuersignals CK1. Die Vergrößerungszeit größer als m·T1 kann in der variablen Verzögerungsvorrichtung 41 verändert werden.
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Die systematisch erweiterten Synchronisationsmittel 40 müssen die seriellen Daten Ds2 bis Dsn synchron mit den seriellen Daten Ds1 ausgeben, die von den Datenumwandlungseinheiten 23(1) ausgegeben werden. Daher wird vorzugsweise die variable Verzögerungsvorrichtung 41 dazu gesteuert, die Phasendifferenz zwischen dem Datensynchronisations-Taktsignal CKp und dem Haltesignal auf nahezu Null mit relativ hoher Genauigkeit zu reduzieren.
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Die systematisch erweiterten Synchronisationsmittel 40 dienen zur Synchronisation von jeder der Datenumwandlungseinheiten 23(2) bis 23(n) mit dem Datensynchronisations-Taktsignal CKp und zur Annahme eines Zustands, in welchem jede der Datenumwandlungseinheiten 23(1) bis 23(n) mit der Datenausgabeeinheit 11 synchronisiert ist.
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Zusätzlich sind die Datensynchronisationssignale CKp, die jeweils an die Datenumwandlungseinheiten 23(1) bis 23(n) von der Datenausgabeeinheit 11 auszugehen sind, in der gleiche Phase miteinander. Andererseits können die Referenztaktsignale CK1, die jeweils in die Datenumwandlungseinheiten 23(1) bis 23(n) einzugeben sind, sich in ihrer Phase voneinander unterscheiden. Selbst wenn Referenztaktsignale CK1, die in ihrer Phase jeweils voneinander abweichen, in die Datenumwandlungseinheiten 23(1) bis 23(n) eingegeben werden, kann die variable Verzögerungsvorrichtung 41 der systematisch erweiterten Synchronisationsmittel 40 diese Phasenabweichung absorbieren.
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Die Datensignal-Erzeugungsvorrichtung 50 gemäß der siebten Ausführungsform kann die Zeit zur Erreichung eines Synchronisationszustands beträchtlich reduzieren und serielle n-Kanal-Daten in relativ kurzer Zeit im Vergleich zum herkömmlichen Synchronisationsverfahren ausgeben, da die ersten Synchronisationsmittel 25 zur Steuerung der Verzögerung eines Datenabfragesignals A vorgesehen sind, das in die Datenausgabeeinheit 11 einzugeben ist, zur Synchronisation der Datenumwandlungseinheit 23(1) mit der Datenausgabeeinheit (11), wobei die systematisch erweiterten Synchronisationsmittel 40 dazu betrieben werden, die Verzögerung des Referenztaktsignals CK1 zur Eingabe in den Multiplexer 13 zu steuern, um die Datenumwandlungseinheiten 23(2) bis (23(n) zu synchronisieren.
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Ferner kann die Datensignal-Erzeugungsvorrichtung 50 gemäß der siebten Ausführungsform dazu betrieben werden, das Datensynchronisations-Taktsignal CKp von außen zu erhalten. Jede der Datenumwandlungseinheiten 23(1) bis 23(n) kann einen Multiplexer 13 und systematisch erweiterte Synchronistionsmittel 40 umfassen.
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Während bei dieser Ausführungsform beschrieben wurde, dass die Datenumwandlungseinheit 23(1) einen Multiplexer 13, einen Frequenzteiler 15, einen Phasenkomparator 16, eine Steuereinheit 26 und eine variable Verzögerungsvorrichtung 30 gemäß der ersten Ausführungsform umfaßt, kann die Datenumwandlungseinheit 23(1) Synchronisationsmittel 25 und einen Multiplexer 13 gemäß einer beliebigen der zweiten bis sechsten Ausführungsform umfassen.
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Wie aus der vorstehenden Beschreibung ersichtlich ist, wird die Gesamtverzögerung beispielsweise auf etwa 100 ps in der variablen Verzögerungsvorrichtung 30 festgelegt, da es lediglich erforderlich ist, die Datenausgabeeinheit 11 so zu steuern, dass der Zeitpunkt der Aktualisierung der parallelen Daten (c) bis (f) nicht mit der führenden Kante des Haltesignals B zusammenfällt, wie in 5 gezeigt ist.
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Andererseits ist die Gesamtverzögerung in der variablen Verzögerungsvorrichtung 41 relativ groß und erreicht (1/100 MHz)·m = 10 ns·m, unter der Bedingung, dass das Referenztaktsignal CK1 in einem relativ breiten Frequenzbereich vorliegt, wie beispielsweise 100 MHz bis 12,5 GHz. Hier bezeichnet der Buchstabe ”m” ein Teilungsverhältnis. In diesem Fall wird bevorzugt die variable Verzögerungsvorrichtung 41 durch eine Verzögerungsvorrichtung vom orthogonalen Modulationstyp gebildet.