DE4420026A1

DE4420026A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE4420026A1
Application number: DE4420026A
Authority: DE
Inventors: Masaki Momodomi; Junichi Miyamoto; Toshiharu Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-08
Filing date: 1994-06-08
Publication date: 1994-12-15
Anticipated expiration: 2014-06-09
Also published as: KR950002072A; KR0139868B1; US5591999A; JPH06350059A; JP3224907B2; DE4420026C2

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine elektrisch erneut beschreibbare, nicht flüchtige Halbleiterspeichervorrichtung (EEPROM) mit einem verbesserten Layout des Speicherzellenmusters.

Ein bekanntes EEPROM auf dem Gebiet der Halbleiterspeichervorrichtung ist ein EEPROM mit NAND-Zellen, wodurch eine LSI (Integration in großem Maßstab) erzielt werden kann. Eine NAND-Zelle weist den nachstehend geschilderten Aufbau auf.

Mehrere Speicherzellen sind beispielsweise in der Spaltenrichtung angeordnet. Unter diesen Speicherzellen werden die Sources und Drains benachbarter Speicherzellen geteilt und sind hintereinander in Reihe geschaltet. Eine Verbindung auf diese Weise führt zur Ausbildung von Einheitszellengruppen (NAND-Zellen), bei welchen mehrere Speicherzellen in Reihe geschaltet sind. Jede Einheitszellengruppe, die als Einheit behandelt wird, ist an jede entsprechende Bitleitung über ein Steuergate angeschlossen, welches einen FETMOS-Aufbau aufweist.

Eine Speicherzelle weist dann einen FETMOS-Aufbau auf, wenn ein schwebendes Gate (floating gate), welches als Ladungsspeicherschicht dient, und ein Steuer-Gate stapelartig angeordnet sind. Diese Auswahl-Gates und Speicherzellen sind in ein Feld eines p-Grabens integriert, der in einem Substrat des n-Typs vorgesehen ist. Der Drain einer NAND-Zelle ist an eine Bitleitung über das Auswahl-Gate angeschlossen, und die Source der NAND-Zelle ist mit einer weiteren Sourceleitung (einer Bezugspotentialleitung) über ein Auswahlgate verbunden. Das Steuergate jeder Speicherzelle ist jeweils an eine entsprechende Wortleitung angeschlossen, die in der Zeilenrichtung angeordnet sind.

Fig. 1 zeigt das Layout konventioneller Speicherzellen. Die Figur zeigt nur Diffusionsschichten 1, die als Sources und Drains arbeiten, Wolfram-Polysilizid 2, welches einen Film darstellt, der aus Polysilizid und Metall besteht, woraus Source-Leitungen gebildet sind, Aluminiumdrahtleitungen 3, die als Bitleitungen dienen, und Kontakte 4 zwischen den Aluminiumschichten 3 und den Wolfram-Polysilizidanordnungen 2 oder den Diffusionsschichten 1.

Die Source-Diffusionsschicht jeder zweiten NAND-Zelle ist in Kontakt mit Wolfram-Polysilizid versetzt, wodurch der Source- Widerstand verringert wird. Wenn jedoch die Speicherzellen kleiner ausgebildet werden und die Abmessungen der Zelle in Querrichtung oder Vertikalrichtung geringer werden, so lassen sich Aluminiumbitleitungen unter den minimalen Designregeln bezüglich Lithographie und Verarbeitung nicht in einem gewünschten Muster ausbilden.

Der Grund hierfür wird nachstehend beschrieben.

Im Stand der Technik betragen die minimale Leitungsbreite und der Abstand von Wolfram-Polysilizid-Anordnungen 0,55 µm oder 0,6 µm, beträgt die minimale Größe des Kontakts zwischen Wolfram-Polysilizid und einer Diffusionsschicht 0,6 µm × 0,7 µm, beträgt die minimale Aluminiumdrahtbreite und der entsprechende Abstand 0,8 µm, und beträgt die minimale Größe des Kontakts zwischen Aluminium und einer Diffusionsschicht 0,8 µm × 0,9 µm. Daher ist die Größe eines Aluminiumdrahtabschnitts größer als jene einer Wolfram- Polysilizid-Anordnung.

Der Kontaktabschnitt von Aluminium und einer Diffusionsschicht stellt ein schwerwiegendes Hindernis bei der Miniaturisierung von Speicherzellen dar, da sein Längenverhältnis größer ist als jenes des Kontakts zwischen Polysilizid und einer Diffusionsschicht. Da eine Aluminiumschicht eine Dicke von 800 nm aufweist, was mehr ist als die Dicke von Polysilizid, ist die Koppelkapazität zwischen Bitleitungen größer, was zu Betriebsfehlern führen kann. Da ein Polysiliziddraht zu einer Source einen größeren Widerstand aufweist als ein Aluminiumdraht, erfordert es mehr Zeit, einen Zellstrom während eines Lesevorgangs zu entladen. Da ein Nebenschlußabschnitt 5, der in Kontakt mit einem Aluminiumdraht stehen muß, jeweils immer nach einer bestimmten Anzahl an Zellen erforderlich ist, wird darüber hinaus die Chipfläche größer.

Wie voranstehend erläutert, ist es aufgrund der Tatsache, daß der konventionelle EEPROM mit NAND-Zellen Aluminiumdrähte als Bitleitungen verwendet, erforderlich, die Drahtbreite, die Entfernung zwischen Drähten und die Kontaktgröße relativ größer auszubilden, wodurch eine Verkleinerung der Speicherzellen verhindert wird. Darüber hinaus müssen die Aluminiumdrähte dicker ausgebildet werden, so daß sie in Kontakt mit der darunterliegenden Schicht stehen, was zu einem fehlerhaften Betrieb infolge von Kopplungsrauschen zwischen den Bitleitungen führt.

Das Ziel der vorliegenden Erfindung besteht in der Bereitstellung eines EEPROM, welcher dadurch einen stabilen Betrieb sicherstellt, daß das Koppelrauschen zwischen den Bitleitungen durch Miniaturisierung der Speicherzellen verringert wird.

Das voranstehend genannte Ziel wird dadurch erreicht, daß eine Halbleiterspeichervorrichtung mit folgenden Teilen zur Verfügung gestellt wird: Mehreren elektrisch erneut beschreibbaren Speicherzellen, von denen jede einen Drain und eine Source aufweist; zumindest einer Source-Leitung, die an die Sources der Speicherzellen über ein Kontaktloch gekoppelt ist; und Bitleitungen, die so angeordnet sind, daß das Kontaktloch vermieden wird.

Die Speicherzellen können in Reihe geschaltet sein, um NAND- Zellen auszubilden.

Das voranstehende Ziel wird ebenfalls dadurch erreicht, daß eine Halbleiterspeichervorrichtung mit folgenden Teilen zur Verfügung gestellt wird: Mehreren elektrisch erneut beschreibbaren Speicherzellen, die in Feldern angeordnet sind, von denen jedes einen Drain und eine Source enthält; Sourceleitungen, die als zweite leitende Schicht dienen, an die Sources der Speicherzellen angeschlossen sind und Metalldrähte enthalten; und Bitleitungen, die als erste leitfähige Schicht dienen, an die Drains der Speicherzellen angeschlossen sind und entweder eine Polysiliziddrahtschicht oder eine Siliziddrahtschicht enthalten.

Bei diesem Aufbau werden die Bitleitungen aus einer ersten Leitfähigkeitsschicht gebildet und die Sourceleitungen aus einer zweiten Leitfähigkeitsschicht. Die erste Leitfähigkeitsschicht enthält entweder eine Polysiliziddrahtschicht oder eine Siliziddrahtschicht. Die zweite Leitfähigkeitsschicht enthält eine Metalldrahtschicht.

Das voranstehend genannte Ziel wird weiterhin durch Bereitstellung einer Halbleiterspeichervorrichtung erzielt, welche aufweist: Mehrere Speicherzelleneinheiten, von denen jede Speicherzellentransistoren aufweist, die in Reihe geschaltet sind, wobei die Speicherzellentransistoren eine Ladungsspeicherschicht, ein Steuergate, einen Drain und eine Source aufweisen; Bitleitungen, die an die Drains an einem Ende der Speicherzelleneinheit angeschlossen sind und aus einer ersten Leitfähigkeitsschicht gebildet sind, die entweder aus Siliziddrähten oder Polysiliziddrähten ausgewählt ist, die senkrecht zu der Richtung angeordnet sind, in welcher die Speicherzelleneinheiten angeordnet sind; Sourceleitungen, die an die Sources am anderen Ende der Speicherzelleneinheit angeschlossen sind und aus einer zweiten Leitfähigkeitsschicht gebildet sind, die Metalldrähte aufweist, die parallel zur Richtung angeordnet sind, in welcher die Speicherzelleneinheiten angeordnet sind; und ein Isoliermuster, welches selektiv auf den Sources ausgebildet ist und eine Kopplung an eine der Sourceleitungen zur Verfügung stellt, wobei die Bitleitungen so angeordnet sind, daß sie das Isoliermuster vermeiden.

Das Muster der Bitleitungen kann so ausgebildet werden, daß die Bitleitungen einzeln nacheinander abgebogen sind, beginnend mit der am nächsten am Isoliermuster liegenden Bitleitung, und das Ausmaß der Biegung in den Bitleitungen nacheinander geringer gewählt wird, mit zunehmender Entfernung von dem Isoliermuster.

Die Bitleitungen können aus einer Wolfram-Polysilizidschicht mit einer Dicke von 200 bis 400 nm hergestellt werden. Die Sourceleitungen können dadurch ausgebildet werden, daß die Source-Diffusionsschichten in direkter Berührung mit der Wolfram-Polysilizidschicht gebracht werden, und dann die Wolfram-Polysilizidschicht in Berührung mit einer Aluminiumschicht gebracht wird.

Gemäß der vorliegenden Erfindung wird eine erste Leitfähigkeitsschicht, welche die an Drain- Diffusionsschichten angeschlossenen Bitleitungen bildet, so angeordnet, daß der Verbindungsabschnitt einer Source- Diffusionsschicht und einer zweiten Leitfähigkeitsschicht vermieden wird, wodurch ein Kontakt mit dem Sourceabschnitt innerhalb des Zellenunterteilungsabstands ermöglicht wird. Dies ist wirksam zur Miniaturisierung eines Speicherzellenfeldes. Dadurch, daß als die erste Leitfähigkeitsschicht Polysiliziddrähte verwendet werden, deren Kontaktabmessungen, Drahtbreite und Entfernung zwischen den Drähten kleiner als bei Aluminiumdrähten gewählt werden kann, können Speicherzellen stärker miniaturisiert werden, was das Kontakt-Längenverhältnis kleiner macht. Dadurch kann der Kontakt dünner ausgebildet werden, wodurch Koppelrauschen zwischen benachbarten Bitleitungen verringert wird. Daher ist es gemäß der Erfindung möglich, das Auftreten eines fehlerhaften Betriebs zu verhindern, und einen stabilen Betrieb durchzuführen.

Gemäß der Erfindung werden Bitleitungen aus einer ersten Leitfähigkeitsschicht gebildet, die beispielsweise aus Polysilizid besteht, werden die Source-Leitungen, die an Source-Diffusionsschichten angeschlossen sind, aus einer zweiten Leitfähigkeitsschicht aus beispielsweise Aluminium hergestellt, und wird die erste Leitfähigkeitsschicht, welche die Bitleitungen ausbildet, so angeordnet, daß der Verbindungsabschnitt einer Source-Diffusionsschicht und der zweiten Leitfähigkeitsschicht vermieden wird. Diese Anordnung ermöglicht eine stärkere Miniaturisierung von Speicherzellen und verringert das Koppelrauschen zwischen Bitleitungen, wodurch ein EEPROM mit stabilem Betrieb zur Verfügung gestellt wird.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen, die sich ebenso bei der Umsetzung der vorliegenden Erfindung in die Praxis ergeben können. Die beigefügten Zeichnungen sind Teil der Beschreibung und sind in diese eingeschlossen und erläutern momentan bevorzugte Ausführungsformen der vorliegenden Erfindung. Zusammen mit der allgemeinen, voranstehenden Beschreibung und der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele dienen sie zur Erläuterung der Grundlagen der vorliegenden Erfindung.

Es zeigt:

Fig. 1 eine Ansicht des Layouts konventioneller NAND- Zellen;

Fig. 2 eine Aufsicht einer NAND-Zellenanordnung eines EEPROM gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 3A und 3B eine Aufsicht sowie eine Äquivalenzschaltung eines Satzes von NAND-Zellen;

Fig. 4A und 4B Schnittansichten entlang der Linie 4A-4A bzw. 4B-4B in Fig. 3A;

Fig. 5A und 5B Äquivalenzschaltungen zur Berechnung der Kapazität zwischen Bitleitungen;

Fig. 6 eine Aufsicht nur auf das Wolfram-Polysilizid- Muster in Fig. 2;

Fig. 7 eine Aufsicht auf das Muster von Aluminiumschichten und jenes von Kontaktabschnitten, zusätzlich zu Fig. 6;

Fig. 8 eine Aufsicht auf die Anordnung, die durch Hinzufügung des Diffusionsschichtenmusters zum Muster von Fig. 7 und Wiederholen des sich ergebenden Musters symmetrisch nach rechts und dann zum Boden erhalten wird;

Fig. 9 ein Äquivalenzschaltbild der Schaltung von Fig. 8;

Fig. 10 eine vergrößerte Aufsicht des Musters eines Source- Kontaktabschnitts; und

Fig. 11A und 11B Schnittansichten entlang der Linie 4A-4A bzw. 4B-4B in Fig. 10.

Die Fig. 2 bis 4 zeigen die Anordnung des NAND- Zellenabschnitts eines EEPROM gemäß einer Ausführungsform der vorliegenden Erfindung. Fig. 2 ist das Bild eines Musters von 16 Sätzen von NAND-Zellen, die in der Querrichtung angeordnet sind, wobei jeder Satz 16 Einheitszellen aufweist, sowie zwei Auswahl-Gate-Transistoren, die in Reihe geschaltet sind.

Bitleitungen (eine erste Leitfähigkeitsschicht) 18 (18₁ bis 18₁₆), die an die Drain-Diffusionsschichten von NAND-Zellen angeschlossen sind und sich in der Längsrichtung erstrecken, bestehen aus Polysilizid, worunter man Filme versteht, die aus Verbundmaterialien bestehen, beispielsweise Polysilizid und Wolfram, Molybdän oder dergleichen. Eine Source-Leitung (eine zweite Leitfähigkeitsschicht) 21₁, die an die Source- Diffusionsschichten von NAND-Zellen angeschlossen ist und sich in der Querrichtung erstreckt, besteht aus Metall, wie beispielsweise Aluminium.

Ein Abschnitt der ersten Leitfähigkeitsschicht 18 ist auf einer Source-Diffusionsschicht als isoliertes Muster 18₁₇ ausgebildet. Das isolierte Muster 18₁₇ ist über ein Kontaktloch an die Source-Diffusionsschicht angeschlossen. Eine Source-Leitung, die aus der zweiten Leitfähigkeitsschicht 21₁ besteht, ist an das isolierte Muster 18₁₇ über ein Kontaktloch angeschlossen.

Die Bitleitungen, die aus der ersten Leitfähigkeitsschicht 18 ausschließlich des isolierten Musters 18₁₇ bestehen, sind so angeordnet, daß sie das isolierte Muster 18₁₇ vermeiden. Im einzelnen sind die Bitleitungen so ausgeformt, daß sie gebogen sind, beginnend mit der am nächsten am isolierten Muster 18₁₇ angeordneten Bitleitung. Das Ausmaß der Biegung nimmt mit zunehmender Entfernung von dem isolierten Muster 18₁₇ ab.

In Fig. 3A bzw. 3B ist eine Aufsicht bzw. ein Äquivalenzschaltbild eines Satzes von NAND-Zellen gezeigt. Bei dieser Ausführungsform sind 16 Speicherzellen M₁ bis M₁₆ in Reihe geschaltet, um eine NAND-Zelle zu bilden. Auf der Drainseite der NAND-Zelle ist ein Auswahltransistor SG₁ vorgesehen, und auf der Sourceseite ein Auswahltransistor SG₂.

Fig. 4A und 4B sind Schnittansichten, entlang der Linie 4A-4A bzw. Linie 4B-4B in Fig. 3. In einem Substrat oder Bereich 11 des p-Typs, der von einem Elementenisolieroxidfilm 12 umschlossen ist, sind mehrere Speicherzellen in Reihe geschaltet, um jede NAND-Zelle zu bilden. Das Speicherzellenfeld enthält mehrere NAND-Zellen. Nachstehend wird zur Vereinfachung nur eine NAND-Zelle erläutert.

Auf dem Bereich 11 des p-Typs sind sogenannte Floating Gates (schwebende Gates) 14 (14₁ bis 14₁₆), die aus Polysilizid bestehen, über einen Gateisolierfilm 13 ausgebildet. Oberhalb dieser Floating Gates 14 sind Steuergates 16 (16₁ bis 16₁₆), die aus Polysilizid bestehen, über einen Zwischenschicht- Isolierfilm 15 ausgebildet. Jede Diffusionsschicht 19 des n- Typs wird als Source von einer von zwei benachbarten Speicherzellen und als Drain von der anderen geteilt. Dies gestattet eine Reihenschaltung jeder Speicherzelle.

Die Drain-Seite und die Source-Seite einer NAND-Zelle sind mit Auswahl-Gates 14₁₈ und 16₁₈ versehen, die durch denselben Vorgang hergestellt werden wie das Floating Gate und das Steuergate einer Speicherzelle. Der Abschnitt oberhalb des Substrats 11, auf welchem die Elemente auf diese Weise ausgebildet werden, ist durch einen CVD-Oxidfilm 17 abgedeckt. Auf dem CVD-Oxidfilm 17 wird eine Bitleitung 18 angeordnet. Die Bitleitung 18 wird in Kontakt mit einer Drain-Diffusionsschicht 19 an einem Ende der NAND-Zelle gebracht. Die Oberseite der Bitleitung 18 ist durch einen CVD-Oxidfilm 20 abgedeckt. Auf diesem Oxidfilm ist ein Source-Draht 21 ausgebildet.

Die Steuer-Gates 16 in derselben Zeile der NAND-Zellen, die in der Zeilenrichtung angeordnet sind, sind gemeinsam angeschlossen und als Steuer-Gate-Leitungen CG₁ bis CG₁₆ vorgesehen, die in der Zeilenrichtung verlaufen. Diese Steuer-Gate-Leitungen dienen als Wortleitungen. Die Auswahl- Gates 14₁₇ und 16₁₈ sind als Auswahl-Gate-Leitungen SG₁ und SG₂ vorgesehen, die in der Zeilenrichtung verlaufen.

Die Floating Gates 14 bestehen aus einer ersten Polysilizidschicht, die Steuer-Gates 16 bestehen aus einer zweiten Polysilizidschicht, und die Bitleitung 18 besteht aus einer Wolfram-Polysilizidschicht.

Nachstehend wird der Betrieb einer derartigen NAND-Zelle erläutert.

Daten werden sequentiell von entfernteren Speicherzellen von einer Bitleitung eingeschrieben. Im Falle von n-Kanälen wird ein hohes Potential V_pp (beispielsweise 20 V) an ein Steuer- Gate der ausgewählten Speicherzelle angelegt, und ein mittleres Potential V_M (beispielsweise 10 V) wird an die nicht-selektiven Speicherzellen angelegt, die näher an der Bitleitung liegen als die ausgewählte Speicherzelle. 0 V (beispielsweise "1") oder das mittlere Potential (beispielsweise "0") wird an die Bitleitung entsprechend den Daten angelegt. Zu diesem Zeitpunkt wird das Potential der Bitleitung auf den Drain der selektiven Speicherzelle über das Auswahl-Gate und die nicht-selektiven Speicherzellen übertragen.

Falls ein einzuschreibendes Datum existiert (das Datum ist "1"), so wird ein hohes Potential zwischen ein Gate und einen Drain der selektiven Speicherzelle angelegt, und infolge des Tunneleffekts werden Elektronen aus dem Substrat in das Floating Gate hineinbefördert. Daher verschiebt sich ein Schwellenwert der selektiven Speicherzelle in die positive Richtung. Falls kein einzuschreibendes Datum existiert (das Datum ist "0"), so ändert sich der Schwellenwert nicht.

Bei einem Datenlöschvorgang wird ein hohes Potential an das Substrat des p-Typs angelegt (an ein Substrat des n-Typs oder an einen darauf ausgebildeten Graben des p-Typs, falls die Grabenstruktur verwendet wird), das Steuer-Gate und das selektive Gate der ausgewählten Speicherzelle werden auf 0 V eingestellt, und das hohe Potential wird an das Steuergate nicht-selektiver Speicherzellen angelegt. Aus diesem Grunde werden Elektronen des Floating Gates an das Substrat in der ausgewählten Speicherzelle entladen und verschiebt sich der Schwellenwert in negativer Richtung.

Bei einem Datenlesevorgang werden die näher an der Bitleitung als das selektive Gate und die selektive Speicherzelle liegenden, nicht-selektiven Speicherzellen eingeschaltet, und ein Wert von 0 V wird an das Gate der selektiven Speicherzelle geliefert. Zu diesem Zeitpunkt wird durch Lesen eines Stroms, der in der Bitleitung fließt, beurteilt, ob "0" oder "1" vorhanden ist.

Ein Merkmal der vorliegenden Ausführungsform stellt das Merkmal dar, daß die Bitleitung 18 kein geradliniges Muster aufweist, sondern ein solches Muster, welches das Isoliermuster 18₁₇ des Wolfram-Polysilizids am Source- Abschnitt vermeidet.

Die Kapazität zwischen benachbarten Bitleitungen zu diesem Zeitpunkt wird grob berechnet. Fig. 5A zeigt einen Fall, in welchem die Bitleitungen in Fig. 2 aus Wolfram-Siliziden bestehen, und Fig. 5B ist eine Schnittansicht von Bitleitungen, die, wie im Stand der Technik, aus Aluminium bestehen.

Die Kapazität zwischen benachbarten Bitleitungen entsprechend der Regel von 0,55 µm wird erhalten.

Da Wolfram-Polysilizid einfach bearbeitbar und lithographisch herstellbar ist, werden in diesem Fall die Bitleitungen so ausgebildet, daß sie eine Breite von 0,55 µm in Abständen von 1,15 µm bei der Querbreite der NAND-Zellen von 10,7 µm aufweisen. Im Falle von Aluminium sind sie so ausgebildet, daß sie eine Breite von 0,7 µm in Abständen von 1,0 µm aufweisen (mit einer Breite von 0,55 µm können sie nicht hergestellt werden). Weiterhin beträgt die Filmdicke 0,3 µm für Wolfram-Polysilizid, und nahezu 0,8 µm für Aluminium, da Aluminium für die Leistungsleitungen in den Schaltungen am Umfang verwendet wird und das Kontakt-Längenverhältnis groß ist.

Hierbei ergibt sich das Rauschverhältnis zwischen benachbarten Bitleitungen pro Längeneinheit wie folgt:

BL (W-Polysilizid) / BL (Al)
= (2×C_1a/C_2a)/(2×C_1a/C_2b)
= 0,14.

Wenn ein Wolfram-Polysilizid verwendet wird, so beträgt die Kapazität zwischen Bitleitungen 14% jener von Aluminium, ist daher erheblich geringer als die von Aluminium.

Fig. 6 ist eine Aufsicht nur auf das Wolfram- Polysilizidmuster in Fig. 2.

Die 16 Bitleitungen 18₁ bis 18₁₆ repräsentieren das Muster der Bitleitungen. Das isolierte Muster 18₁₇ ist ein Wolfram- Polysilizid, um einen Kontakt mit der Source- Diffusionsschicht einer Speicherzelle und darüber hinaus mit einem Aluminiumdraht für die Source herzustellen. Die Bitleitungen 18₁ bis 18₁₆ sind so gebogen, daß das Isoliermuster 18₁₇ vermieden wird. Die Länge der Biegung in den Bitleitungen 18₁ bis 18₁₆ ist auf solche Weise verringert, daß der schräge Abschnitt jeder Bitleitung kürzer wird, beginnend mit der Bitleitung 18₁. Bei einer derartigen Anordnung muß die Fläche des Kontaktabschnitts zwischen der Bitleitung und der Source nicht erhöht werden, wodurch eine Mustergebung ermöglicht wird, ohne die Fläche des Speicherzellenfeldes zu erhöhen.

Fig. 7 ist eine Ansicht einer Aluminiumschicht 21, eines Kontaktabschnitts 22 zwischen einem Wolfram-Polysilizid und einer Diffusionsschicht und eines Kontaktabschnitts 23 zwischen einem Wolfram-Polysilizid und Aluminium, zusätzlich zum Muster gemäß Fig. 6. Die Hälfte jedes der Kontakte 22₁ bis 22₁₆ ist für jede NAND-Zelle vorgesehen, ein Viertel des Kontaktes 22₁₇ des Source-Abschnitts ist für jeweils 16 NAND- Zellen vorgesehen, und die Hälfte des Kontaktes 23 mit Aluminium ist für jeweils 16 NAND-Zellen vorgesehen.

Bei der Aluminiumschicht 21 sind der Aluminiumdraht 21₁ des Source-Abschnitts vorgesehen, die Signaldrähte 21₂ und 21₃ des Zeilen-Decodierers, und der Draht 21₄ zum Zuführen des Potentials eines p-Grabens in einer Speicherzelle. Der Aluminiumdraht 21₁ weist eine größere Drahtbreite auf, so daß sein Widerstand kleiner sein kann als jener der Drähte 21₂ und 21₃. Hierbei beträgt die Entfernung zwischen Bitleitungen am Abschnitt A 1,15 µm, und im Abschnitt B etwas weniger, nämlich 1,05 µm. Dies fängt die Ausdehnung infolge des isolierten Musters 18₁₇ am Source-Abschnitt des Wolfram- Polysilizids auf.

Fig. 8 ist eine Aufsicht der Anordnung, die dadurch erhalten wird, daß das Diffusionsschichtmuster dem Muster von Fig. 7 zugefügt wird, und das sich ergebende Muster symmetrisch nach rechts und dann nach unten wiederholt wird.

In Fig. 7 sind 256 Steuer-Gates, nämlich ein NAND (16 Bits)× 16 = 256, wie in Fig. 2 gezeigt, angeordnet. In Fig. 8 sind 256×4 = 1024 Bits als Steuer-Gates (nicht gezeigt) angeordnet. In Fig. 8 sind 32 Bitleitungen und eine Sourceleitung vorgesehen. Durch Wiederholung dieses Musters wird ein gewünschtes Zellenfeldmuster hergestellt.

Fig. 9 ist ein Äquivalenzschaltbild von Fig. 8.

Fig. 10 zeigt ein vergrößertes Muster des Source- Kontaktabschnitts. Fig. 11A und 11B sind eine Schnittansicht entlang der Linie 11A-11A bzw. der Linie 11B-11B.

Unter Verwendung der Fig. 11A und 11B werden nachstehend die Herstellungsvorgänge erläutert.

Es wird ein Feldoxidfilm 12 ausgebildet und dann ein Diffusionsschichtbereich hergestellt. Daraufhin werden ein Polysilizidfilm einer ersten Schicht hergestellt, ein ONO- Film, und ein Polysilizidfilm (nicht gezeigt) einer zweiten Schicht, gefolgt von der Ablagerung eines CVD-Oxidfilms 17. Dann wird lithographisch ein Kontaktabschnitt eines Polysilizids und einer Diffusionsschicht hergestellt und der Oxidfilm in diesem Abschnitt weggeätzt. Daraufhin wird ein Polysilizid-Film hergestellt und dieser Film durch Ionenimplantierung (Mischimplantierung) in Kontakt mit der Diffusionsschicht gebracht. Nachdem dann ein Zwischenschicht isolierfilm abgelagert und der Kontaktabschnitt 23 geätzt wurde, wird eine Aluminiumschicht ausgebildet und mit einem Muster versehen.

Wie voranstehend erläutert, kann bei dieser Ausführungsform ein Speicherzellenfeld dadurch stärker miniaturisiert werden, daß als Bitleitungen Polysiliziddrähte 18 verwendet werden, deren Kontaktgröße, Drahtbreite und Entfernung zwischen den Drähten kleiner ausgebildet werden kann als bei Aluminiumdrähten. Da im Falle von Polysiliziden ein Polysilizid-Film, der einen Kontakt berücksichtigt, dünner als Aluminium ausgebildet werden kann, wird Kopplungsrauschen zwischen benachbarten Bitleitungen verringert, wodurch Fehler im Betrieb verhindert werden. Das Biegen der Polysiliziddrähte 18 macht die Nebenschlußabschnitte 15 gemäß Fig. 1 entbehrlich, so daß der Kontakt des Source-Abschnitts innerhalb des Zellenunterteilungsabstands vorgesehen werden kann. Dies trägt zur Miniaturisierung eines Speicherzellenfeldes bei.

Die Erfindung ist nicht auf die voranstehend geschilderte Ausführungsform begrenzt, sondern läßt sich noch auf andere Weisen in die Praxis umsetzen oder verwirklichen, ohne vom Wesen oder grundlegenden Charakter der Erfindung abzuweichen.

Zwar werden in dieser Ausführungsform NAND-Zellen verwendet, jedoch läßt sich die vorliegende Erfindung auch bei NOR- Zellen einsetzen. Zwar ist ein Wolfram-Polysilizid oder ein Molybdän-Polysilizid am besten als erste Leitfähigkeitsschicht geeignet und ist Aluminium am besten als zweite Leitfähigkeitsschicht geeignet, jedoch sind die Materialien nicht hierauf beschränkt und können je nach Anforderung die Materialien für die ersten und zweiten Leitfähigkeitsschichten geändert werden. Zwar wurde bezüglich der Ausführungsform der Fall beschrieben, in welchem die Fläche des Zellenfeldes nicht in Folge des Source- Nebenschlußabschnitts 5 nach dem Stand der Technik zunimmt, jedoch kann ein Source-Nebenschlußabschnitt wie beim Stand der Technik vorgesehen sein, um Polysiliziddrähte als Bitleitungen und Aluminiumdrähte als Source-Leitungen zu verwenden.

Fachleuten auf diesem Gebiet werden zusätzliche Vorteile und Abänderungen einfach in den Sinn kommen. Daher ist die vorliegende Erfindung in ihrem Gesamtumfang nicht auf die spezifischen Einzelheiten, repräsentativ geschilderte Vorrichtungen und dargestellte Beispiele beschränkt, die hier gezeigt und beschrieben wurden. Daher lassen sich verschiedene Abänderungen vornehmen, ohne vom Wesen oder Umfang des erfinderischen Gesamtkonzepts der vorliegenden Erfindung abzuweichen, die sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen ergeben.

Claims

1. Halbleiterspeichervorrichtung, gekennzeichnet durch:
mehrere elektrisch erneut beschreibbare Speicherzellen (M), von denen jede einen Drain (19) und eine Source (19) aufweist;
zumindest eine Source-Leitung (21), die an die Sources (19) der Speicherzellen (M) über ein Kontaktloch gekoppelt ist; und
Bitleitungen (18), die so angeordnet sind, daß sie das Kontaktloch vermeiden.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (18) aus einer ersten Leitfähigkeitsschicht bestehen, und die Source- Leitungen (21) aus einer zweiten Leitfähigkeitsschicht bestehen.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Halbleiterschicht entweder eine Polysilizid-Drahtschicht oder eine Silizid- Drahtschicht enthält.

4. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Leitfähigkeitsschicht eine Metalldrahtschicht enthält.

5. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle (M) ein mehrschichtiges Floating Gate und ein Steuer-Gate aufweist, und einen FETMOS-Aufbau aufweist, der beschrieben oder gelöscht durch Entladen oder Einspritzen von Elektronen zum Floating Gate oder von diesem wird.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Entladen oder das Injizieren von Elektronen zum bzw. vom Floating Gate durch einen Tunnelstrom durchgeführt wird.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin ein isolierter Musterabschnitt (18₁₇) vorgesehen ist, an welchen die Sources (19) angeschlossen sind, und in welchem die Bitleitungen (18) der ersten Leitfähigkeitsschicht nicht vorgesehen sind, wobei der isolierte Musterabschnitt (18₁₇) an die Source-Leitungen (21) angeschlossen ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Speicherzellen (M) zur Ausbildung von NAND-Zellen in Reihe geschaltet sind.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Bitleitungen (18) aus der ersten Leitfähigkeitsschicht gebildet sind, und daß die Source- Leitungen (21) aus der zweiten Leitfähigkeitsschicht gebildet sind.

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die erste Leitfähigkeitsschicht entweder eine Polysilizid-Drahtschicht oder eine Silizid-Drahtschicht enthält.

11. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß weiterhin ein isolierter Musterabschnitt (18₁₇) vorgesehen ist, an welchem die Sources (19) angeschlossen sind, und in welchem die Bitleitungen (18) der ersten Leitfähigkeitsschicht nicht ausgebildet sind, wobei der isolierte Musterabschnitt (18₁₇) an die Source-Leitungen (21) angeschlossen ist.

12. Halbleiterspeichervorrichtung, gekennzeichnet durch:

mehrere elektrisch erneut beschreibbare Speicherzellen (M), die in Feldern angeordnet sind, von denen jede einen Drain (19) und eine Source (19) aufweist;
Source-Leitungen (21), die als eine zweite Leitfähigkeitsschicht dienen, an die Sources (19) der Speicherzellen (M) angeschlossen sind, und Metalldrähte enthalten; und
Bitleitungen (18), die als eine erste Leitfähigkeitsschicht dienen, an die Drains (19) der Speicherzellen (M) angeschlossen sind, und entweder eine Polysilizid-Drahtschicht oder eine Silizid-Drahtschicht enthalten.

13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß weiterhin ein isolierter Musterabschnitt (18₁₇) vorgesehen ist, an welchen die Sources (19) angeschlossen sind, und in welchem die Bitleitungen (18) der ersten Leitfähigkeitsschicht nicht ausgebildet sind, wobei der isolierte Musterabschnitt (18₁₇) an die Sourceleitungen (21) angeschlossen ist.

14. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Speicherzelle (M) ein mehrschichtiges Floating Gate und ein Steuergate aufweist, und einen FETMOS-Aufbau aufweist, der beschrieben bzw. gelöscht durch Entladen bzw. Injizieren von Elektronen zum Floating Gate bzw. von diesem wird.

15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß das Floating Gate und das Steuergate jeweils eine dritte Leitfähigkeitsschicht und eine vierte Leitfähigkeitsschicht enthalten, die aus einer Halbleiterschicht besteht.

16. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß ein Ende der NAND-Zelle an die Bitleitung (18) gekoppelt ist, und ein anderes Ende dieser Zelle an die Source-Leitung (21) gekoppelt ist.

17. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß das Entladen bzw. Injizieren von Elektronen zum Floating Gate bzw. von diesem durch einen Tunnelstrom durchgeführt wird.

18. Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Speicherzellen (M) zur Ausbildung von NAND-Zellen in Reihe geschaltet sind.

19. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß das Floating Gate und das Steuergate jeweils eine dritte Leitfähigkeitsschicht und eine vierte Leitfähigkeitsschicht enthalten, die aus einer Halbleiterschicht besteht.

20. Halbleiterspeichervorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß ein Ende der NAND-Zelle an die Bitleitung (18) gekoppelt ist, und ein anderes Ende dieser Zelle an die Source-Leitung (21) gekoppelt ist.

21. Halbleiterspeichervorrichtung, gekennzeichnet durch:

mehrere Speicherzelleneinheiten, von denen jede Speicherzellentransistoren aufweist, die in Reihe geschaltet sind, wobei die Speicherzellentransistoren eine Ladungsspeicherschicht aufweisen, ein Steuer-Gate, ein Drain (19) und eine Source (19);
Bitleitungen (18), die mit den Drains (19) an einem Ende der Speicherzelleneinheit verbunden sind und aus einer ersten Leitfähigkeitsschicht gebildet sind, die unter Siliziddrähten oder Polysiliziddrähten ausgewählt ist, die senkrecht zu jener Richtung angeordnet sind, in welcher die Speicherzelleneinheiten angeordnet sind;
Source-Leitungen (21), die an die Sources (19) an einem anderen Ende der Speicherzelleneinheit angeschlossen sind, und aus einer zweiten Leitfähigkeitsschicht gebildet sind, welche Metalldrähte enthält, die parallel zu der Richtung angeordnet sind, in welcher die Speicherzelleneinheiten angeordnet sind; und
ein Isoliermuster, welches selektiv auf den Sources (19) ausgebildet ist, und eine Kopplung mit einer der Source- Leitungen (21) zur Verfügung stellt, wobei
die Bitleitungen (18) so angeordnet sind, daß sie das isolierte Muster vermeiden.

22. Halbleiterspeichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Bitleitungen (18) aus einer Wolfram-Polysilizidschicht mit einer Dicke von 200 bis 400 nm gebildet sind.

23. Halbleiterspeichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Source-Leitungen (21) dadurch gebildet sind, daß die Sources (19) in direkten Kontakt mit der Wolfram-Polysilizidschicht gebracht werden, und dann die Wolfram-Polysilizidschicht in Kontakt mit einer Aluminiumschicht gebracht wird.

24. Halbleiterspeichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Bitleitungen (18) dadurch mit einem Muster versehen werden, daß Bitleitungen (18) einzeln nacheinander gebogen werden, beginnend mit der am nächsten an dem isolierten Muster liegenden Bitleitung (18), und das Ausmaß der Biegung der Bitleitungen (18) nacheinander mit zunehmender Entfernung von dem isolierten Bitmuster verringert wird.

25. Halbleiterspeichervorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß die Bitleitungen (18) aus einer Wolfram-Polysilizidschicht mit einer Dicke von 200 bis 400 nm gebildet sind.

26. Halbleiterspeichervorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß die Source-Leitungen (21) dadurch gebildet sind, daß die Sources (19) in direkten Kontakt mit der Wolfram-Polysilizidschicht gebracht werden, und die Wolfram-Polysilizidschicht in Kontakt mit einer Aluminiumschicht gebracht wird.