DE68911425T2

DE68911425T2 - Hochintegrierte EPROM-Speicheranordnung.

Info

Publication number: DE68911425T2
Application number: DE68911425T
Authority: DE
Inventors: Albert Bergemont
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1988-08-11
Filing date: 1989-07-31
Publication date: 1994-06-23
Anticipated expiration: 2009-08-01
Also published as: JPH02181971A; JP2923987B2; FR2635408A1; FR2635408B1; EP0356346A1; KR900004018A; EP0356346B1; US5016069A; DE68911425D1

Description

Die vorliegende Erfindung betrifft Halbleiterspeicher und insbesondere nichtflüchtige, elektrisch programmierbare Speicher, häufiger EPROM-Speicher genannt. Genauer ist die Herstellung von Speichern mit schwimmendem Gate betroffen.
Um Speicher mit großer Speicherkapazität zu erhalten, z.B. Speicher, die in der Lage sind, bis zu 16 Megabit zu speichern, muß man so stark wie möglich die Abmessungen jeder der Zellen reduzieren, die den Speicher bilden.
Man ist jedoch offensichtlich aus physikalischen Gründen eingeschränkt, insbesondere durch die Feinheit der Muster, welche die Photolithographieschritte zulassen. Man ist außerdem durch parasitäre elektrische Parameter eingeschränkt, welche auf das Herstellungsverfahren zurückzuführen sind und den Betrieb des Speichers stören.
Van einigen Ausnahmen abgesehen, die noch nicht zu einem industriellen Erfolg geführt haben, entsprechen alle Zugänge, die probiert wurden, um zu Speichern mit einer großen Kapazität zu gelangen, wie jene, die in der US-A-4 258 466 beschriebin sind, einer Technologie, deren wesentliche Punkte die folgenden sind:
Der individuelle Speicherpunkt wird von einem Transistor gebildet, der ein schwimmendes Gate, das durch ein erstes Niveau aus polykristallinem Silizium realisiert ist, und ein Steuergate besitzt, das durch ein zweites Niveau aus polykristallinem Silizium realisiert ist.
- Die Sources der Transistoren sind mit einem Bus mit einem niederen Potential Vss verbunden.
- Die Wortlinie (Wortleitung) zum Bezeichnen einer Linie von Zellen wird durch das zweite Niveau aus polykristallinem Silizium gebildet.
- Die Bitlinie (Bitleitung) zum Lesen des Zustands einer Zelle wird durch eine Metallinie (Aluminium) gebildet. welche die Wortlinien kreuzt und stellenweise in Kontakt mit dem Drain der Transistoren steht.
- Zum Verringern der Größe des Speicherpunkts sieht man vor, daß ein einziger Kontaktpunkt für zwei benachbarte Drains zweier Transistoren derselben Spalte vorgesehen ist, wobei dieser Kontakt die Verbindung mit der Bitlinie herstellt. Gleichermaßen sieht man einen einzigen Kontakt zwischen den Sources von zwei benachbarten Transistoren und dem Bus mit Vss vor.
- Die Transistoren sind voneinander durch dickes Siliziumoxid (verglichen mit dem Gateoxid der Transistoren) getrennt und die Bitlinien und die Wortlinien verlaufen oberhalb dieses dicken Oxids.
- Schließlich vollzieht sich das Einschreiben einer Information in eine Speicherzelle in der folgenden Weise: Die Sources von allen Transistoren des Speichers befinden sich auf einem niedrigen Potential Vss (z.B. 0 V) . Die mit dem Steuergate der zu programmierenden Zelle verbundene Wortlinie wird auf ein Programmierpotential Vpp (z.B. 15 V) gesetzt. während alle anderen Wortlinien sich auf dem niedrigen Potential Vss befinden. Die dem zu programmierenden Punkt entsprechende Bitlinie wird auf ein hohes Potential Vcc (z.B. 10 V) gesetzt, während die Bitlinien der Punkte, welche nicht programmiert werden sollen, auf dem niedrigen Potential Vss gehalten werden.
Bei dieser Speicherarchitektur und der entsprechenden Programmierweise ist es wesentlich, daß das Drain eines Transistors elektrisch durch das dicke Oxid von dein Drain der benachbarten Transistoren derselben Wortlinie isoliert ist. Ansonsten könnte man nicht einen speziellen Speicherpunkt programmieren, ohne gleichzeitig die anderen zu programmieren oder zu entprogrammieren.
Das dicke Oxid, welches zwei benachbarte Punkte isoliert, beansprucht jedoch viel Platz, vor allen wenn es durch die sogenannte Lokaloxidationstechnik realisiert wird.
Man hat versucht, die Lokaloxidation durch eine Isolation durch mit Oxid gefüllte Gräben zu ersetzen, um den globalen Raumbedarf der Zelle zu reduzieren. Diese Technologie ist jedich industriell nicht ausgereift.
Man hat ebenfalls Strukturen vorgeschlagen (französische Patentanmeldung 86/12940), in denen die Gebiete mit dickem Oxid und die mehrfachen Kontakte zu den Drains oder Sources unterdrückt sind. Diese Strukturen gestatten tatsächlich eine Miniaturisierung des Speichergitters, jedoch auf Kosten einer Komplizierung des Adressiersystems und somit einer Vergrößerung der von diesem beanspruchten Oberfläche.
Um den Raumbedarf der Zellen zu verringern und auf diese Weise die Speicherkapazität des Speichers zu erhöhen, schlägt die vorliegende Erfindung eine neue Speicherarchitektur vor, welche es gestattet, ein solches Gebiet aus dickem Oxid nur nach jeweils zwei Transistoren vorzusehen, die mit derselben Wortlinie verbunden sind. Weiterhin gestattet es die vorgeschlagene neue Architektur, die Gegenwart von Kontakten auf den Bitlinien zwischen den Zellen zu vermeiden.
Erfindungsgemäß umfaßt der Speicher MOS-Transistoren mit schwimmendem Gate und besteht aus einem Netz von Wortlinien, welche sich in einer ersten Richtung, der sogenannten Zeilenrichtung, erstrecken und die Steuergates der Transistoren verbinden, und Bitlinien, welche sich entlang einer zweiten Richtung, der sogenannten Spaltenrichtung, erstrecken und die Drains der Transistoren verbinden, wobei die Wortlinien dazu dienen, eine bestimmte Zeile von Transistoren zu spezifizieren und die Bitlinien es gestatten, eine Information über den logischen Zustand der Transistoren, mit denen sie verbunden sind, zu übermitteln. Eine Linie (Leitung) mit konstantem Potential, die sich entlang einer Spalte erstreckt, verbindet die Sources der Transistoren, besteht aus einer Diffusion eines ersten Leitungstyps und ist jedes zweite Mal zwischen zwei Bitlinien eingefügt, wobei alle Linien mit konstantem Potential sich auf demselben Potential befinden. Der Drainbereich vom ersten Leitungstyp jedes Transistors erstreckt sich entlang einer Spalte, um eine Bitlinie zu bilden. Ein Isolationsbereich erstreckt sich entlang einer Spalte und ist an der Seite jeder Bitlinie angeordnet, die einer Linie mit konstantem Potential gegenüberliegt. Ein leitender und schwimmender Bereich bedeckt jeden Isolationsbereich, wobei dieser Bereich aus demselben Material besteht wie derjenige, der die schwimmenden Gates der Transistoren bildet.
Gemäß einer Ausführungsform der vorliegenden Erfindung sind die Transistoren einer Gruppe, die zu zwei benachbarten Zeilen und zwei Spalten gehören, die zu beiden Seiten derselben Linie mit konstantem Potential liegen, in der folgenden Weise aufgebaut:
- Jeder Transistor umfaßt ein schwimmendes Gate, das im wesentlichen aus einem rechteckigen Leiter besteht, der sich oberhalb eines Bereichs vom zweiten Leitungstyp befindet, der den Kanal des Transitors bildet.
- Die Kanäle von zwei benachbarten Transistoren derselben Spalte sind durch ein Gebiet vom selben Leitungstyp wie die Kanäle getrennt.
- Die Kanäle von zwei Transistoren derselben Zeile, die sich zu beiden Seiten derselben Linie mit konstantem Potential befinden, sind demselben Bereich vom entgegengesetzten Leitungstyp benachbart, der sie trennt und als Source für die zwei Transistoren dient; die Kanäle der zwei Transistoren sind jeweils an dem entgegengesetzten Ende zu dem, das dem als Source dienenden Gebiet benachbart ist, einem Bereich vom entgegengesetzten Leitungstyp benachbart, der als Drain für jeden der beiden Transistoren dient.
Gemäß einer Ausführungsform der vorliegenden Erfindung besteht der Bereich, der den Isolationsbereich überdeckt, ebenso wie die schwimmenden Gates aus polykristallinem Silizium.
Gemäß einer Ausführungsform der vorliegenden Erfindung steht der Bereich, der den Isolationsbereich überdeckt, in der Richtung parallel zu den Wortlinien auf jeder Seite des Isolationsbereichs um eine gewählte Länge (l) vor.
Gemäß einer Ausführungsform der vorliegenden Erfindung sind die Bereiche, welche die Isolationsbereiche überdecken, und die schwimmenden Gates mit konstantem Abstand in der Richtung dar Zeilen angeordnet.
Gemäß einer Ausführungsform der vorliegenden Erfindung trennt bei den Zellentransistoren eine Siliziumdioxidschicht mit einer Dicke von weniger als 20nm den Kanal und das schwimmende Gate und der als Source dienende Bereich kann aus einem Teil mit hoher Dotierung bestehen, der sich in einem Kasten vom selben Leitungstyp mit schwacher Dotierung befindet, woraus sich ergibt, daß die Elektronen durch die Siliziumdioxidschicht über den Tunneleffekt von dem schwimmenden Gate zu dem Teil der Source mit hoher Dotierung beim Anlegen einer geeigneten Spannung an die Source übergehen können, wobei es die Gegenwart des Kastens mit schwacher Dotierung gestattet, die Durchschlagsspannung zwischen der Source und dem Substrat zu erhöhen, was dem Speicher die Fähigkeit verleiht, elektrisch durch Anlegen einer geeigneten Spannung an die Sources der Transistoren gelöscht zu werden.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung sind genauer in der folgenden Beschreibung einer speziellen Ausführungsform ausgeführt, die mit Bezug auf die beigefügten Zeichnungen vonstatten geht, in denen
Fig, 1A und 1B eine herkömmliche Elementarspeicherzelle darstellen, wobei Fig. 1A eine Darstellung in Form eines elektrischen Schaltbildes ist und Fig. 1B eine schematische Schnittansicht der Elementarzelle ist,
Fig. 2 eine Draufsicht der Implantation von sechs benachbarten Speicherpunkten auf einem Siliziumwafer gemäß dem Stand der Technik darstellt,
Fig. 3 eine Schnittansicht entlang der Achse YY' der Fig. 2 darstellt,
Fig. 4 eine Schnittansicht entlang der Achse ZZ' der Fig. 2 darstellt,
Fig. 5 eine Draufsicht der Implantation von vier benachbarten Speicherpunkten auf einem Siliziumwafer gemäß der vorliegenden Erfindung darstellt,
Fig. 6 eine Schnittansicht entlang der Achse YY' der Fig. 5 darstellt,
Fig. 7 eine Schnittansicht entlang der Achse ZZ' der Fig. 5 darstellt,
Fig. 8 ein Schaltbild der Kapazitäten darstellt, die um einen Isolationsbereich existieren, und
Fig. 9 eine Schnittansicht einer Abwandlung der Realisierung der Erfindung analog zu derjenigen der Fig. 6 darstellt.
Allgemein wird man feststellen, daß, wie dies bei der Darstellung von integrierten Schaltungen üblich ist, die verschiedenen Figuren nicht maßstabsgerecht dargestellt sind, weder von einer Figur zu einer anderen, noch innerhalb derselben Figur, und daß insbesondere die Dicken der Schichten willkürlich mit dem Ziel dargestellt sind, das Betrachten der Figuren zu erleichtern.
Fig. 1A stellt einen Transistor T mit schwimmendem Gate eines Speicherpunkts dar. Dieser Transistor besitzt ein schwimmendes Gate 1 und ein Steuergate 2 sowie zwei halbleitende Bereiche eines ersten Leitungstyps (Source 3 und Drain 4), welche durch einen Kanalbereich des entgegengesetzten Leitungstyps getrennt sind, welcher von dem schwimmenden Gate 1 und dem Steuergate 2 überdeckt wird.
Das Steuergate 2 ist mit einer Wortlinie (Wortleitung) LM verbunden. Das Drain ist mit einer Bitlinie (Bitleitung) LB verbunden.
Um einen solchen Speicherpunkt zu programmieren bzw. auf ihn einzuschreiben, lädt man sein schwimmendes Gate 1 durch Injektion von heißen Ladungsträgern auf, indem man an das Steuergate 2, während der Transistor einen Strom zwischen seinem Sourcebereich 3, der mit der Masse verbunden ist, und dem Drainbereich 4 leitet, ein hinreichend hohes Potential anlegt, damit die Ladungsträger (Elektronen) angezogen und in dem schwimmenden Gate eingefangen werden. Dieser Einschreibevorgang führt dazu, daß die Leitungsschwelle des Transistors erhöht wird, der, sobald er programmiert ist, Strom nur bei Werten des an das Steuergate angelegten Potentials leitet, die hoher als bei Abwesenheit der Programmierung sind.
Beim Lesen der in einem Speicherpunkt enthaltenen Information legt man an das Steuergate des Transistors dieses Speicherpunkts eine Spannung an, die gleichzeitig höher als die Schwellenspannung für das Auslösen der Leitung im nichtprogrammierten Zustand und kleiner als die Schwellenspannung für das Auslösen der Leitung im programmierten Zustand ist. Wenn der Transistor Strom leitet, wenn eine geeignete Potentialdifferenz zwischen der Source und dem Drain angelegt wird, ist der Speicherpunkt im nichtprogrammierten Zustand. Wenn der Transistor den Strom nicht leitet, befindet sich der Speicherpunkt im programmierten Zustand.
Das Potential das an das Steuergate angelegt wird, wenn man den Speicherpunkt programmiert, oder das Programmierpotential Vpp, ist z.B. 15V. Das Drainpotential Vcc ist dann z.B. 10V und das Sourcepotential Vss ist z.B. 0V (oder Masse).
Das an das Steuergate beim Lesen des Speicherpunkts angelegte Potential ist z.B. 5V. Das Drainpotential Vcc ist dann z.B. 1,5V und das Sourcepotential Vss ist z.B. 0V (oder Masse).
In Fig. 1B, die eine Schnittansicht eines Speicherpunkts darstellt, der in einem Siliziumwafer implantiert ist, erkennt man das schwimmende Gate 1 und das Steuergate 2 des Transistors. Man erkennt gleichfalls die Source 3 und das Drain 4, die zwei halbleitende Bereiche eines ersten Leitungstyps, z.B. n&spplus; sind, die durch einen Kanalbereich 7 des entgegengesetzten Leitungstyps, z.B. p&supmin;, getrennt sind.
Das schwimmende Gate 1 des Transistors ist durch ein erstes Niveau aus polykristallinem Silizium (poly 1) realisiert. Es ist von dem Substrat durch eine Siliziumdioxidschicht 5 getrennt, welche auch Gateoxidschicht genannt wird.
Oberhalb des schwimmenden Gates findet man eine Siliziumdioxidschicht 6. Diese Schicht befindet sich zwischen dem schwimmenden Gate 1 und dem Steuergate 2, wobei das letztere durch ein zweites Niveau aus polykristallinem Silizium (poly 2) realisiert ist. Die Siliziumdioxidschicht 6 trägt auch den Namen "Interpoly-Oxidschicht".
In dem Speicher ist das Steuergate 2 des Transistors mit einer Wortlinie LM verbunden. Die Source 3 ist mit der Masse verbunden und das Drain 4 mit einer Bitlinie LB.
Fig. 2 stellt in einer Draufsicht eine herkömmliche Implantationsform von sechs benachbarten Speicherpunkten auf einem Siliziumwafer dar.
Man bezeichnet mit Tij die verschiedenen Transistoren mit schwimmendem Gate, welche das Gitter von Speicherpunkten bilden, wobei i ein Zeilenindex und j ein Spaltenindex ist.
Die Transistoren T11 bis T13 sind also die der ersten Zeile; die Transistoren T21 bis T23 sind die der zweiten Zeile.
Entsprechend sind die Transistoren T11. und T21 die der ersten Spalte, die Transistoren T12 und T22 sind die der zweiten Spalte und die Transistoren T13 und T23 sind schließlich die dar dritten Spalte.
Die Steuergates der Transistoren derselben Zeile sind alle mit derselben Wortlinie, LM1 und LM2 für die Zeilen 1 bzw. 2, verbunden.
Die Drains der Transistoren derselben Spalte sind alle mit derselben Bitlinie, LB1 bis LB3, jeweils für die Spalten 1 bis 3, verbunden.
Die Wortlinien sind Leiter (in der Praxis aus polykristallinem Silizium, welche sich entlang einer horizontalen Richtung (Richtung der Zeilen) erstrecken. Die Bitlinien sind Leiter, welche sich in einer vertikalen Richtung (Richtung der Spalten) erstrecken.
Die Bitlinien verlaufen oberhalb der Transistoren Tij, welche die Speicherpunkte bilden.
Sie sind mit den Drains 4 der Transistoren über Kontakte 11 verbunden. Die schwimmenden Gates 1 der Transistoren befinden sich zwischen den Drains 4 und den Sources 3.
Die Sources der Transistoren derselben Zeile sind alle mit einer gemeinsamen Linie (Leitung) L verbunden. Ein Paar von zwei Zeilen von Transistoren, die von einem benachbarten Paar durch eine Zeile von Kontakten 11 getrennt sind, teilt sich eine einzige gemeinsame Linie L welche sich zwischen den zwei Zeilen befindet.
Alle gemeinsamen Linien L sind über einen Kontakt 12 mit einer leitenden Linie A verbunden, welche sich selbst auf dem Sourcepotential Vss befindet und es gestattet, an die Sources der Transistoren die Spannung Vss anzulegen.
Ein Isolationsbereich 13 befindet sich zwischen jeder gemeinsamen Linie L und zwischen jeder Spalte von Transistoren. In dar Praxis wird der Isolationsbereich durch (verglichen mit dem Gateoxid) dickes Siliziumoxid realisiert.
Das schwimmende Gate 1 der Transistoren steht über den Isolationsbereich vor.
Zwei Transistoren, z.B. die Transistoren T12 und T13, sind in dar Fig. 3 dargestellt, welche eine Schnittansicht entlang der Achse YY' der Fig. 2 ist.
Sie sind durch einen Isolationsbereich 13 getrennt. Unter dem schwimmenden Gate 1 befindet sich die Gateoxidschicht 5. Das schwimmende Gate 1 hat größere Abmessungen in der Richtung des Schnitts als die Gateoxidschicht 5 und steht über die Isolationsbereiche vor. Man beachte oberhalb des schwimmenden Gates die "Interpoly"-Oxidschicht 6. Die Wortlinie LM1 verläuft entlang der Zeile von Transistoren und dient als Steuergate am Ort der Transistoren.
Die Wortlinie LM1 ist durch eine Isolationsschicht 14 überdeckt. Diese Isolationsschicht 14 wird z.B. durch mit Bor und Phosphor dotiertes Siliziumoxid (BPSG) realisiert, was es ermöglicht, einen guten Fluß bei niedrigen Temperaturen (ungefähr 850ºC bis 950ºC) zu erreichen.
Die Bitlinien LB2 und LB3 befinden sich über der Isolationsschicht 14 oberhalb der Transistoren T12 bzw. T13.
Man erkennt in Fig. 4, die eine Schnittansicht entlang der Ahse ZZ' der Fig. 2 darstellt, die zwei Transistoren T12 und T22.
Wie dies in Fig. 1B gezeigt ist, umfaßt jeder Transistor einen Sourcebereich 3 und einen Drainbereich 4, die durch einen Kanalbereich 7 getrennt sind, sowie eine Überlagerung von Schichten, welche das Gateoxid 5, das schwimmende Gate 1, das "Interpoly"-Oxid 6 und das Steuergate 2 bilden.
Die Steuergates der Transistoren sind durch die isolierende Schicht 14 überdeckt. Die Bitlinie LB2 ist mit den Drains der zwei Transistoren durch den Kontakt 11 verbunden.
Die herkömmliche Architektur, wie sie gerade beschrieben wurde, weist jedoch Elemente auf, die eine Grenze für die Verringerung der Abmessungen setzen. Einerseits findet man alle zwei Zeilen von Transistoren eine Reihe von Kontakten zwischen Bitlinien und Drainbereichen. Andererseits sieht man in Fig. 2, daß ein Isolationsbereich 13, der mit dickem Siliziumoxid realisiert ist, sich zwischen jedem Paar von gemeinsamen Linien 2 und zwischen jedem Paar von Spalten von Transistoren befindet.
Man erkennt gleichfalls in Fig. 4 einen Stufenabschnitt der Bitlinie LB2, wenn diese in Kontakt mit den Drainbereichen der Transistoren T12 und T22 kommt. Alle Bitlinien, die z.B. aus Aluminium gebildet werden, durchlaufen solche Stufenabschnitte alle zwei Zeilen von Transistoren, war ein wesentliches Bruchrisiko für die Aluminiumleitungen darstellt.
Die vorliegende Erfindung schlägt eine in Fig. 5 dargestellte Architektur vor, welche diese Nachteile vermeidet.
Bei der Architektur der Fig. 5 sind die Transistoren immer in einem Netz von Zeilen und Spalten angeordnet, wobei die Transistoren der ersten Zeile weiterhin mit T11 und T12 bezeichnet sind und diejenigen der zweiten Zeile mit T21 und T22 und der Transistor Tij allgemeiner denjenigen Transistor bezeichnet, der sich am Kreuzungspunkt der Zeile i und der Spalte j befindet.
Die Steuergates der Transistoren der Zeile i sind weiterhin alle mit einem Leiter in allgemein horizontaler Richtung verbunden, der Wortlinie (Wortleitung) LMi genannt wird. Die Wortlinien sind weiterhin Leiter (in der Praxis aus polykristallinem Silizium), welche sich in einer horizontalen Richtung (Richtung der Zeilen) erstrecken.
Die Bitlinien (Bitleitungen) LBj werden durch Substratbereiche eines ersten Leitungstyps, z.B. n&spplus; , gebildet. Jede Bitlinie dient direkt als Drain 21 am Ort jedes Transistors. Es ist daher nicht mehr nötig, alle zwei Zeilen von Transistoren einen Kontakt bei jeder Bitlinie (mit 11 bezeichnete Kontakte in Fig. 2) vorzusehen.
Leitende Linien (Leitungen) mit konstantem Potential und allgemein vertikaler Richtung sind jedes zweite Mal zwischen zwei Bitlinien eingeschoben; sie sind mit B bezeichnet. Diese Linien mit konstantem Potential B werden wie die Bitlinien LBj durch Bereiche des ersten Leitungstyps gebildet und sie dienen als Sources an den Stellen der Transistoren.
Die schwimmenden Gates 23 der Transistoren werden durch ein erstes Niveau aus polykristallinem Silizium (poly 1) gebildet und befinden sich zu beiden Seiten jeder Linie mit konstantem Potential B.
Die Steuergates der Transistoren überlagern die schwimmenden Gates, wobei sich zwischen ihnen die "Interpoly"-Oxidschicht befindet, und sie werden durch einen Teil der Wortlinien gebildet, welche ihrerseits durch ein zweites Niveau aus polykristallinem Silizium (poly 2) realisiert sind.
Da die Source und das Drain eines Transistors in horizontaler Richtung angeordnet sind, fließt der Strom in dem Kanal in horizontaler Richtung oder der Richtung der Wortlinien und dementsprechend besitzt der Transistor einen Kanalbereich, der in der gleichen Richtung wie die Wortlinien orientiert ist.
Alf jeder Seite der zwei Bitlinien LB1 und LB2, die sich zu beiden Seiten derselben Linie mit konstantem Potential B befinden, finden sich Isolationsbereiche 24, welche prinzipiell durch dickes Siliziumoxid gebildet werden.
Bereiche E, welche durch das erste Nivau aus polykristallinem Silizium (poly 1) realisiert werden, bedecken die Isolationsbereiche 24.
Diese Bereiche E stehen auf beiden Seiten der Isolationsbereiche in der horizontalen Richtung um eine Länge 1 vor. Ein Vorteil, der sich mit diesen Vorsprüngen verbindet, wird nachstehend erläutert.
Die Fig. 6 stellt eine Schnittansicht der zwei Transistoren T11 und T12 entlang der Achse YY' der Fig. 5 dar. Man kann hier erkennen:
- eine Linie mit konstantem Potential B, welche durch eine Diffusion n&spplus; gebildet wird und an der Stelle der Transistoren als gemeinsame Source 22 für die zwei Transistoren T11 und T12 dient,
- eine Bitlinie LB1 für den Transistor T11 und eine Bitlinie LB2 für den Transistor T12, welche aus n&spplus;-Diffusionen bestehen, wobei jede als Drain 21 an der Stelle der Transistoren dient,
- eine Wortlinie LM1, welche quer zu den vorangehenden verläuft, durch ein zweites Niveau aus polykristallinem Silizium realisiert ist und als Steuergate 25 an der Stelle der Transistoren dient,
- zwei Isolationsbereiche 24, welche zu beiden Seiten der Paare von Transistoren derselben Zeile angeordnet sind, deren Sources mit derselben Linie mit konstantem Potential verbunden sind,
- zwei Bereiche E, welche durch da erste Niveau aus polykristallinem Silizium realisiert sind, jeden der Isolationsbereiche 24 überlagern und welche auf jeder Seite in einer Richtung parallel zu der Achse YY' um eine Länge 1 vorstehen.
Die Einrichtungen befinden sich auf einem Substrat 20. Die Bereiche von Source 22 und Drain 21 mit einem ersten Leitungstyp, z.B. n&spplus; , sind durch einen Kanalbereich 26 mit dem entgegengesetzten Leitungstyp, z.B. p&supmin; getrennt.
Unter den schwimmenden Gates 23 befindet sich eine Gateoxidschicht 27 und zwischen den schwimmenden Gates und den Steuergates 25 erkennt man eine "Interpoly"-Oxidschicht 28.
Eine Oxidschicht 34 befindet sich zwischen den schwimmenden Gates der zwei Transistoren T11 und T12 und zwischen den schwimmenden Gates und den Bereichen E. In herkömmlicher Weise wird ein Glättungsverfahren verwendet damit sich die oberen Oberflächen dieser Schicht 34 und des ersten Niveaus aus polykristallinem Silizium auf demselben Niveau befinden. Diese Schicht 34 besteht z.B. aus Tetraethylorthosilikat (TEOS).
Die Wortlinie LM1 wird durch eine Isolationsschicht 29 überdeckt. Diese Schicht 29 wird z.B. durch mit Bor und Phosphor dotiertes Siliziumoxid (BPSG) realisiert.
Zwei leitende Linien 30, welche z.B. Aluminium ausgeführt werden, befinden sich auf der isolierenden Schicht 29, wobei jede oberhalb einer Bitlinie angeordnet ist. Diese leitenden Linien 30 verlaufen entlang des gesamten Speichers.
Sie sind mit Bitlinien von anderen Speicherblöcken verbunden (Speicherzellen sind nämlich gewöhnlich in Blöcken gruppiert, die eine bestimmte Anzahl von Zeilen und Spalten einnehmen) und ermöglichen es so, das gewünschte Potential an diese Bitlinien und an die Drains der Transistoren anzulegen, mit denen die Bitlinien verbunden sind.
Nach der erfindungsgemäßen Architektur durchlaufen die leitenden Linien 30 nicht Stufen oder abrupte Niveauunterschiede in dem Speicher. Dies ist ein Vorteil gegenüber der früheren Architektur, gemäß der die Bitlinien, welche die z.B. aus Aluminium gebildeten leitenden Linien sind, abrupte Niveauunterschiede bei Kontakten durchlaufen, die jeweils alle zwei Zeilen von Transistoren angeordnet sind (Fig. 4 zeigt einen solchen Kontakt).
In Fig. 7, die eine Schnittansicht entlang der Achse ZZ' der Fig. 5 darstellt, erkennt man die schwimmenden Gates 23 der Transistoren T11 und T21, wobei die schwimmenden Gates sich oberhalb der Gateoxidschicht 27 befinden. Man erkennt ebenfalls die zwei Wortlinien LM1 und LM2 welche durch das zweite Niveau aus polykristallinem Silizium realisiert sind und welche am Ort der Transistoren als Steuergates 25 dienen. Zwischen dem Steuergate und dem schwimmenden Gate befindet sich eine "Interpoly"-Oxidschicht 28. Die Isolationsschicht 29 überdeckt die Anordnung.
In Fig. 8 sieht man ein Schaltbild der Kapazitäten, die um einen Isolationsbereich 24 impliziert sind, der z.B. in Fig. 6 dargestellt ist.
Betrachtet man diese Fig. 8, so erkennt man eine Kapazität COI auf dem Niveau der "Interpoly"-Oxidschicht 28, welche sich zwischen der Wortlinie LM1 und dem Bereich E befindet. Es gibt weiterhin eine Kapazität COE auf der Hohe des Isolationsbereichs 24, der prinzipiell durch dickes Siliziumoxid realisiert wird und der sich zwischen dem Bereich E und dem Substrat 20 befindet. Es existiert schließlich eine Kapazität CBO, welche dem Teil des Bereichs E entspricht, der um eine Länge 1 auf jeder Seite des Isolationsbereich 24 auf der Höhe des Teils der Gateoxidschicht 27 vorsteht, der sich zwischen dem überstehenden Teil und dem Substrat 20 befindet.
Gesetzt, es ist eine Spannung VM an die Wortlinie LM1 angelegt, So erhält man die Spannung VE in dem Bereich E, indem man den Kopplungsfaktor γ berechnet, der diese zwei Spannungen durch die Relation
VE = γVM
verknüpft und der durch
γ = COI/ (COI + COE + 2CBO)
definiert ist.
Man kann einen repräsentativen Zahlenwert für den Kopplungsfaktor berechnen, indem man die üblichen Werte für die Abmessungen der betreffenden Elemente verwendet:
- Länge des Isolationsbereichs: 1,6 µm
- Länge des Vorsprungs l: 0,4 µm
- Dicke des Isolationsbereichs: 500: nm
- Dicke der "Interpoly"-Oxidschicht: 20 nm
- Dicke der Gateoxidschicht: 20 nm.
Der Zahlenwert des Kopplungsfaktors ist demnach gleich dem Verhältnis zwischen den Größen (1,6 + 0,4 + 0,4)/20 und (1,6 + 0,4 + 0,4)/20 + 1,6/500 + 2 0,4/20.
Der Kopplungsfaktor ist also ungefähr gleich 0,75.
Wenn man eine Spannung VM von 12 V an der Wortlinie LM1 anlegt, ist die Spannung VE in dem Bereich E: VE = 0,75 12 V VE = 9 V
Der Isolationsbereich 24 muß daher eine geringere Spannung aushalten und die erfindungsgemäße Architektur ermöglicht es daher, einen Isolationsbereich mit kleineren Abmessungen als denen des Isolationsbereichs vorzusehen, den man bei der früheren Architektur sah. Daraus resultiert ein Platzgewinn für den Speicher.
Fig. 9 stellt eine Abwandlung der Erfindung dar. Man erkennt in dieser Figur, die eine Schnittansicht analog zu der Ansicht ist, die in Fig. 6 dargestellt ist, die verschiedenen Elemente, welche die erfindungsgemäße Architektur bilden, wobei die wesentlichen sind:
- ein schwimmendes Gate 23, welchem durch ein erstes Niveau aus polykristallinem Silizium realisiert wird, am Ort jedes Transistors,
- zwei Bitlinien LB1 und LB2, die als Drain 21 am Ort der Transistoren dienen,
- zwei Isolationsbereiche 24 aus dickem Siliziumoxid,
- eine Wortlinie LM1, welche durch ein zweites Niveau aus polykristallinem Silizium realisiert wird, die als Steuergate 25 am Ort der Transistoren dient,
- eine Linie mit konstantem Potential, welche hier mit B' bezeichnet ist und die jedoch einen unterschiedlichen Aufbau wie die in Fig. 6 dargestellte besitzt.
Gemäß dieser Abwandlung der Erfindung ist die Gateoxidschicht, die in Fig. 9 mit 27' bezeichnet ist, sehr dünn, verglichen mit den üblichen Werten; sie hat z.B. eine Dicke von der Größenordnung von 10 nm.
Die Linie mit konstantem Potential B' besteht aus zwei Teilen, die in einem unterschiedlichen Ausmaß dotiert sind. Es gibt einen ersten Teil 22-1, der stark dotiert ist, wobei die Dotierung z.B. n&spplus; ist; dieser erste Teil befindet sich in einem Kasten 22-2 vom selben Leitungstyp mit geringer Dotierung, wobei die Dotierung also z.B. n&supmin; ist.
Die Linie mit konstantem Potential B' dient außerdem als Source 22' an der Stelle der Transistoren.
Diese neue Anordnung gestattet, wenn eine hinreichend hohe Spannung an die Source 22' angelegt wird, den Übergang von Ladungsträgern, die bei einem Programmiervorgang in dem schwimmenden Gate der Transistoren eingefangen wurden, durch den Tunneleffekt von dem schwimmenden Gate zu dem Teil der Source mit hoher Dotierung. Dieser Übergang wird durch die große Dünnheit der Gateoxidschicht ermöglicht; er ist durch den Pfeil in Fig. 9 dargestellt. Die Gegenwart des zweiten, schwach dotierten Bereichs ermöglicht es, die Durchschlagsspannung zwischen der Source und dem Substrat zu erhöhen.
Kontaktbereiche zwischen einer dünnen Oxidschicht und einer dicken Oxidschicht sind jedoch mit Defekten versehen, welche den Übergang von Ladungsträgern stören und man sieht solche Kontaktbereiche in den herkömmlichen elektrisch löschbaren Speicherstrukturen (EEPROM und Flash-EPROM).
Der Vorteil, den die erfindungsgemäße Architektur aufweist, beruht darauf, daß die Bereiche aus dünnem Oxid, in denen die Ladungsträger übergehen, niemals in Kontakt mit einem Bereich aus dickem Oxid stehen oder sich in dessen Nähe befinden.
Es ist daher möglich, sogenannte "Flash"-EPROM-Speicher zu realisieren, die elektrisch durch das Anlegen einer geeigneten Spannung an die Sources der Transistoren gelöscht werden können.

Claims

1. Speicher, dessen Speicherpunkte aus MOS-Transistoren mit schwimmendem Gate bestehen, welcher ein Netz von Wortlinien (LM1, LM2), die sich in einer ersten Richtung, der sogenannten Zeilenrichtung, erstrecken und die Steuergates der Transistoren verbinden, und Bit-Linien (LB1, LB2) umfaßt, die sich in einer zweiten, der sogenannten Spaltenrichtung, erstrecken und die Drains der Transistoren verbinden, wobei die Wortlinien dazu dienen, eine bestimmte Reihe von Transistoren zu spezifizieren und die Bit-Linien es gestatten, eine Information über den logischen Zustand der Transistoren, mit denen sie verbunden sind, zu übermitteln, bei dem

- eine Linie mit konstantem Potential (B), die sich entlang einer Spalte erstreckt, die Sources der Transistoren verbindet, aus einer Diffusion eines ersten Leitungstyps besteht und jedes zweite Mal zwischen zwei Bit-Linien eingefügt ist, wobei alle Linien mit konstantem Potential auf demselben Potential liegen,

- der Drain-Bereich (21) vom ersten Leitungstyp jedes Transistors sich in der Richtung einer Spalte erstreckt, um eine Bit-Linie zu bilden,

- ein Isolationsbereich (24) sich entlang einer Spalte erstreckt und auf der Seite jeder Bit-Linie angeordnet ist, die einer Linie mit konstantem Potential gegenüberliegt, und

der dadurch gekennzeichnet ist,

daß ein leitender und schwimmender Bereich (E) jeden Isolationsbereich (24) überdeckt wobei dieser Bereich (E) aus dem gleichen Material besteht die dem, das die schwimmenden Gates (23) der Transistoren bildet.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren einer Gruppe, die zu zwei benachbarten Zeilen und zwei Spalten gehören, die zu beiden Seiten derselben Linie mit konstantem Potential liegen, in der folgenden Weise aufgebaut sind:

- jeder Transistor umfaßt ein schwimmendes Gate (23), das im wesentlichen aus einem rechteckigen Leiter besteht, der sich oberhalb eines Bereichs vom zweiten Leitungstyp befindet, der den Kanal (26) des Transistors bildet,

- die Kanäle (26) von zwei benachbarten Transistoren in derselben Spalte sind durch ein Gebiet vom selben Leitungstyp wie dem der Kanäle getrennt,

- die Kanäle von zwei Transistoren in derselben Zeile, die zu beiden Seiten einer und derselben Linie mit konstantem Potential angeordnet sind, sind einem und demselben Bereich (22) vom entgegengesetzten Leitungstyp benachbart, der sie trennt und als Source für die zwei Transistoren dient, und die Kanäle der zwei Transistoren sind jeweils an dem entgegengesetzten Ende zu dem, das dem als Source dienenden Gebiet benachbart ist, einem Bereich (21) vom entgegengesetzten Leitungstyp benachbart, der für jeden der beiden Transistoren als Drain dient.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Bereich (E), der den Isolationsbereich (24) überdeckt, ebenso wie die schwimmenden Gates (23) aus polykristallinem Silicium besteht.

4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Bereich (E), der den Isolationsbereich (24) überdeckt, in der Richtung parallel zu den Wortlinien auf jeder Seite des Isolationsbereichs um eine gewählte Länge (1) vorsteht.

5. Speicher nach Anspruch 1, dadurch gekennzeichnet,daß die Bereiche (E), welche die Isolationsbereiche (24) bedecken, und die schwimmenden Gates (23) mit konstantem Abstand in der Richtung der Zeilen angeordnet sind.

6. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß bei den Zellentransistoren eine Siliciumdioxidschicht (27') mit einer dicke von weniger als 20nm den Kanal (26) und das schwimmende Gate (23) (Fig. 9) trennt und daß der als Source dienende Bereich (22') aus einem Teil mit hoher Dotierung (22-1) besteht, der sich innerhalb eines Kastens (22-2) vom selben Leitungstyp mit schwacher Dotierung befindet, woraus sich ergibt, daß die Elektronen durch die Siliciumdioxidschicht über den Tunneleffekt von dem schwimmenden Gate zu dem Teil der Source mit hoher Dotierung bei Anlegen einer geeigneten Spannung an die Source wandern können, was dem Speicher die Fähigkeit verleiht, elektrisch durch das Anlegen einer geeigneten Spannung an die Sources der Transistoren gelöscht zu werden.