KR950002072A - 불휘발성 반도체 기억장치 - Google Patents
불휘발성 반도체 기억장치 Download PDFInfo
- Publication number
- KR950002072A KR950002072A KR1019940012809A KR19940012809A KR950002072A KR 950002072 A KR950002072 A KR 950002072A KR 1019940012809 A KR1019940012809 A KR 1019940012809A KR 19940012809 A KR19940012809 A KR 19940012809A KR 950002072 A KR950002072 A KR 950002072A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- isolation pattern
- layer
- semiconductor memory
- nonvolatile semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims 7
- 238000009792 diffusion process Methods 0.000 claims abstract 10
- 238000002955 isolation Methods 0.000 claims abstract 9
- 239000002184 metal Substances 0.000 claims 2
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract 1
- 229910052721 tungsten Inorganic materials 0.000 abstract 1
- 239000010937 tungsten Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
본 발명은 메모리셀의 미세화를 도모할 수 있으면서 비트선간의 커플링노이즈를 작게할 수 있고, 안정동작을 수행할 수 있는 EEPROM을 제공하는 것이다.
부유게이트와 제어게이트를 갖춘 불휘발성의 메모리셀을 복수개 직렬접속한 NAND셀을 복수개 집적해서 이루어진 EEPROM에 있어서, NAND셀의 드레인 확산층에 접속되는 비트선(181~1816)을 텅스텐 폴리사이드로 이루어진 제 1 도전층으로 형성하고, NAND셀의 소오스 확산층에 접속되는 소오스선(211)을 Al 으로 이루어진 제 2 도전층으로 형성하며, 제 1 도전층의 고립패턴(1817)을 소오스선(211)을 형성하여 이층과 큰택트시켜 이 고립패턴(1817)에 소오스선(211)을 접속하고, 비트선(181~1816)을 고립패턴(1817)을 피하도록 배치한 것을 특징을 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1실시예에 따른 EEPROM의 NAND셀 구성을 나타낸 평면도, 제 2 도는 1조의 NAND셀의 평면도 및 등가회로도, 제 3 도는 제 2 도(a)의 A-A´단면도 및, B-B´단면도.
Claims (4)
- 전기적으로 개서가 가능한 불휘발성의 메모리셀을 복수개 집적하여 이루어진 불휘발성 반도체 기억장치에 있어서, 상기 셀의 드레인 확산층에 접속되는 비트선을 제 1 도전층으로 형성하고, 상기 셀의 소오스 확산층에 접속된 소오스선을 제 2 도전층으로 형성하며, 상기 비트선을 형성하는 제 1 도전층을 상기 소오스 확산층과 제 2 도전층의 접속부를 피하도록 설치한 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 1 항에 있어서, 상기 제 1 도전층이 폴리사이드 또는 실리사이드배선층이고, 제 2 도전층이 금속배선층인 되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 1 항에 있어서, 상기 소오스 확산층을 제 1 도전층의 상기 비트선을 형성하지 않는 고립패턴부에 접속하고, 그 고립패턴부에 제 2 도전층을 접속한 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 전하축적층과 제어게이트를 갖춘 불휘발성 메모리셀을 복수개 직렬로 접속한 NAND형 셀을 복수개 집적해서 이루어진 불휘발성 반도체 기억장치에 있어서, 상기 NAND형 셀을 횡방향으로 복수개 배치한 단위셀 어레이로, NAND셀의 드레인 확산층에 접속되어 종방향으로 연장되는 비트선을 폴리사이드배선으로 이루어진 제 1 도전층으로 형성하고, NAND셀의 소오스 확산층에 접속되어 횡방향으로 연장되는 소오스선을 금속배선으로 이루어진 제 2 도전층으로 형성하며, 제 1 도전층의 일부를 고립패턴으로서 소오스 확산층에 형성하고, 이 고립패턴을 콘택트구멍을 통해 소오스 확산층에 접속하며, 제 1 도전층으로 이루어진 소오스선을 콘택트구멍을 통해 고립패턴에 접속하며, 제 1 도전층으로 이루어진 비트선을 고립패턴을 피하도록 고립패턴에 가까운 비트선부터 차례로 비트선을 굽혀 패턴화하면서 비트선의 굽힌 양을 고립패턴에 가까운 쪽부터 차례로 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP93-137739 | 1993-06-08 | ||
JP13773993A JP3224907B2 (ja) | 1993-06-08 | 1993-06-08 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950002072A true KR950002072A (ko) | 1995-01-04 |
KR0139868B1 KR0139868B1 (ko) | 1998-07-01 |
Family
ID=15205703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940012809A KR0139868B1 (ko) | 1993-06-08 | 1994-06-08 | 불휘발성 반도체 기억장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5591999A (ko) |
JP (1) | JP3224907B2 (ko) |
KR (1) | KR0139868B1 (ko) |
DE (1) | DE4420026C2 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5861650A (en) * | 1996-08-09 | 1999-01-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising an FPGA |
US5815438A (en) * | 1997-02-28 | 1998-09-29 | Advanced Micro Devices, Inc. | Optimized biasing scheme for NAND read and hot-carrier write operations |
JPH10321736A (ja) * | 1997-05-15 | 1998-12-04 | Sony Corp | Nand型メモリ |
KR100445632B1 (ko) * | 2001-09-26 | 2004-08-25 | 삼성전자주식회사 | 커플링 노이즈를 감소시킬 수 있는 배선 구조 |
JP4537680B2 (ja) | 2003-08-04 | 2010-09-01 | 株式会社東芝 | 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム |
US20070242514A1 (en) * | 2005-03-10 | 2007-10-18 | O2Ic, Inc. | NAND-structured nonvolatile memory cell |
JP2009283665A (ja) * | 2008-05-22 | 2009-12-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
US11211330B2 (en) * | 2017-05-01 | 2021-12-28 | Advanced Micro Devices, Inc. | Standard cell layout architectures and drawing styles for 5nm and beyond |
US11347925B2 (en) | 2017-05-01 | 2022-05-31 | Advanced Micro Devices, Inc. | Power grid architecture and optimization with EUV lithography |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61296764A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | 金属電極配線膜を有する半導体装置 |
JPS6220374A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 半導体集積回路装置 |
JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US4939690A (en) * | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
US5028553A (en) * | 1988-06-03 | 1991-07-02 | Texas Instruments Incorporated | Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines |
US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
JP2825585B2 (ja) * | 1990-01-29 | 1998-11-18 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
JPH0414255A (ja) * | 1990-05-07 | 1992-01-20 | Toshiba Corp | Mos型半導体装置 |
JP3036008B2 (ja) * | 1990-07-18 | 2000-04-24 | 日本電気株式会社 | 半導体記憶装置 |
US5289423A (en) * | 1990-11-16 | 1994-02-22 | Sgs-Thomson Microelectronics S.R.L. | Bank erasable, flash-EPROM memory |
EP0528690B1 (en) * | 1991-08-21 | 1998-07-15 | STMicroelectronics, Inc. | Contact alignment for read only memory devices |
US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
JP3200497B2 (ja) * | 1993-03-19 | 2001-08-20 | 三菱電機株式会社 | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
-
1993
- 1993-06-08 JP JP13773993A patent/JP3224907B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-08 US US08/257,188 patent/US5591999A/en not_active Expired - Lifetime
- 1994-06-08 DE DE4420026A patent/DE4420026C2/de not_active Expired - Lifetime
- 1994-06-08 KR KR1019940012809A patent/KR0139868B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0139868B1 (ko) | 1998-07-01 |
DE4420026A1 (de) | 1994-12-15 |
DE4420026C2 (de) | 2002-12-05 |
JP3224907B2 (ja) | 2001-11-05 |
JPH06350059A (ja) | 1994-12-22 |
US5591999A (en) | 1997-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5943262A (en) | Non-volatile memory device and method for operating and fabricating the same | |
US5202848A (en) | Read only memory device | |
WO2002025733A3 (en) | Non-volatile memory cell array and methods of forming | |
US5554867A (en) | Nonvolatile semiconductor memory device having a memory cell transistor and a select transistor | |
KR950027845A (ko) | 반도체 메모리장치 | |
JPH07249630A (ja) | 半導体集積回路 | |
KR100271944B1 (ko) | 반도체 기억 장치 | |
KR850004877A (ko) | 배선 지연이 적은 배선 및 데코우더를 가진 반도체 메모리 | |
KR970018605A (ko) | 다이나믹 이득 메모리셀을 가진 dram 셀 어레이 | |
KR950002072A (ko) | 불휘발성 반도체 기억장치 | |
KR960015922A (ko) | 절연체 상의 실리콘 구조로 형성된 불휘발성 반도체 메모리 | |
US5864501A (en) | Test pattern structure for endurance test of a flash memory device | |
US5831315A (en) | Highly integrated low voltage SRAM array with low resistance Vss lines | |
TW346656B (en) | Semiconductor memory and its manufacture | |
JP2007173462A (ja) | 半導体記憶装置及び半導体装置 | |
US6115288A (en) | Semiconductor memory device | |
KR910013585A (ko) | 불휘발성 반도체기억장치 및 그 제조방법 | |
KR100855579B1 (ko) | 반도체 메모리 장치 및 그 형성 방법 | |
KR930014991A (ko) | 모트간에 공간이 없는 정적 랜덤 억세스 메모리 셀 및 이의 형성 방법 | |
KR980006297A (ko) | 다중 레벨 도전체 워드라인 스트래핑 방법 | |
KR100582422B1 (ko) | 낸드 플래시 메모리 소자 | |
KR100227640B1 (ko) | 다이나믹 랜덤 액세스 메모리 셀 어레이 | |
US7884441B2 (en) | Semiconductor device having polysilicon bit line contact | |
KR970003256A (ko) | 플래쉬 메모리장치 | |
KR970054531A (ko) | 불휘발성 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120223 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20130227 Year of fee payment: 16 |
|
EXPY | Expiration of term |