DE3844115A1 - Elektrisch loeschbarer, programmierbarer festwertspeicher mit nand-zellenstruktur - Google Patents

Description

Die Erfindung betrifft einen nichtflüchtigen dynamischen Halbleiterspeicher und insbesondere einen elektrisch lösch­ baren, programmierbaren Festwertspeicher (mit NAND-Zel­ lenstruktur) einer großen Speicherkapazität.

Mit zunehmenden Anforderungen an Hochleistung und Zuverläs­ sigkeit digitaler (elektronischer) Rechneranlagen ergab sich ein erhöhter Bedarf nach einem Halbleiterspeicher einer so großen Speicherkapazität, daß er bestehende nichtflüchtige Datenspeichervorrichtungen, wie magnetische Floppy-Platteneinheiten, bei Rechnern zu ersetzen vermag. Im Vergleich zu magnetischen Speichervorrichtungen, wie Floppy-Platteneinheit oder -gerät und Hartplattengerät, gewährleistet ein derzeit verfügbarer elektrisch löschba­ rer, programmierbarer Halbleiter-Festwertspeicher hohe Zuverlässigkeit und hohe Dateneinlese/auslesegeschwindig­ keit. Ein solcher Festwertspeicher besitzt jedoch immer noch keine ausreichend große Datenspeicherkapazität, um die obengenannten magnetischen Datenspeichervorrichtun­ gen ersetzen zu können.

Bei einem herkömmlichen elektrisch löschbaren, programmier­ baren Festwertspeicher (im folgenden auch als EEPROM) ab­ gekürzt) besteht jede Speicherzelle typischerweise aus zwei Transistoren; das Dateneinlesen oder -löschen erfolgt dabei wahlfrei (randomly) auf der Basis von jeweils einem Byte. Demzufolge ist eine hochdichte Integration des EEPROMs, die eine für den Ersatz der peripheren Daten­ speichervorrichtungen ausreichend große Speicherkapazität gewährleisten würde, kaum zu erwarten.

In neuerer Zeit ist als nichtflüchtiger Halbleiterspei­ cher einer großen Integrationsdichte und damit einer großen Speicherkapazität ein löschbarer programmierbarer Festwertspeicher entwickelt worden, der eine sog. "NAND- Zellen"-Struktur aufweist. Diese Art von Speichervorrich­ tung ist typischerweise so ausgelegt, daß 1. jede Spei­ cherzelle einen Transistor mit floating Gate und Steuer­ gate verwendet und 2. ein einziger Kontakt zwischen einem Array von auf einem Substrat angeordneten Speicherzellen vorgesehen ist, um eine "NAND-Zellenstruktur" und eine entsprechende Bitleitung zu bilden. Im Vergleich zum her­ kömmlichen EEPROM kann damit die von den Speicherzellen eingenommene Fläche unter Verbesserung der Integrations­ dichte erheblich verkleinert sein.

Der NAND-Zellen(typ)-EEPROM krankt jedoch an geringer Be­ triebszuverlässigkeit. Das Einschreiben oder Einlesen von Daten in eine gewünschte, unter den gesamten Speicherzel­ len gewählte Speicherzelle erfolgt durch Entladen oder Ableiten von Ladungen aus dem floating Gate eines Doppel­ gate-FETs, welcher der gewählten Zelle entspricht. Die Datenlöschung erfolgt gleichzeitig bei allen Speicherzel­ len (als "Simultanlöschung" bezeichnet), wobei in die floating Gates aller Zellen-FETs gleichzeitig Ladungen injiziert werden. Wenn in einem NAND-Zellenblock eine Speicherzelle vorliegt, in die nicht eingelesen, sondern die gelöscht werden soll, steigt der Schwellenwert dieser Zelle nach Wiederholung der Datenlöschoperation in uner­ wünschter Weise allmählich an. In einem erfindungsgemäß durchgeführten Versuch wurde bestätigt, daß der anfänglich 1 V betragende Schwellenwert des Doppelgate-FETs einer Speicherzelle bei einer Wiederholungszahl der Löschope­ ration von 10 auf 4 V oder mehr und bei 100 Wiederholun­ gen der Löschoperation sogar auf 6 V ansteigt.

Eine derartige Änderung des Schwellenwerts eines Speicher­ zellen-FETs, der wiederholt einer Löschoperation unterwor­ fen wurde, führt lediglich dazu, daß der NAND-Zellen- EEPROM versagt bzw. ausfällt. Bei einem derartigen EEPROM wird nämlich in einem (einer) Datenauslesemodus oder -betriebsart eine Speisespannung VCC an die Steuergates nichtgewählter Speicherzellen-FETs in einem spezifischen NAND-Zellenblock, einschließlich einer gewählten (oder auch angesteuerten) Zelle angelegt, so daß die nichtge­ wählten Zellen-FETs durchschalten, während Massepotential VS an das Steuergate des gewählten Speicherzellen-FETs angelegt wird, um festzustellen, ob das auf einer entspre­ chenden Bitleitung erscheinende Potential einer logischen 1 oder einer logischen 0 entspricht. Wenn unter diesen Be­ dingungen der Schwellenwert des nichtgewählten Zellen- FETs, wie oben erwähnt, angestiegen ist, wird die einwand­ freie Datenauslesung schwierig. Wenn sich der Schwellenwert der nichtgewählten Zellen-FETs auf die Speisespannung VCC oder mehr erhöht, werden diese FETs durch Anlegung der Spei­ sespannung VCC an sie nicht mehr durchgeschaltet, so daß der NAND-Zellen-EEPROM bei der Datenauslesung effektiv versagt oder ausfällt.

Aufgabe der Erfindung ist damit die Schaffung eines ver­ besserten nichtflüchtigen Halbleiterspeichers, insbeson­ dere eines elektrisch löschbaren, programmierbaren Fest­ wertspeichers einer hohen Integrationsdichte, der eine große Speicherkapazität aufweist und hohe Betriebszuverlässigkeit bietet.

Diese Aufgabe wird insbesondere durch die im Patentan­ spruch 1 gekennzeichneten Merkmale gelöst.

Die Erfindung betrifft, genauer gesagt, eine spezifische oder spezielle nichtflüchtige dynamische Halbleiter-Spei­ cheranordnung, umfassend ein Halbleiter-Substrat, auf die­ sem ausgebildete parallele Bitleitungen und mit letzteren verbundene, wiedereinschreibbare Speicherzellen. Die Spei­ cherzellen bestehen aus NAND-Zellenblöcken, die jeweils ein(e) Reihenanordnung oder -array von Speicherzellen­ transistoren aufweisen, von denen jeder eine Ladungsauf­ speicherschicht, wie ein floating Gate, und ein Steuergate aufweist. Über dem Substrat sind die Bitleitungen schnei­ dende (kreuzende) und mit den Transistoren an deren Steuer­ gates verbundene parallele Wortleitungen vorgesehen. Eine Schwellenwert-Initialisiereinheit dient zur Durchführung einer Zusatz- oder Hilfseinleseoperation an allen Speicher­ zellen vor der Simultanlöschung (gleichzeitigen Löschung) in einem Löschmodus der Speichervorrichtung zwecks Unter­ drückung oder Vermeidung einer unerwünschten inkrementalen oder schrittweisen Änderung der Schwellenwerte der Spei­ cherzellentransistoren. Wenn ein bestimmter, eine gewähl­ te Speicherzelle enthaltender Zellenblock bezeichnet (oder angesteuert) ist und die gewählte Speicherzelle wiederholt der Dateneinleseoperation unterworfen wird, führt die Schwel­ lenwert-Initialisiereinheit die Hilfseinleseoperation an allen Speicherzellen, einschließlich der gewählten Spei­ cherzelle, im bezeichneten Zellenblock in Folge durch, wodurch Ladungen aus den Ladungsaufspeicherschichten der Speicherzellen in das Substrat entladen bzw. zu diesem ab­ geleitet und damit die Schwellenwerte der Speicherzellen­ transistoren gleich einem festen Potentialpegel eingestellt werden.

Im folgenden sind bevorzugte Ausführungsformen der Erfin­ dung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild eines Hauptteils des Schaltungs­ aufbaus eines elektrisch löschbaren programmier­ baren Festwertspeichers (EEPROMs) gemäß einer Ausführungsform der Erfindung,

Fig. 2 eine Aufsicht auf einen im EEPROM gemäß Fig. 1 vorgesehenen NAND-Zellenblock mit Speicherzel­ lentransistoren, die unter Bildung einer NAND- Zellenstruktur mit einem Ansteuer- oder Wähl­ transistor in Reihe geschaltet sind,

Fig. 3 eine (in vergrößertem Maßstab gehaltene) Schnitt­ ansicht des NAND-Zellenblocks im Schnitt längs der Linie III-III in Fig. 2,

Fig. 4 eine (in vergrößertem Maßstab gehaltene) Schnitt­ ansicht des NAND-Zellenblocks im Schnitt längs der Linie IV-IV in Fig. 2,

Fig. 5 graphische Wellenformdarstellungen von elektri­ schen Haupt-Signalen, die an Hauptabschnitten des EEPROMs gemäß Fig. 1 in seinem Simultanlöschmodus und dem anschließenden Dateneinlesemodus auftre­ ten,

Fig. 6 eine graphische Darstellung von Versuchsdaten, nach denen der Schwellenwert von nichtgewählten Zellen bei wiederholter Änderung von Daten in einer gewählten Speicherzelle in unerwünschter Weise ansteigt,

Fig. 7 graphische Wellenformdarstellungen von elektri­ schen Haupt-Signalen, die in Hauptabschnitten des EEPROMs nach Fig. 1 bei Durchführung einer Hilfseinlesung (Einlesung oder Einschreiben zur Verhinderung der Schwellenwertänderung) in einem Simultanlöschmodus des EEPROMs auftreten,

Fig. 8A eine schematische Darstellung des Mechanismus eines Durchtunnelns (tunneling) von Elektronen in einer bestimmten Speicherzelle während des Hilfseinlesens,

Fig. 8B eine schematische Darstellung des Mechanismus eines Durchtunnelns von Elektronen in einer be­ stimmten Speicherzelle während des Simultanlösch­ vorgangs,

Fig. 9 ein Schaltbild eines Hauptteils des Schaltungs­ aufbaus eines elektrisch löschbaren, programmier­ baren Festwertspeichers (EEPROMs) gemäß einer an­ deren Ausführungsform der Erfindung,

Fig. 10 eine Aufsicht auf einen beim EEPROM gemäß Fig. 9 vorgesehenen NAND-Zellenblock mit Speicherzellen­ transistoren, die unter Bildung einer NAND-Zellen­ struktur mit ersten und zweiten Wähltransistoren in Reihe geschaltet sind, und

Fig. 11 graphische Wellenformdarstellungen von elektri­ schen Haupt-Signalen, die in Hauptabschnitten des EEPROMs gemäß Fig. 9 während einer Hilfsein­ leseoperation (Einlesen zur Verhinderung der Schwellenwertänderung) im Simultanlöschmodus des EEPROMs auftreten.

Ein in Fig. 1 dargestellter elektrisch löschbarer, program­ mierbarer Festwertspeicher bzw. EEPROM gemäß der Erfindung umfaßt ein(e) Anordnung oder Array aus Speicherzellen, die auf einem Chip-Substrat 10 (vgl. Fig. 2) ausgebildet sind. Eine gewählte Zahl paralleler Bitleitungen BL 1, BL 2, . . ., BLm sind unter Isolierung über bzw. auf dem Chip-Substrat 10 ausgebildet. Im folgenden ist eine beliebige (unbestimm­ te) dieser Bitleitungen jeweils mit "BLi" bezeichnet. Jede dieser Bitleitungen BLi ist mit einer Anzahl von Speicher­ zellen verbunden, die ihrerseits in Unterarrays (im folgen­ den als "NAND-Zellenblöcke" oder einfach als "Zellenblöcke" bezeichnet) BL 11, BL 12, . . . unterteilt sind, von denen jedes einen Ansteuer- bzw. Wähltransistor Qs und eine gewählte (be­ stimmte) Zahl von Speicherzellen M aufweist. Der Wähltran­ sistor Qs besteht aus einem Einzelgate-MOSFET. Jede Speicher­ zelle M besteht im wesentlichen aus einem Doppelgate-MOSFET mit floating Gate und Steuergate. Bei der Schaltungsanord­ nung nach Fig. 1 sind zur Vereinfachung der Darstellung le­ diglich die mit Bitleitungen BL 1, BL 2, . . ., BLm verbundenen jeweiligen NAND-Zellenblöcke B 11, B 21, . . . Bm 1 dargestellt. Die Transistorreihenschaltung aus jedem NAND-Zellenblock Bil ist mit der einen Seite (d.h. der Drainelektrode des Speicherzellentransistors M 11) über einen ersten Wähltran­ sistor Qsil an die entsprechende Bitleitung BLi angeschlos­ sen und an der anderen Seite (d.h. der Sourceelektrode des Speicherzellentransistors M 14) am Substratpotential Vs an Masse gelegt. Bei der dargestellten Ausführungsform beste­ hen die Speicherzellen M jedes Zellenblocks Bil aus Speicher­ zellentransistoren M 1, M 2, . . ., Mn, die unter Bildung der sogenannten "NAND-Zellen"-Struktur in Reihe geschaltet sind. In der folgenden Beschreibung ist die Zahl "n" der Speicher­ zellentransistoren in jedem Zellenblock lediglich zum Zwecke der Vereinfachung der Beschreibung zu einer kleinen Zahl von 4 vorausgesetzt. In der Praxis beträgt jedoch die Zahl der Speicherzellentransistoren 8 oder 16.

Über dem Substrat sind unter Isolierung parallele Wortlei­ tungen WL 1, WL 2, . . ., WL 4 so ausgebildet, daß sie die Bit­ leitungen BL unter einem rechten Winkel schneiden. Wie dar­ gestellt, sind Wähltransistoren Qs und Speicherzellentran­ sistoren M unter Bildung einer Zellenmatrix an den Schnitt­ punkten der Bitleitungen BL und Wortleitungen WL angeord­ net. Für die Zwecke der Beschreibung kann dabei eine an den Wähltransistor Qsil jedes Zellenblocks Bil angeschlossene Leitung SG 1 als Gatesteuerleitung bezeichnet werden. Gemäß Fig. 2 weist ein NAND-Zellenblock (z.B. B 11) ein Kontaktloch 12 über dem schwachdotierten P-Typ-Silizium­ substrat 10 auf. Dabei sind insbesondere stark dotierte N-Typ-(N+-Typ-)Diffusionsschichten 14, 16, 18, 20, 22, 24 diskontinuierlich (mit Unterbrechung) in der Erstreckungs­ richtung des NAND-Zellenblocks B 11 ausgebildet. Die Gate­ steuerleitung SG 1 sowie Wortleitungen WL 11, WL 12, WL 13, WL 14 sind über dem Substrat 10 senkrecht zur Anordnungs­ richtung der N+-Schichten ausgebildet, so daß dadurch der Wähltransistor Qs 1 und Speicherzellen M 1 bis M 4 des NAND- Zellenblocks B 11 gebildet werden.

Gemäß den Fig. 3 und 4 ist das Transistorarray des NAND- Zellenblocks B 11 in einem Substrat(ober)flächenbereich ausgebildet, der von einer auf dem Substrat 10 ausgebil­ deten Isolierschicht 26 für Anordnungsisolierung umschlos­ sen ist. Wie am besten aus Fig. 3 hervorgeht, weist der eine Speicherzelle bildende MOSFET M 11 eine über dem Sub­ strat 10 unter Zwischenfügung einer thermisch oxidierten Schicht 30 angeordnete erste Polysiliziumschicht 28 und eine zweite Polysiliziumschicht 32 auf, die über bzw. auf der Schicht 28 unter Zwischenfügung einer termisch oxi­ dierten Schicht 34 angeordnet ist. Die erste Polysilizium­ schicht 28 dient als floating Gate des MOSFETs M 11, während die zweite Polysiliziumschicht 32 als Steuergate des MOSFETs M 11 dient. Die anderen Speicherzellen weisen den gleichen, vorstehend beschriebenen Aufbau auf.

Die Steuergateschicht 32 ist mit einer entsprechenden Wort­ leitung (Wortleitung WL 1 im Fall der Speicherzelle M 11) verbunden. Gemäß Fig. 3 ist das floating Gate 28 unter Über­ lappung der Anordnungsisolierzone ausgebildet, so daß die Koppelkapazität Cfs zwischen floating Gate 28 und Substrat 10 kleiner ist als die Koppelkapazität Cfc zwischen floating Gate 28 und Steuergate 32. Hierdurch wird die Dateneinle­ sung/löschung lediglich durch Ausnutzung der Elektronen­ übertragung zwischen floating Gate 28 und Substrat 10 auf­ grund des Tunneleffekts ermöglicht. Der Wähltransistor Qs 11 weist eine unter Isolierung über dem Substrat 10 angeordne­ te Polysiliziumschicht 36 auf, die als Steuergate des Wähl­ transistors Qs 11 dient. Bei der in Fig. 2 dargestellten Ausführungsform besitzen Steuergate und floating Gate jedes Speicherzellentransistors jeweils eine Breite von 1 µm, und die Kanalbreite jedes Speicherzellentransistors ist ebenfalls auf ein 1 µm ein­ gestellt. Das floating Gate ragt über beide Enden einer ent­ sprechenden N+-Schicht um 1 µm hinaus. Die erste Gate-Iso­ lierschicht 30 ist eine thermisch oxidierte Schicht oder thermische Oxidschicht einer Dicke von 20 nm, während die zweite Gate-Isolierschicht 34 eine 35 nm dicke thermisch oxidierte Schicht ist. Wenn die Dielektrizitätskonstante dieser thermisch oxidierten Schichten zu ε vorausgesetzt wird, bestimmen sich die oben angegebenen Koppelkapazitäten Cfs und Cfc zu:

Cfs = ε/0,2
Cfc = 3 e/0,035

Ersichtlicherweise genügt somit die NAND-Zellenstruktur gemäß dieser Ausführungsform obiger Bedingung.

Gemäß Fig. 4 sind N+- bzw. N⁺-Typ-Diffusionsschichten 14, 16, 18, 20, 24 im Oberflächenabschnitt des Substrats 10 so ausgebildet, daß sie die Gateelektroden der Transistoren Qs und M etwas überlappen. Die N+-Diffusionsschichten die­ nen als Source und Drain eines entsprechenden Transistors. Beispielsweise bilden die N+-Diffusionsschichten 14 und 16 Drain bzw. Source des Wähltransistors Qs 11. Auf ähnliche Weise bilden die N+-Diffusionsschichten 16 und 18 Drain bzw. Source des Zellentransistors M 11. Gemäß Fig. 4 sind die N+-Schichten der Speicherzellen M 1 bis M 4, mit Ausnahme ihrer Oberfläche, jeweils von einer schwach dotierten N- Typ-(N⁻-Typ)-Diffusionsschicht 38 umschlossen, wodurch die Oberflächen-Durchbruchaushaltespannung erhöht wird.

Die oben beschriebene Lagen- oder Schichtstruktur ist vollständig mit einer CVD-Isolierschicht 40 bedeckt. In letzterer ist eine durchgehende Öffnung ausgebildet, die als Kontaktloch 12 für das Reihentransistorarray des Zellen­ blocks B 11 dient. Auf die CVD-Isolierschicht 40 ist eine in der Aufsicht von Fig. 2 nicht dargestellte Aluminium- Verdrahtungsschicht 32 aufgedampft oder abgelagert. Die Verdrahtungsschicht 32 erstreckt sich längs der Reihen­ verbindung oder -schaltung aus den Transistoren Qs 1 und M und überdeckt die Gateelektroden der Transistoren Qs und M im Zellenblock B 11. Das Kontaktloch 12 ist an der Source­ diffusionsschicht 14 des Wähltransistors Qs 11 angeordnet. Die Aluminium-Verdrahtungsschicht 32 verläuft auf der bzw. über die CVD-Isolierschicht 40 und kontaktiert die Draindiffusionsschicht 14 des Wähltransistors Qs durch das Kontaktloch 12 hindurch. Die Verdrahtungsschicht 42 ist selektiv mit einer Dateneingabeleitung oder einer Da­ tenausgabeleitung verbunden.

Gemäß Fig. 1 sind die Wortleitungen WL 1, WL 2, WL 3, WL 4 über Transistoren S 1, S 2, S 3 bzw. S 4 an Steuerklemmen oder -anschlüsse CG 1, CG 2, CG 3 bzw. CG 4 angeschlossen. Die Gatesteuerleitung SG 1 ist mit einer Steuerklemme SD 1 über einen Transistor S 5 verbunden. Die Transistoren S 1 bis S 5 sind an ihren Gateelektroden mit einer Steuerlei­ tung CTL verbunden, die mit einem Steuersignal PRO ge­ speist wird.

Über dem Substrat sind Spaltensteuerleitungen CL 1, CL 2, . . ., CLm so ausgebildet, daß sie die Bitleitungen BL 1, ABL 2, . . ., BLm unter einem rechten Winkel schneiden oder kreuzen. An den Schnittpunkten dieser Leitungen sind MOSFETs T 1, T 2, . . ., Tm angeordnet. Die Gateelektroden dieser MOSFETs sind über Spaltensteuerleitungen CL 1, CL 2, . . ., CLm mit einem Spaltendecodierer 50 verbunden. Unter der Steuerung des Spaltendecodierers 50 werden die MOSFETs selektiv durchgeschaltet. Bitleitungen BL sind über die MOSFETs mit einer Steuerschaltung 52 verbunden, die einen Spannungserzeugungskreisteil und einen Lesekreisteil (nicht dargestellt) enthält und an nicht dargestellte Eingangs- und Ausgangsleitungen angeschlossen ist.

Die Simultanlöschoperation beim EEPROM mit dem beschrie­ benen Aufbau ist nachstehend anhand der graphischen Wel­ lenformdarstellungen von Fig. 5 erläutert. Vor dem Ein­ schreiben oder Einlesen in eine gewünschte gewählte (an­ gesteuerte) Speicherzelle ist oder wird der EEPROM in einen Zustand für das gleichzeitige Löschen aller Speicher­ zellen M (Simultanlöschmodus) versetzt. Zu diesem Zweck wird gemäß Fig. 5 ein Potential eines (hohen) Pegels "H" (z.B. 20 V) an die Gatesteuerleitung SG 1 (d.h. die Klemme SD 1) angelegt, so daß die Wähltransistoren Qs 11, Qs 21, . . ., Qsm 1 durchgeschaltet und damit die NAND-Zellenblöcke B 11, B 21, . . ., Bm 1 jeweils mit den betreffenden Bitlei­ tungen BL 1, BL 2, . . ., BLm verbunden werden. Unter diesen Bedingungen werden die Bitleitungen BL 1, BL 2, . . ., BLm mit einem Potential eines (niedrigen) Pegels "L" (z.B. 0 V) beaufschlagt, während den Wortleitungen WL 1 bis WL 4 (d.h. Steuergate-Leitungsklemmen CG 1 bis CG 4) das Potential des Pegels "H" aufgeprägt wird. Infolgedessen wird ein elektrisches Feld zwischen Substrat 10 und Steuergates 32 aller Speicherzellen M erzeugt, so daß aufgrund der Fowler-Nordheim-Durchtunnelung (abgekürzt als "F-N-Durch­ tunnelung") Elektronen vom Substrat 10 in die floating Gates aller Speicherzellentransistoren injiziert werden. Der Schwellenwert jedes Speicherzellentransistors wird in positiver Richtung auf z.B. 2 V verschoben, so daß alle Speicherzellen in den Löschzustand versetzt werden. Das Substratpotential Vs beträgt (dabei) 0 V.

Anschließend wird der EEPROM in den Dateneinlesemodus ge­ bracht. Unmittelbar nach der Modusumschaltung werden gemäß Fig. 5 die Gatesteuerleitung SG 1 und die Wortleitungen WL 1 bis WL 4 auf 0 V rückgesetzt. Wenn angenommen wird, daß der NAND-Zellenblock BL bezeichnet oder gewählt (angesteuert) ist, erfolgt das Einlesen in die Speicherzellen M 11 bis M 14 des NAND-Zellenblocks B 11 sequentiell wie folgt: Die Speicherzelle M 14, die am weitesten von einem elektrischen Verbindungsknotenpunkt (der als Wähltransistor Qs 11 be­ trachtet werden kann) zwischen dem NAND-Zellenblock B 11 und der betreffenden Bitleitung BL 1 entfernt ist, wird zu­ erst der Dateneinlesung unterworfen, worauf die Speicher­ zelle M 13, die Speicherzelle M 12 und die Speicherzelle M 11 in der angegebenen Reihenfolge sequentiell bzw. nacheinan­ der der Dateneinlesung unterworfen werden.

Gemäß Fig. 5 wird die Gatesteuerleitung SG 1 (d.h. Anschluß oder Klemme SD 1) mit einem angehobenen bzw. verstärkten (boosted) Potential des Pegels "H" (z.B. 23 V, das durch die Schwellenwertspannung Vth der Speicherzelle im Lösch­ zustand erhöht ist) beschickt, so daß der Wähltransistor Qs 11 des gewählten NAND-Zellenblocks B 11 durchgeschaltet und damit der NAND-Zellenblock B 11 elektrisch mit der be­ treffenden Bitleitung BL 1 verbunden wird. Die Anlegung des angehobenen Potentials des Pegels "H" an die Gate­ steuerleitung SG 1 erfolgt durch Durchschalten des Tran­ sistors S 5 mittels der Anlegung des Signals über die Leitung CTL (an diesen Transistor) und durch Anlegung des an der Klemme SD 1 anliegenden angehobenen Potentials an die Gateelektrode des Wähltransistors Qs 11. Anschließend wird das angehobene Potential des Pegels "H" an die Wortleitungen WL 1 bis WL 3 angelegt, wodurch die restlichen Speicherzellen M 11 bis M 13, mit Ausnahme der zuerst der Dateneinlesung unterworfenen Speicherzellen M 14, leitend gemacht bzw. durchgeschaltet werden. Das Anlegen des erhöhten Potentials des Pegels "H" an die Wortleitun­ gen WL 1 bis WL 3 erfolgt durch Durchschalten der Transisto­ ren S 1 bis S 3, indem an diese über die Leitung CTL das Signal angelegt wird, und durch Anlegung des an den Klemmen CG 1 bis CG 3 anliegenden angehobenen Potentials an die Steuergates der Zellentransistoren M 11 bis M 13. In diesem Zustand wird lediglich die Wortleitung WL 4 mit einem Potential des logischen Pegels "L" (0 V) beschickt. Infolgedessen wird eine Einschreib- oder Einlesedatenspan­ nung (ein Potential des Pegels "H" für den Fall, daß die einzulesenden Daten einer logischen 1 entsprechen, bzw. ein Potential des Pegels "L" für den Fall einer logischen "0"), die in an sich bekannter Weise über die Bitleitung BL 1 geliefert wird, zur Drainelektrode (N+-Diffusions­ schicht 22 gemäß Fig. 4) des gewählten Speicherzellen­ transistors M 14 über die Kanäle des Wähltransistors Qs 11 und die nicht gewählten Zellentransistoren M 11 bis M 13 übertragen. Die Steuergateelektrode des Transistors M 14 liegt an 0 V, weil die Wortleitung WL 4 auf 0 V gesetzt ist. Der Transistor M 14 wird damit durchgeschaltet. Auf­ grund der F-N-Durchtunnelung werden Elektronen vom floating Gate des Transistors M 14 zum Substrat 10 zurück durchge­ tunnelt (d.h. es fließt ein Tunnelstrom). Der Schwellen­ wert des Transistors M 14 verschiebt sich in negativer Richtung auf z.B. -2 V, mit dem Ergebnis, daß Daten ent­ sprechend einer logischen "1" in die gewählte Speicher­ zelle M 14 eingelesen werden. Da während dieses Intervalls kein elektrisches Feld zwischen den Steuergates der ein­ zelnen nicht gewählten Zellen M 11 bis M 13 und dem Substrat 10 erzeugt wird, verbleiben die nicht gewählten Zellen M 11 bis M 13 im Löschzustand.

Nach dem Einlesen in die Speicherzelle M 14 wird die be­ treffende Bitleitung BL 1 zwangsweise auf einen logischen Pegel "0" herabgeführt, bevor die Leitungen SG 1 und WL 1 bis WL 4 vorübergehend auf Massepotential (Substratpoten­ tial) Vs zum Abfallen gebracht werden. Die Zeitdifferenz ist in Fig. 5 mit "τ" bezeichnet. Als Ergebnis kann das Potential am Knotenpunkt zwischen der gewählten Speicher­ zelle M 14 und der dieser benachbarten nicht gewählten Speicherzelle M 13 während des Intervalls τ herabgesetzt werden. Dieser Vorgang trägt in gewisser Weise zu einer Unterdrückung der Änderung des Schwellenwerts der Spei­ cherzellen M bei.

Anschließend erfolgt die Dateneinlesung in die Speicher­ zelle M 13. Zu diesem Zweck wird die betreffende Wort­ leitung WL 3 auf ein Potential des Pegels "L" (0 V) ge­ setzt. Dabei wird die Wortleitung WL 4, die mit der Spei­ cherzelle M 14, in welche Daten eingelesen worden sind, verbunden ist, kontinuierlich auf dem Potential des Pe­ gels "L" gehalten. Die vorstehend beschriebene Datenein­ leseoperation wird sequentiell in der Reihenfolge der Zellen M 13, M 12 und M 11 wiederholt, wodurch die Daten­ einleseoperation für den gewählten NAND-Zellenblock B 11 abgeschlossen wird.

Wenn in die gewählte Speicherzelle M 14 des NAND-Zellen­ blocks B 11 erneut eingeschrieben werden soll, wird die Dateneinleseoperation unter Anwendung der Simultanlöschung und der (beschriebenen) Einlesetechnik erneut durchge­ führt. Nicht gewählte Speicherzellen M 11 bis M 13 werden kontinuierlich bzw. ständig im Löschzustand gehalten, während die Dateneinleseoperation für die gewählte Spei­ cherzelle M 14 wiederholt wird. Wenn die gewählte (oder angesteuerte) Speicherzelle M 14 wiederholt dem Datenein­ lese/Löschvorgang unterworfen wird, erhöht sich der Schwellenwert der nicht gewählten Speicherzellen M 11 bis M 13 des Zellenblocks B 11 allmählich mit zunehmender Zahl der Einleseoperationen für die gewählte Speicher­ zelle M 14 (vgl. Fig. 6). Diese unerwünschte Schwellen­ werterhöhung der nicht gewählten Zellen ist darauf zu­ rückzuführen, daß die nicht gewählten Zellen wiederholt nur der Löschoperation unterworfen werden, ohne daß Daten in sie eingelesen werden.

Beim erfindungsgemäßen EEPROM werden daher in einem Simul­ tanlöschmodus, der vor der normalen Dateneinleseoperation stattfindet, alle Speicherzellen M 11 bis M 14 des NAND- Zellenblocks B 11, einschließlich der gewählten Speicher­ zelle M 14, einer Einleseoperation unterworfen, die sich von der normalen Einleseoperation unterscheidet und daher im folgenden als "Hilfseinleseoperation" oder "Einlese­ operation für Schwellenwertsteuerung" bezeichnet wird. Die Hilfseinleseoperation ist nachstehend anhand von Fig. 7 im einzelnen erläutert.

Gemäß Fig. 7 werden im Simultanlöschmodus, bevor alle Speicherzellen M 11 bis M 14 des gewählten NAND-Zellen­ blocks B 11 gleichzeitig (simultan) gelöscht werden, die Speicherzellen M 11 bis M 14 zunächst sequentiell bzw. in Folge der Hilfseinleseoperation unterworfen. Genauer ge­ sagt: wenn der EEPROM zum Zeitpunkt t 11 in den Simultan­ löschmodus gesetzt ist, wird ein Potential des Pegels "L" (0 V) an die Wortleitung WL 4 (Klemme CG 4) angelegt, um in die Speicherzelle M 14 einzulesen, die am weitesten von einem Anschlußpunkt (der als Wähltransistor Qs 11 angesehen werden kann) mit der entsprechenden Bitleitung BL 1 unter den Speicherzellen M 11 bis M 14 des NAND-Zellen­ blocks B 11 entfernt ist. Zu diesem Zeitpunkt wird die Steuergateleitung SG 1 mit einem Potential des Pegels "H" (20 V) beschickt, so daß der NAND-Zellenblock B 11 über den durchgeschalteten Wähltransistor Qs 1 mit der Bitleitung BL 1 verbunden wird. Die restlichen Speicher­ zellentransistoren M 11 bis M 13 werden durchgeschaltet. Da an den Wortleitungen WL 1 bis WL 3 ein Potential des Pegels "H" (20 V) anliegt, wird der Transistor T 1 durch den Spaltendecodierer 50 durchgeschaltet, wobei eine Spannung Vp für Hilfseinlesung (entsprechend einer Span­ nung des logischen Pegels "1") unter der Steuerung der Steuerschaltung 52 an die Bitleitung BL angelegt wird. Infolgedessen geht die Drainspannung (d.h. Spannung an der N+-Schicht 22 gemäß Fig. 4) der Speicherzelle M 14 auf ein Potential des Pegels "H" (20 V) über, so daß im Intervall zwischen t 1 und t 2 die Dateneinheit "1" in die Zelle M 14 eingelesen wird. Entsprechend dem Einleseme­ chanismus, der im wesentlichen der gleiche ist wie der vorstehend beschriebene normale Dateneinlesevorgang, wer­ den Elektronen aus dem floating Gate der Speicherzelle M 14 in das Substrat 10 entladen bzw. ausgetrieben, mit dem Ergebnis, daß der Schwellenwert der Speicherzelle M 14 zu etwa -3 V wird. Anschließend erfolgt der Hilfseinlese­ vorgang sequentiell in der Reihenfolge der Speicherzelle M 13 (im Intervall zwischen t 2 und t 3), der Speicherzelle M 12 (im Intervall zwischen t 3 und t 4) und der Speicherzelle M 11 (im Intervall zwischen t 4 und t 5), wobei dieser Hilfs­ einlesevorgang zum Zeitpunkt t 5 abgeschlossen ist.

Wenn zum Zeitpunkt t 5 die Hilfseinleseoperation abge­ schlossen ist, wird ein Potential des Pegels "H" (20 V) an alle Wortleitungen WL 1 bis WL 4 des NAND-Zellenblocks B 11 angelegt, und die Source- und Drainspannungen aller Speicherzellen M 11 bis M 14 werden auf Massepotential Vs gesetzt, so daß alle Speicherzellen M 11 bis M 14 des NAND-Zellenblocks B 11 der Simultanlöschung als der Haupt­ operation dieses Löschmodus unterworfen werden. Zu diesem Zeitpunkt werden die Speicherzellen M 11 bis M 14 aufgrund der Hilfseinleseoperation in ihrem Schwellenwert gleich­ maßig auf 1 bis 3 V eingestellt. Hierdurch kann zuverläs­ sig eine Überlöschung nicht gewählter Zellen M 11 bis M 14 vermieden und damit die unerwünschte inkrementale (oder schrittweise) Änderung der Schwellenwerte nicht gewählter Speicherzellen ausgeschaltet werden. Auf diese Weise kann das Auftreten von Ausfällen während der anschließenden Leseoperation des NAND-Zellen-EEPROMs vermieden werden, so daß der EEPROM eine hohe Betriebszuverlässigkeit erhält.

Die Simultanlöschung, welche die Hauptoperation im Lösch­ modus darstellt, kann zum Zeitpunkt t 5 wie folgt durchge­ führt werden: 1. Durchschalten der Transistoren S 1 bis S 5; 2. Anlegen eines Potentials des Pegels "H" an die Steuer­ gates aller Speicherzellen M, einschließlich der Speicher­ zellen M 11 bis M 14 des NAND-Zellenblocks B 11; 3. Anlegen eines Potentials des Pegels "H" an die Gatesteuerleitung SG 1 zwecks Durchschaltung des Wähltransistors Qs 11; und 4. Anlegen eines Potentials des Pegels "L" entsprechend einer logischen "0" an die Bitleitungen BL. Dabei werden Elektronen vom Substrat 10 in die floating Gates aller Zellen M injiziert, so daß diese in den Löschzustand ver­ setzt werden.

Fig. 8A veranschaulicht die Übertragung oder Überführung von Elektronen zum Zeitpunkt der im Simultanlöschmodus durchgeführten Hilfseinleseoperation, Bezug nehmend bei­ spielsweise auf die Speicherzelle M 14. Da, wie vorstehend beschrieben, die Koppelkapazität Cfs zwischen floating Gate 28 und Substrat 10 kleiner ist als die Koppelkapa­ zität Cfc zwischen floating Gate 28 und Steuergate 32, werden am floating Gate 28 des Zellentransistors M 14 ge­ sammelte bzw. aufgespeicherte Elektronen durch die Gate­ isolierschicht 30 zum Substrat 10 zurück durchgetunnelt. Wie durch einen Pfeil 60 in Fig. 8A angedeutet, findet die Übertragung von Elektronen hauptsächlich zwischen floating Gate 28 und N+-Draindiffusionsschicht 22 statt. Der Grund dafür, weshalb in Fig. 8A die der N+-Diffusions­ schicht 28 aufgeprägte Spannung mit "18 V" bezeichnet ist, besteht darin, daß die Bitleitungsspannung Vp durch die Schwellenwertspannung des Wähltransistors Qs 11 herabge­ setzt oder zum Abfall gebracht und dann zur Zelle M 14 über­ tragen wird. Infolgedessen wird die Schwellenwertspannung des Transistors negativ. Dies bedeutet, daß Daten entspre­ chend einer logischen "1" in den Speicher bzw. die Spei­ cherzelle M 14 eingeschrieben worden sind.

Fig. 8B veranschaulicht die Übertragung oder Überführung von Elektronen zum Zeitpunkt der im Simultanlöschmodus stattfindenden Datenlöschung unter beispielhafter Bezug­ nahme auf die Speicherzelle M 14. Die N+-Diffusionsschicht 22 der Zelle M 14 wird durch die oben beschriebene Span­ nungsanlegung auf Massepotential Vs (0 V) gesetzt, und das Steuergate 32 dieser Zelle wird auf das Potential des Pegels "H" (20 V) gesetzt. Demzufolge wird zwischen Steuer­ gate 32 und Substrat 10 ein intensives bzw. starkes elektrisches Feld erzeugt. Aufgrund des elektrischen Felds werden, wie durch Pfeile 62 angedeutet, Elektronen aus dem Substrat 10 in das floating Gate 28 injiziert.

Gemäß Fig. 9 weist bei einem elektrisch löschbaren, programmierbaren Festwertspeicher gemäß einer zweiten Aus­ führungsform der Erfindung jeder NAND-Zellenblock Bil acht Speicherzellen M auf, während die Querschnittsstruktur dieselbe ist wie bei der ersten Ausführungsform. Ähnlich wie in Fig. 2, veranschaulicht Fig. 10 einen solchen NAND- Zellenblock in Aufsicht. Jeder NAND-Zellenblock enthält Wähltransistoren Qs 1, Qs 2 sowie eine gewählte (bestimmte) Zahl von Speicherzellen M. Die Wähltransistoren Qs be­ stehen jeweils aus einem Einzelgate-MOSFET. Insbesondere ist die Transistorreihenkombination oder -schaltung in jedem NAND-Zellenblock Bil an der einen Seite (d.h. der Drainelektrode des Zellentransistors M 11) über einen ersten Wähltransistors Qsi 1 mit der betreffenden Bitlei­ tung BLi verbunden und an der anderen Seite (d.h. Source­ elektrode des Zellentransistors M 14) über einen zweiten Wähltransistor Qsi 2 an Massepotential Vs gelegt.

Wortleitungen WL 1 bis WL 8 sind über entsprechende Tran­ sistoren S 1 bis S 8, deren Gatelektroden an einer Steuer­ leitung CTL zusammengeschaltet sind, mit jeweiligen Steuer­ gateklemmen oder -anschlüssen CG 1 bis CG 9 verbunden. Die an die Gateelektroden der ersten Wähltransistoren Qs 11, Qs 21, . . ., Qs 81 angeschlossene Gatesteuerleitung SG 1 ist mit dem Anschluß bzw. der Klemme SD 1 über einen Transistor S 9 verbunden, dessen Gateelektrode an die Steuerleitung CTL angeschlossen ist. Eine mit den Gateelektroden von zweiten Wähltransistoren Qs 12, Qs 22, . . ., Qs 82 verbundene zweite Gatesteuerleitung SG 2 ist unmittelbar an die Klemme SD 1 angeschlossen. Bitleitungen BL 1 bis BL 8 sind jeweils über Transistoren T 1 bis T 8 mit der Steuerschaltung 52 verbunden. Die Transistoren T 1 bis T 8 sind an ihren Gate­ elektroden jeweils mit Spaltenleitungen CL 1 bis CL 8 ver­ bunden, die ihrerseits an den Spaltendecodierer 50 an­ geschlossen sind.

Wenn bei dieser Anordnung beispielsweise in einem normalen Dateneinlesemodus der NAND-Zellenblock BL 11 als ein eine gewählte Speicherzelle enthaltender Zellenblock bezeichnet ist, wird der zweite Wähltransistor Qs 12 des NAND-Zellen­ blocks B 11 in Abhängigkeit von der Anlegung eines Poten­ tials des Pegels "H" (an ihn) über eine Leitung 32 durch­ geschaltet. Da zu diesem Zeitpunkt der erste Wähltransistor Qs 11 ebenfalls durchgeschaltet hat, wird der gewählte NAND-Zellenblock B 11 an seiner einen Seite (Drainelektro­ de der Zelle M 11) mit der entsprechenden, zugeordneten Bit­ leitung BL 1 und an seiner anderen Seite (Sourceelektrode der Zelle M 18) mit Substratpotential (d.h. Massepotential Vs) verbunden. Unter diesen Bedingungen erfolgt die Daten­ einlesung in die gewählte (oder angesteuerte) Zelle auf dieselbe Weise, wie oben beschrieben. Im Simultanlösch­ modus des EEPROMs wird der zweite Wähltransistor Ws 12 im NAND-Zellenblock B 11 in Abhängigkeit von der Anlegung eines Potentials des Pegels "L" (an ihn) über eine Lei­ tung SG 2 zum Sperren gebracht, wodurch der Zellenblock B 11 elektrisch vom Substratpotential Vs getrennt oder abge­ schaltet wird.

Erster und zweiter Wähltransistor Qs 11 und Qs 12 im gewähl­ ten NAND-Zellenblock B 11 werden zu der Zeit durchgeschal­ tet, zu der die Hilfseinleseoperation im Simultanlösch­ modus stattfindet. Um unter diesen Bedingungen Daten in die Speicherzelle M 11 einzulesen, die unter den Speicher­ zellen M 11 bis M 18 im NAND-Zellenblock B 11 einem Verbin­ dungspunkt (der als Wähltransistor Qs 11 betrachtet werden kann) am nächsten liegt, wird gemäß Fig. 11 ein Potential des Pegels "L" (0 V) an die Wortleitung WL 1 (Klemme oder Anschluß CG 1) angelegt. Die restlichen Speicherzellen­ transistoren M 12 bis M 18 werden durchgeschaltet, weil die Wortleitungen WL 2 bis WL 8 mit einem Potential des Pe­ gels "H" (20 V) beaufschlagt werden. Als Ergebnis wird die Hilfseinleseoperation während des Intervalls zwischen (den Zeitpunkten) t 1 und t 2 zuerst an der Zelle M 11 durch­ geführt. Anschließend werden gemäß Fig. 11 die Speicher­ zellen M 12, M 13, . . ., M 18 in dieser Reihenfolge auf die­ selbe Weise, wie oben beschrieben, der Hilfseinleseopera­ tion unterworfen. Die Hilfseinleseoperationen für alle Speicherzellen M 11 bis M 18 im Zellenblock B 11 sind zum Zeitpunkt t 9 abgeschlossen. Anschließend erfolgt, wie bei der vorher beschriebenen Ausführungsform, die Simultan­ löschung.

Durch vorübergehende Einlesung von Daten entsprechend einer logischen "1" in alle Speicherzellen M des NAND- Zellenblocks B vor der gleichzeitigen Löschung bzw. Simultanlöschung wird es somit möglich, die unerwünschte inkrementale Änderung der Schwellenwertspannung nicht ge­ wählter Zellen sicher zu vermeiden, die dann auftreten kann, wenn Daten wiederholt in eine gewählte oder ange­ steuerte Zelle eingelesen werden. Weiterhin werden bei dieser Ausführungsform zum Zeitpunkt der Hilfseinlese­ operation die Speicherzellen M 11 bis M 18 sequentiell der Einlesung von Daten entsprechend einer logischen "1" in der Reihenfolge von M 11, M 12, . . ., M 18 unterworfen. Dem­ zufolge kann unter Verbesserung des Wirkungsgrads oder der Wirksamkeit die Hilfseinleseoperation einfacher durch­ geführt werden. Wenn zum Zeitpunkt t 9 die Hilfseinleseoperation abge­ schlossen oder beendet ist, wird ein Potential des Pegels "H" (20 V) an alle Wortleitungen WL 1 bis WL 4 im NAND- Zellenblock WL angelegt, und Source- und Drainelektroden jeder Speicherzelle M 11 bis M 18 werden auf Massepotential Vs gesetzt, so daß alle Speicherzellen M 11 bis M 18 des NAND-Zellenblocks BL der Simultanlöschung als der Haupt­ operation im Löschmodus unterworfen werden. Dabei wird der zweite Wähltransistor Qs 12 zum Sperren gebracht, um die Reihenanordnung der Zellentransistoren des NAND-Zel­ lenblocks BL vom Substratpotential Vs elektrisch zu tren­ nen. Diese Maßnahme trägt zur Vermeidung von Ausfall oder Störung in der Simultanlöschoperation bei.

Claims (14)

1. Nichtflüchtige dynamische Halbleiter-Speicheranordnung, umfassend ein Halbleiter-Substrat (10), über diesem angeordnete parallele Bitleitungen (BL) und an letztere angeschlossene wiedereinschreibbare Speicherzellen (M) mit NAND-Zellenblöcken, die jeweils ein(e) Reihenanord­ nung oder -array aus Speicherzellentransistoren aufwei­ sen, von denen jeder wiederum eine Ladungsaufspeicher­ schicht (28) und ein Steuergate (32) aufweist, gekenn­ zeichnet durch eine Schwellenwerteinstelleinrichtung (S, T, 50, 52) zur Durchführung einer zusätzlichen oder Hilfseinleseoperation an allen Speicherzellen vor dem gleichzeitigen Löschen von in den Speicherzellen ge­ speicherten Daten während eines Löschmodus der Speicher­ anordnung, um damit eine unerwünschte inkrementale (schrittweise) Änderung eines Schwellenwerts jedes Spei­ cherzellentransistors zu unterdrücken oder zu vermeiden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn ein eine gewählte (angesteuerte) Speicherzelle enthaltender Zellenblock bezeichnet wird oder ist und eine Datenneueinleseoperation wiederholt an der gewähl­ ten Speicherzelle ausgeführt wird, die Schwellenwertein­ stelleinrichtung die Hilfseinleseoperation an allen Spei­ cherzellen im bezeichneten Zellenblock sequentiell oder in Reihenfolge ausführt, wodurch Ladungen aus den Ladungs­ aufspeicherschichten der Speicherzellen in das Substrat entladen oder abgeleitet werden, so daß die Schwellenwer­ te der Speicherzellentransistoren auf einem festen Po­ tentialpegel bleiben.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung die Hilfseinlese­ operation unter den Speicherzellen im bezeichneten Zellen­ block zunächst an einer ersten spezifischen Speicherzel­ le (M 14, M 18), die von einer entsprechenden, dem bezeich­ neten Zellenblock zugeordneten Bitleitung am weitesten entfernt ist, anschließend an der ersten spezifischen Speicherzelle benachbarten Speicherzellen (M 13, M 17) und anschließend an einer der entsprechenden Bitleitung am nächsten gelegenen zweiten spezifischen Speicherzelle (M 11) ausführt.

4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung die Hilfseinlese­ operation unter den Speicherzellen im bezeichneten Zellen­ block zunächst an einer ersten spezifischen Speicherzelle (M 11), die einer entsprechenden, dem bezeichneten Zellen­ block zugeordneten Bitleitung am nächsten liegt, an­ schließend an der ersten spezifischen Speicherzelle be­ nachbarten Speicherzellen (M 12) und zuletzt an einer zweiten spezifischen Speicherzelle (M 14, M 18), die von der entsprechenden Bitleitung am weitesten entfernt ist, ausführt.

5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Speicherzellentransistor im Substrat ausgebildete, stark dotierte Halbleiterschichten (16, 18, 20, 22) so­ wie letztere umschließende, leicht oder schwach dotierte Halbleiterschichten (38) aufweist, wobei diese Schich­ ten jeweils einen dem Substrat entgegengesetzten Leit­ fähigkeitstyp aufweisen.

6. Nichtflüchtige dynamische Halbleiter-Speicheranordnung, umfassend ein Halbleiter-Substrat, über letzterem aus­ gebildete parallele Bitleitungen (BL) sowie mit letzte­ ren verbundene, wiedereinschreibbare Speicherzellen (M) mit NAND-Zellenblöcken, die jeweils ein(e) Reihenanord­ nung oder -array aus Speicherzellentransistoren aufwei­ sen, welche ihrerseits jeweils eine Ladungsaufspeicher­ schicht (28) und ein Steuergate (32) aufweisen, dadurch gekennzeichnet, daß eine Simultanlöscheinheit zum gleich­ zeitigen (simultanen) Löschen aller Speicherzellen durch Anlegen eines hohen, einem Potential des Pegels "H" ent­ sprechenden Potentials an die Steuergates aller Speicher­ zellen und eines niedrigen, einem Potential des Pegels "L" entsprechenden Potentials an die Bitleitungen in einem Datenlöschmodus der Anordnung vorgesehen ist und daß die Simultanlöscheinheit eine Schwellenwerteinstell­ einrichtung (S, T, 50, 52) zum Initialisieren der Schwel­ lenwerte der Speicherzellen durch Beseitigung von Ladun­ gen aus den Ladungsaufspeicherschichten aller Speicher­ zellen, bevor diese sämtlich gleichzeitig gelöscht wer­ den, aufweist.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung die in Reihe ange­ ordneten Speicherzellentransistoren in jedem der NAND- Zellenblöcke sequentiell bzw. in Reihenfolge initiali­ siert.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung die Schwellenwerte der Speicherzellen durch Durchtunnelung (tunneling) von in den Ladungsaufspeicherschichten der Speicherzellen angesammelten oder aufgespeicherten Elektronen in das Substrat initialisiert.

9. Löschbare programmierbare Festwertspeicheranordnung, um­ fassend ein Halbleiter-Substrat, über diesem vorgesehe­ ne parallele Bitleitungen (BL), über dem Substrat ausge­ bildete und die Bitleitungen schneidende bzw. kreuzende parallele Wortleitungen (WL) sowie als Speicherzellen dienende und an Schnittpunkten von Bit- und Wortleitun­ gen vorgesehene Doppelgate-Feldeffekttransistoren mit einer (einem) Zellenanordnung oder -array, die bzw. das eine Reihenschaltung aus einen NAND-Zellenblock bilden­ den Zellentransistoren aufweist, wobei jeder Zellentran­ sistor eine als Ladungsaufspeicherschicht dienende elektrisch erdfreie oder floating Gateschicht (28) und eine mit einer entsprechenden (betreffenden) Wortlei­ tung verbundene Steuergateschicht (32) aufweist, dadurch gekennzeichnet, daß eine Löscheinheit zur Durchführung einer gleichzeitigen oder Simultanlöschoperation zum gleichzeitigen (simultanen) Löschen aller im NAND- Zellenblock enthaltenen Speicherzellen durch Anlegen einer hohen, einem Pegel "H" entsprechenden Spannung an die mit den Steuergateschichten aller Zellentransistoren im NAND-Zellenblock verbundenen Wortleitungen vorgesehen ist und daß die Löscheinheit eine Hilfseinleseeinrich­ tung (S, T, 50, 52) zum vorübergehenden Einlesen (oder Einschreiben) von Daten in die Speicherzellen im NAND- Zellenblock in einer vorbestimmten Reihenfolge vor der Simultanlöschoperation durch Entladen oder Ableiten von Elektronen aus den Ladungsaufspeicherschichten der Spei­ cherzellen in das Substrat aufweist, so daß die Schwel­ lenwerte der Speicherzellen im NAND-Speicherblock auf einem festen Potentialpegel verbleiben.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Hilfseinleseeinheit umfaßt: eine Spannungszufuhrein­ heit, um dann, wenn eine Speicherzelle im NAND-Zellen­ block der Hilfseinleseoperation unterworfen wird, ein Potential des (niedrigen) Pegels "L" an die Steuergate­ schicht der Speicherzelle, ein Potential des (hohen) Pe­ gels "H" an die Steuergateschichten der restlichen Spei­ cherzellen im NAND-Zellenblock und eine Spannung ent­ sprechend Daten des logischen Pegels "1" an die entspre­ chende Bitleitung anzulegen.

11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß der NAND-Zellenblock einen Feldeffekttransistor (Qsi 1) mit einer Gateschicht (36), der als erster Wähltransistor zum selektiven Verbinden des NAND-Zellenblocks an seiner einen Seite mit einer entsprechenden, ihm zugeordneten Bitleitung dient, aufweist und daß die Spannungszufuhr­ einheit den ersten Wähltransistor zum Zeitpunkt der Hilfs­ einleseoperation durchschaltet, um den NAND-Zellenblock elektrisch mit der entsprechenden (betreffenden) Bitlei­ tung zu verbinden. 12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß der NAND-Zellenblock einen Feldeffekttransistor (Qsi 2) mit einer Gateschicht aufweist, der als zweiter Wähltran­ sistor zum selektiven Verbinden des NAND-Zellenblocks an seiner einen Seite mit einem Substratpotential (Vs) dient, und der zweite Wähltransistor zum Sperren gebracht wird, wenn die Simultanlöschoperation ausgeführt wird, um damit den NAND-Zellenblock elektrisch vom Substratpoten­ tial zu trennen.

13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Ladungsaufspeicherschicht ein floating Gate (32) um­ faßt und daß eine Koppelkapazität (Cfs) zwischen floating Gate und Substrat (10) kleiner ist als eine Koppelkapazi­ tät (Cfc) zwischen floating Gate und Steuergate.

14. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Hilfseinleseeinheit die Hilfseinleseoperation an den Speicherzellen im NAND-Zellenblock sequentiell in der Wei­ se ausführt, daß die Hilfseinleseoperation unter den Spei­ cherzellen im NAND-Zellenblock mit oder bei einer dem zweiten Wähltransistor (Qsi 12) benachbarten Speicherzel­ le (M 14, M 18) beginnt und mit oder bei einer dem ersten Wähltransistor (Qsi 1) benachbarten Speicherzelle (M 11) endet.

15. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Hilfseinleseeinheit die Hilfseinleseoperation an den Speicherzellen im NAND-Zellenblock sequentiell in der Weise ausführt, daß die Hilfseinleseoperation unter den Speicherzellen im NAND-Zellenblock mit oder bei einer dem ersten Wähltransistor (Qsi 1) benachbarten Speicher­ zelle (M 11) beginnt und mit oder bei einer dem zweiten Wähltransistor (Qsi 2) benachbarten Speicherzelle (M 14, M 18) endet.