JP2009283665A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】セルソース線とセルウェル線をセルアレイ領域内に通すことを可能にし、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする。
【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、メモリストリングがマトリクス状に配置されたセルアレイと、メモリストリングに接続されたビット線と、メモリセルのセルソース線に接続された第1の配線と、メモリセルのセルウェル線に接続された第2の配線と、セルアレイ領域外に配置された回路に電源電圧を供給する第3の配線と、ビット線の形成方向に沿って配置された第4の配線及び第5の配線とを備え、セルアレイ領域内のビット線形成層より上層に第1の配線と第2の配線と第3の配線とが形成され、ビット線形成層に第4の配線と第5の配線が形成され、第1の配線と第4の配線が接続され、第2の配線と第5の配線が接続された。
【選択図】図1
【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、メモリストリングがマトリクス状に配置されたセルアレイと、メモリストリングに接続されたビット線と、メモリセルのセルソース線に接続された第1の配線と、メモリセルのセルウェル線に接続された第2の配線と、セルアレイ領域外に配置された回路に電源電圧を供給する第3の配線と、ビット線の形成方向に沿って配置された第4の配線及び第5の配線とを備え、セルアレイ領域内のビット線形成層より上層に第1の配線と第2の配線と第3の配線とが形成され、ビット線形成層に第4の配線と第5の配線が形成され、第1の配線と第4の配線が接続され、第2の配線と第5の配線が接続された。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置に関し、特に複数の不揮発性半導体記憶素子を備えた不揮発性半導体記憶装置に関する。
NAND型フラッシュメモリの大容量化に加え、性能の向上を目指して、一度に読み出すメモリセルの数を増やす方法等が採用される傾向にある。このため、大量の電流が流れ込むセルソース線や、ノイズを押さえ込むセルウェル線の接地ドライバは、駆動能力の向上が望まれている。このような要望に対して、例えば、特許文献1の不揮発性半導体記憶装置に開示されているように、センスアンプ領域とメモリセルアレイの間に高耐圧トランジスタ領域を配置することによって、接地ドライバの接地能力を最大限にする方法が提案されている。
また、特許文献1では、接地ドライバを構成する高耐圧トランジスタのソース・ドレインにはセルソース線とセルウェル線と電源線が接続されている。しかし、実際のチップでは、接地ドライバの直上の配線層はビット線とセンスアンプ領域を接続する配線に覆われており、高集積化が進むことによって配線ピッチが狭くなり、配線そのものを通すことが難しくなっている。このため、微細化により配線幅が縮小されても、セルソース線とセルウェル線と電源線を配線層に通すことが難しくなってきている。
また、特許文献2の不揮発性半導体記憶装置では、セルアレイ上に配置するセルソース線とセルウェル線と電源線を低抵抗化して、接地ドライバの接地能力を最大限にする方法が提案されている。さらに、メモリの大容量化、高性能化に伴って消費電流も増加する傾向にあり、電源線の更なる強化が必須になってきているが、電源線を強化するために電源線幅を拡大するとチップサイズが大きくなる。
特開2006−302960号公報
特開2006−245547号公報
本発明は、セルアレイ領域外のロウデコーダ側に接地ドライバを配置した場合にセルソース線とセルウェル線をセルアレイ領域内に通すことを可能にするとともに、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする不揮発性半導体記憶装置を提供する。
本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列に接続されたメモリストリングがマトリクス状に配置されたセルアレイと、前記メモリストリングに接続されたビット線と、前記メモリセルのセルソース線に接続された第1の配線と、前記メモリセルのセルウェル線に接続された第2の配線と、前記セルアレイ領域外に配置された回路に電源電圧を供給する第3の配線と、前記ビット線の形成方向に沿って配置された第4の配線と、前記ビット線の形成方向に沿って配置された第5の配線と、を備え、前記セルアレイ領域内の前記ビット線が形成された層より上層に前記第1の配線と前記第2の配線と前記第3の配線とが形成され、前記セルアレイ領域内の前記ビット線が形成された層に前記第4の配線と前記第5の配線が形成され、前記第1の配線と前記第4の配線が接続され、前記第2の配線と前記第5の配線が接続されたことを特徴とする。
本発明よれば、セルアレイ領域外のロウデコーダ側に接地ドライバを配置した場合にセルソース線とセルウェル線をセルアレイ領域内に通すことを可能にするとともに、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。実施の形態に係る不揮発性半導体記憶装置はここではNAND型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
(第1の実施の形態)
図1は、第1の実施の形態に係るNAND型フラッシュメモリ1の構成を示す平面図である。図1において、NAND型フラッシュメモリ1は、複数のメモリストリング(図示せず)がマトリクス状に形成されたセルアレイ領域10と、セルアレイ領域10外部のワード線方向(図中の横方向)の両端部に配置されたロウデコーダ11A,11Bと、セルアレイ領域10とロウデコーダ11A,11Bとの間に配置されたセルウェル接地ドライバ12A,12B及びセルソース接地ドライバ13A,13Bと、セルアレイ領域10外部のビット線方向の両端部に配置されたセンスアンプ回路(S/A)14A,14B及び周辺回路15A,15Bと、を備える。なお、各メモリストリングは、複数のメモリセル(図示せず)が直列に接続されて構成される。
図1は、第1の実施の形態に係るNAND型フラッシュメモリ1の構成を示す平面図である。図1において、NAND型フラッシュメモリ1は、複数のメモリストリング(図示せず)がマトリクス状に形成されたセルアレイ領域10と、セルアレイ領域10外部のワード線方向(図中の横方向)の両端部に配置されたロウデコーダ11A,11Bと、セルアレイ領域10とロウデコーダ11A,11Bとの間に配置されたセルウェル接地ドライバ12A,12B及びセルソース接地ドライバ13A,13Bと、セルアレイ領域10外部のビット線方向の両端部に配置されたセンスアンプ回路(S/A)14A,14B及び周辺回路15A,15Bと、を備える。なお、各メモリストリングは、複数のメモリセル(図示せず)が直列に接続されて構成される。
図1に示すように、セルアレイ領域10内には、ビット線方向に沿って複数の電源線(第3の配線)16が形成されている。図1では、4本の電源線16が形成された場合を示す。各電源線16は、セルアレイ領域10内のM2層(最上層)にビット線方向(図中の縦方向)に沿って分割せずに形成されている。各電源線16は、その両端部がセンスアンプ回路(S/A)14A,14Bと周辺回路15A,15Bに接続されており、各回路に対して電源電圧(Vdd,Vss等)を供給する配線である。さらに、図1の下端部には、メモリチップの外部に設置される電源等と接続するための電源パッド21を設けている。電源パッド21は、複数の電源線16と接続される。
また、セルアレイ領域10内には、ビット線方向に沿って複数の上層セルソース線17と複数の上層セルウェル線18が形成されている。上層セルソース線17と上層セルウェル線18は、セルアレイ領域10内のM2層(最上層)に形成されている。なお、セルアレイ領域10内のメモリセルが配置されていない領域は、以下、シャント領域と記す。
複数の上層セルソース線(第1の配線)17は、複数の下層セルソース線20により相互に接続されるとともに、セルソース接地ドライバ13A,13Bに接続される。下層セルソース線(第4の配線)20は、上記M2層より下層のM1層においてメモリセルが形成されていないシャント領域に形成されている。なお、各上層セルソース線17は、セルソース接地ドライバ13A,13B内のトランジスタ(図示せず)のドレイン端子に接続されている。上層セルソース線17は、セルソース接地ドライバ13A,13B内のトランジスタの動作により接地される。
複数の上層セルウェル線(第2の配線)18は、セルアレイ領域10内の上記M2層に形成されており、複数の下層セルウェル線19により相互に接続されるとともに、セルウェル接地ドライバ12A,12Bに接続される。下層セルウェル線(第5の配線)19は、上記M2層より下層のM1層においてメモリセルが形成されていないシャント領域に形成されている。なお、各上層セルウェル線18は、セルウェル接地ドライバ12A,12B内のトランジスタ(図示せず)のドレイン端子に接続されている。上層セルウェル線18は、セルウェル接地ドライバ12A,12B内のトランジスタの動作により接地される。
一般に、NAND型フラッシュメモリでは、大容量化と性能向上を図るため、微細化と高集積化が進められている。このため、セルアレイ領域内にマトリクス状に形成されるメモリストリング同士は密集し、上述のシャント領域も狭まりつつある。すなわち、大容量化と性能向上に伴って微細化と高集積化が進行した場合、ビット線方向に配置されるセンスアンプ回路や周辺回路に接続される配線密度が高くなり、ビット線方向にセルソース線やセルウェル線を更に増やすことが困難になってきている。このため、例えば、セルアレイ領域より外部の周辺回路領域に接地ドライバを配置し、セルアレイ領域内から外部の接地ドライバにセルソース線とセルウェル線を通すことが試みられている。しかし、この場合、セルソース線とセルウェル線の配線距離が長くなり、配線抵抗が大きくなる可能性があるため、好ましくない。
図1に示したようなセルアレイ領域内のチップレイアウトにおいて、大容量化と性能向上のために微細化と高集積化を進めた場合、ビット線と平行に配置される配線(ビット線BLや電源線等)数が多くなり配線密度も高くなる。このため、セルアレイ領域外のビット線方向に接地ドライバを配置し、セルアレイ領域内のビット線BLを形成した層と同一層にビット線方向にセルウェル線とセルソース線を通すことは困難である。
そこで、図1に示すNAND型フラッシュメモリ1では、セルアレイ領域10外のロウデコーダ11A,11B側に接地ドライバ12A,12B,13A,13Bを配置し、電源線(第3の配線)16とセルウェル線(第2の配線)19とセルソース線(第1の配線)20とをセルアレイ領域10内のビット線BLを形成した層と異なる層に形成することにより、セルウェル線19とセルソース線20の抵抗値を低くし、電源線16もビット線方向に通すことを可能にする構成とした。
次に、図1のセルアレイ領域10内に点線で示す注目領域10Aの断面構成について、図2〜図7を参照して説明する。図2は注目領域10Aを拡大した平面図である。図3は図2のA−B線の断面構成を示す図である。図4は図2のC−D線の断面構成を示す図である。図5は注目領域10Aの拡大図である。図6は図5のE−F線の断面構成を示す図である。図7は図6のG−H線の断面構成を示す図である。なお、図2〜図7において、図1に示した構成と同一の構成部分には同一符号を付している。
図2において注目領域10Aの概略寸法を示すため、注目領域10A外に「100μm〜300μm」と「10μm〜300μm」を示している。図中に示す一点鎖線A−Bの一部分の断面構成を図3に示す。
図3において、最下層となるM0層にはセルソース領域23が形成されている。このM0層のセルソース領域23は、図1及び図2の平面図では見えていない層である。M0層より上のM1層には、ビット線BLと下層セルウェル線19と下層セルソース線20が形成されている。M1層より上のM2層には、電源線16と上層セルソース線17が形成されている。下層セルウェル線19と下層セルソース線20は、セルアレイ領域10内のM1層のビット線BLの形成方向に沿って配置され、ビット線BLが形成されていないシャント領域に形成されている。上層セルソース線17と下層セルソース線20とセルソース領域23は、Viaにより相互に接続されている。また、図3では、後述するC−D断面の位置を示している。
次に、図2に示す一点鎖線C−Dの一部分の断面構成を図4に示す。図4において、M0層より下の層にはPウェル等からなる基板22が配置されている。基板22とM0層の間には、メモリセルとなるセルトランジスタのフローティングゲートFGと、セルトランジスタを選択するためのワード線WLが、それぞれ複数形成されている。また、これらフローティングゲートFGとワード線WLを形成した層には、各メモリストリングを選択するためのソース側選択ゲートSSGとビット線側選択ゲートBSGが、それぞれ複数形成されている。また、図4では、A−B断面の位置を示している。
また、図4においてM0層とM1層とM2層には、図3に示した断面構成と同様に、セルソース領域23と、ビット線BLと、上層セルソース線17がそれぞれ形成されている。セルソース領域23とビット線BLは、それぞれViaにより基板22に接続されている。
次に、図5に示す注目領域10A内の一点鎖線E−Fの一部分の断面構成を図6に示す。なお、図5に示す注目領域10Aの拡大図は、図2に示した拡大図と同一であり、一点鎖線E−F,G−Hの位置が異なるだけである。
図6では、M1層に形成された下層セルウェル線19と、M2層に形成された上層セルウェル線18とがViaにより接続されていることを示している。下層セルウェル線19と下層セルソース線20は、セルアレイ領域10内のM1層のビット線BLの形成方向に沿って配置され、ビット線BLが形成されていないシャント領域に形成されている。図5において、M0層とM1層の構成は、図3に示した断面構成とほぼ同一であるため説明を省略する。また、図5では、後述するG−H断面の位置を示している。
次に、図5に示す一点鎖線G−Hの一部分の断面構成を図7に示す。図7では、M1層に形成された下層セルウェル線19がViaにより基板22に接続されていることを示している。図7において、M0層にはセルソース領域23が形成され、M2層には電源線16と上層セルソース線17と上層セルウェル線18が形成されている。
以上のように、本第1の実施の形態に係るNAND型フラッシュメモリ1では、セルウェル線とセルソース線を、ビット線BLが形成されたM1層に下層セルウェル線19と下層セルソース線20を形成し、M1層より上層のM2層に上層セルソース線17と上層セルウェル線18を形成した。そして、これら下層セルウェル線19と下層セルソース線20と、上層セルソース線17と上層セルウェル線18とをViaにより相互に接続するようにした。また、下層セルウェル線19と下層セルソース線20は、M1層のメモリセルが形成されていないシャント領域に形成するようにした。
したがって、セルアレイ領域10内のM2層に上層セルソース線(第1の配線)17と上層セルウェル線(第2の配線)18を形成することにより、上層セルソース線17と上層セルウェル線18をビット線方向に通すことが可能になる。また、ワード線方向に配置した接地ドライバ12A,12B,13A,13Bと、上層セルソース線17と上層セルウェル線18とを接続することが可能になる。すなわち、セルアレイ領域10外に上層セルソース線17と上層セルウェル線18とを引き回すことがなくなり、上層セルソース線17と上層セルウェル線18の各配線抵抗を低減することが可能になる。
さらに、本第1の実施の形態に係るNAND型フラッシュメモリ1では、セルアレイ領域10内のM2層に電源線16を分割せずに形成した。その結果、電源線16もビット線方向に通すことが可能になった。
(第2の実施の形態)
本第2の実施の形態では、上記第1の実施の形態で用いた電源線16の構成を変更した例について説明する。
本第2の実施の形態では、上記第1の実施の形態で用いた電源線16の構成を変更した例について説明する。
図8は、第2の実施の形態に係るNAND型フラッシュメモリ30の構成を示す平面図である。図8において、図1に示したNAND型フラッシュメモリ1と同一の構成部分には同一符号を付して、その構成説明を省略する。また、図8において、セルアレイ領域10内の構成は、図1に示したセルアレイ領域10内の構成とほぼ同一である。このため、図2〜図7に示した断面構成も同一であり、その図示と説明は省略する。
図8に示すNAND型フラッシュメモリ30では、セルアレイ領域10内のM2層に電源線16,31を分割せずに形成した。さらに、図8の下端部には、メモリチップの外部に設置される電源等と接続するための電源パッド21,32を設けている。電源パッド21は、複数の電源線16と接続される。電源パッド32は、複数の電源線31と接続される。
各電源線16,31は、その両端部が周辺回路15A,14Bに接続されており、各メモリセルに対して2種類の電源電圧(Vdd,Vss等)を分けて供給する配線である。
以上のように、本第2の実施の形態に係るNAND型フラッシュメモリ30では、M2層に電源線16,31を分けてビット線方向に通す構成とした。このため、2種類の異なる電源電圧を供給する配線をセルアレイ領域10内に通すことが可能になる。
(第3の実施の形態)
本第3の実施の形態では、上記第1の実施の形態で用いたロウデコーダ11A,11Bと接地ドライバ12A,12B,13A,13Bの構成を変更した例について説明する。
本第3の実施の形態では、上記第1の実施の形態で用いたロウデコーダ11A,11Bと接地ドライバ12A,12B,13A,13Bの構成を変更した例について説明する。
図9は、第3の実施の形態に係るNAND型フラッシュメモリ40の構成を示す平面図である。図9において、図1に示したNAND型フラッシュメモリ1と同一の構成部分には同一符号を付して、その構成説明を省略する。また、図9において、セルアレイ領域10内の構成は、図1に示したセルアレイ領域10内の構成とほぼ同一である。このため、図2〜図7に示した断面構成も同一であり、その図示と説明は省略する。
図9に示すNAND型フラッシュメモリ40では、セルアレイ領域10外の図中右端部の片側にロウデコーダ41とセルウェル接地ドライバ42とセルソース接地ドライバ43とを纏めて配置した構成としている。この場合、上層セルソース線17と上層セルウェル線18は、セルソース接地ドライバ43とセルウェル接地ドライバ42にそれぞれ接続される。
以上のように、本第2の実施の形態に係るNAND型フラッシュメモリ40では、セルアレイ領域10外の片側にロウデコーダ41とセルウェル接地ドライバ42を配置し、セルアレイ領域10内のM2層に形成した上層セルソース線17と上層セルウェル線18を接続する構成とした。
したがって、セルアレイ領域10外に上層セルソース線17と上層セルウェル線18とを引き回すことがなくなり、上層セルソース線17と上層セルウェル線18の各配線抵抗を低減することが可能になる。
なお、上記第1〜第3の実施の形態では、電荷蓄積領域としてフローティングゲートを備えるNAND型フラッシュメモリに適用した場合を示したが、これに限定するものではない。例えば、フローティングゲートを備えず、電荷蓄積領域として酸窒化膜等を有するMONOS(Metal Oxide Nitride Oxide Silicon)型フラッシュメモリ等にも適用可能である。
1,30,40…NAND型フラッシュメモリ、10…セルアレイ領域、11A,11B,41…ロウデコーダ、12A,12B,42…セルウェル接地ドライバ、13A,13B,43…セルソース接地ドライバ、16,31…電源線、17…上層セルソース線、18…上層セルウェル線、19…下層セルウェル線、20…下層セルソース線、BL…ビット線。
Claims (5)
- 複数のメモリセルが直列に接続されたメモリストリングがマトリクス状に配置されたセルアレイと、
前記メモリストリングに接続されたビット線と、
前記メモリセルのセルソース線に接続された第1の配線と、
前記メモリセルのセルウェル線に接続された第2の配線と、
前記セルアレイ領域外に配置された回路に電源電圧を供給する第3の配線と、
前記ビット線の形成方向に沿って配置された第4の配線と、
前記ビット線の形成方向に沿って配置された第5の配線と、を備え、
前記セルアレイ領域内の前記ビット線が形成された層より上層に前記第1の配線と前記第2の配線と前記第3の配線とが形成され、前記セルアレイ領域内の前記ビット線が形成された層に前記第4の配線と前記第5の配線が形成され、前記第1の配線と前記第4の配線が接続され、前記第2の配線と前記第5の配線が接続されたことを特徴とする不揮発性半導体記憶装置。 - 前記セルアレイ領域外に配置されたロウデコーダと、
前記ロウデコーダの配置領域に配置され、前記セルソースを接地するセルソース接地ドライバと、を備え、
前記第1の配線は、前記セルソースと前記セルソース接地ドライバとを接続することを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記セルアレイ領域外に配置されたロウデコーダと、
前記ロウデコーダの配置領域に配置され、前記セルウェルを接地するセルウェル接地ドライバと、を備え、
前記第2の配線は、前記セルウェルと前記セルウェル接地ドライバとを接続することを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。 - 前記第3の配線は、前記セルアレイ領域内の前記ビット線の形成方向に沿って分割されずに形成されたことを特徴とする請求項1乃至3の何れか一項に記載の不揮発性半導体記憶装置。
- 前記第4の配線と前記第5の配線は、前記セルアレイ領域内の前記メモリセルが形成されていない領域に配置されたことを特徴とする請求項1乃至3の何れか一項に記載の不揮発性半導体記憶装置。
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