DE4111708C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und ein Verfahren zum Ersetzen fehlerhafter Speicherzellen in einer Halbleiterspeichereinrichtung.

Eine Halbleiterspeichereinrichtung umfaßt eine Mehrzahl von in Zei­ len und Spalten angeordneten Speicherzellen, wobei die Anzahl der Zellen von der Speicherkapazität abhängt. Wenn die Anzahl der Zellen vergrö­ ßert wird, wird die Wahrscheinlichkeit für eine defekte Speicherzelle ebenfalls vergrößert. Die Halbleiterspeichereinrichtung kann nicht mit ei­ ner defekten Speicherzelle verwendet werden.

Herkömmlicherweise wird eine Redundanzspeicherzellenanordnung in den Zeilen und Spalten einer normalen Speicherzellenanordnung angeord­ net, um eine Halbleiterspeichereinrichtung unabhängig von einer defekten Speicherzelle zu betreiben, wodurch die Ausbeute für die Halbleiterspei­ chereinrichtung vergrößert wird. Ein derartiges, herkömmliches Repara­ turverfahren zum Ersetzen einer defekten Speicherzellenanordnung durch eine redundante Zellenanordnung wird im allgemeinen durch einen Laser oder elektrische Redundanzvorrichtungen durchgeführt.

Eine elektrische Redundanzvorrichtung für eine Halbleiterspeicher­ einrichtung ist in US-PS 43 92 211 offengelegt. Bei dieser muß ein Strom mit hoher Spannung verwendet werden, um eine Sicherung zu schmelzen, weswegen die Größe des diesen Strom leitenden Transistors hinreichend groß sein muß. Also wird die Chipfläche vergrößert und der Hochspannungsstrom verursacht eine Beschädigung am Chip.

Um die Nachteile der elektrischen Redundanzeinrichtung zu umge­ hen, wurde eine Laserredundanzvorrichtung mit hohen Kosten in US-PS 42 28 528 vorgeschlagen. Bei dieser wird ein Laser verwendet, um die Sicherungen der Zeilen oder Spalten mit einer defekten Zelle zu durchtrennen. In diesem Fall muß eine Sicherung für jede der Bit- und Wortleitungen, die mit der Speicherzellenanordnung verbunden sind, ver­ bunden sein, damit die Wort- oder Bitleitung mit einer defekten Speicher­ zelle abgetrennt werden kann. Mit zunehmender Speicherkapazität nimmt der Abstand zwischen in den Wort- und Bitleitungen angeordneten Siche­ rungen ab. Demzufolge muß die Größe des Laserpunktes zum Durchtren­ nen der Sicherung verringert werden, sonst können die angrenzenden, normalen Wort- oder Bitleitungen oder deren Sicherungen beim Durch­ trennen der Sicherung einer mit einer defekten Speicherzelle verbun­ denen Wort- oder Bitleitung beschädigt werden.

Wenn zum Beispiel der Durchmesser des Lichtpunktes 4-5 Mikrome­ ter für ein 256K DRAM beträgt, sollte er 2,5-4 Mikrometer im Falle eines 1M DRAM betragen und noch weiter im Falle eines 4M DRAM verringert werden, so daß eine Laservorrichtung zum Erhalten eines kleineren Licht­ flecks mit einer sehr geringen Toleranz verwendet werden muß. Folglich ist es unmöglich, die Laservorrichtung praktisch auf eine hochintegrierte Speichervorrichtung im Megabitbereich anzuwenden.

In einem solchen Fall wurde ein Verfahren zum Dekodieren einer Ersatzspeicherzelle, also einer redundanten Speicherzelle, durch eine in­ terne Adressierung, wenn eine normale Speicherzelle einen Defekt besitzt, vorgeschlagen. In Fig. 1 ist ein Blockdiagramm einer Halbleiterspeicher­ vorrichtung, die die interne Adreßdekodierung verwendet, gezeigt. Je­ weils auf den rechten und den linken Seiten des Isoliergates 4 sind eine linke, normale Zellenanordnung 1 mit einer linken, redundanten Zellenan­ ordnung 3 und eine rechte, normale Zellenanordnung 5 mit einer rechten, redundanten Zellenanordnung 7 angeordnet. Die Speicherzellengruppen besitzen jeweils Leseverstärker 2 und 6. Ein Eingabe/Ausgabegate 8 ist zwischen der rechten, redundanten Speicherzellenanordnung 7 und den Eingabe/Ausgabeleitungen IO und angeordnet.

Also besitzt jede der normalen Zellenanordnungen eine entspre­ chende redundante Zellenanordnung, die durch einen entsprechenden De­ kodierer 9 oder 10 entsprechend einem Redundanzadreßsignal RAi aus ei­ nem Sicherungsschaltkreis ausgewählt wird. Wenn mit anderen Worten die linke, normale Zellenanordnung 1 einen Defekt besitzt, wird die linke, re­ dundante Zellenanordnung 3 verwendet, während in dem Fall, daß die rechte, normale Zellenanordnung 5 einen Defekt besitzt, die rechte, re­ dundante Zellenanordnung 7 verwendet wird. Also wird die Fläche eines Halbleiterspeicherchips mit einer Mehrzahl von Speicherzellengruppen be­ trächtlich vergrößert, da auf beiden Seiten des Isoliergates 4 eine jewei­ lige redundante Zellenanordnung angeordnet werden muß. Das macht es sehr schwer, die Halbleiterspeichervorrichtung hoch zu integrieren. Dar­ über hinaus wird das Lesen von Daten in der linken, redundanten Zellena­ nordnung 3 durch Übertragen der ausgelesenen Daten über den linken Leseverstärker 2, das Isoliergate 4, den rechten Leseverstärker 6 und das Eingabe/Ausgabegate 8 durchgeführt, während das Lesen der Daten in der rechten, redundanten Zellenanordnung 7 durch Übertragen der ausgelesenen Daten über den rechten Leseverstärker 6 und das Ein­ gabe/Ausgabegate S durchgeführt wird, wodurch ein unausgeglichener Leistungsverbrauch resultiert. Das kann eine Instabilität für den ge­ samten Leistungsverbrauch verursachen.

Aus IBM Technical Disclosure Bulletin Vol. 28 Nr. 2, Juli 1985, S. 792, 793, ist eine Speichereinrichtung mit redundantem Speicherbereich bekannt, bei der für das Korrigieren einzelner Bitfehler eine Fehlerkorrekturschaltung vorgesehen ist, wobei jedoch bei Auftreten mehrerer fehlerhafter Speicherzellen innerhalb eines Speicherfeldes dieses fehlerhafte Speicherfeld durch ein redundantes Speicherfeld ersetzt wird.

Aus US-PS 48 07 191 ist ebenfalls eine Halbleiterspeichereinrichtung bekannt, bei der mehreren Speicherfeldern ein redundanter Spaltenblock zugeordnet ist, so daß bei Auftreten fehlerhafter Speicherzellen in einer Spalte eines Speicherfeldes die entsprechende Spalte durch eine redundante Spalte des redundanten Spaltenblocks ersetzt werden kann. Somit werden bereits beim Auftreten einer einzelnen defekten Speicherzelle jeweils 128 Speicherzellen gleichzeitig durch eine redundante Speicherzellenspalte ersetzt.

Nachteilhaft bei den bisher bekannten redundanten Speicherbausteinen ist der Platzbedarf, der für die redundanten Speicherbereiche aufgewendet werden muß, und welcher dann bereits bei Auftreten weniger verteilter Fehler vollständig in Anspruch genommen werden muß.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung und ein entsprechendes Verfahren anzugeben, bei denen eine effektivere Ausnutzung der vorhandenen redundanten Speicherbereiche und somit eine Einsparung an redundatem Speicherbereich möglich ist.

Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 bzw. 3 gelöst.

Bevorzugte Ausgestaltungen der Erfindung werden im folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.

Fig. 1 zeigt ein Blockdiagramm einer Speichereinrichtung mit einer herkömmlichen Redundanzeinrichtung.

Fig. 2 zeigt ein Blockdiagramm einer Speichereinrichtung mit einer erfindungsgemäßen Redundanzeinrichtung.

Fig. 3 zeigt ein detailliertes Schaltkreisdiagramm der Speicherzelle und des Leseverstärkers aus Fig. 2.

Fig. 4 zeigt einen Schaltkreis zum Erzeugen eines Redundanzsteuer­ signals ΦPRE.

Fig. 5 zeigt einen Schaltkreis zum Erzeugen eines zweiten Lesesteu­ ersignals (103).

Fig. 6 zeigt einen Schaltkreis zum Erzeugen eines vierten Lesesteu­ ersignals (104).

Fig. 7 zeigt einen Schaltkreis zum Erzeugen eines ersten und drit­ ten Lesesteuersignals (101, 102).

Fig. 8 zeigt einen Schaltkreis zum Erzeugen eines Isoliersignals ΦISO.

Fig. 9 zeigt eine Tabelle der Zustände des Steuersignals.

Fig. 10 zeigt ein Zeitablaufdiagramm des Betriebs der erfindungsgemä­ ßen Einrichtung.

In Fig. 2 sind auf der linken und rechten Seite des Isoliergates 22 jeweils eine erste normale 20 und zweite normale Zellenanordnung 23 an­ geordnet. Ein mit der ersten normalen Zellenanordnung verbundener Le­ severstärker 21 ist zwischen der ersten normalen Zellenanordnung 20 und dem Isoliergate 22 angeordnet. Zwischen der zweiten normalen Zellenan­ ordnung 23 und den Eingabe/Ausgabeleitungen IO und sind der Reihe nach eine redundante Zellenanordnung 24, ein Leseverstärker 25 und ein Eingabe/Ausgabegate 26 angeordnet. Auch wenn die Leseverstärker 21 und 25 im normalen Modus verwendet werden, wird lediglich der rechte Lesever­ stärker 25, der mit der redundanten Zellenanordnung 24 verbunden ist, zum Verstärken von redundanten Zellen verwendet. Das ist ein Merkmal der erfindungsgemä­ ßen Einrichtung.

Der linke und der rechte Leseverstärker 21 und 25 empfangen je­ weils ein erstes und zweites Lesesteuersignal 101 und 103 und ein drittes und viertes Lesesteuersignal 102 und 104 von einer Steuersignalerzeu­ gungsvorrichtung 30, die ihrerseits ein Redundanzsteuersignal 100 von einem Sicherungsschaltkreis 31 empfängt. Eine Zelle aus der redundanten Zellenanordnung 24 wird entsprechend einem Redundanzauswahlsignal 106 von dem Sicherungsschaltkreis 31 ausgewählt. Die Steuersignalerzeu­ gungsvorrichtung 30 umfaßt Vorrichtungen zum Erzeugen der ersten, zweiten, dritten und vierten Steuersignale 101, 103, 102 und 104. Der Si­ cherungsschaltkreis 31 wird zum Lesen einer Adresse einer defekten Speicherzelle in Abhängigkeit von den Redundanzadreßsignalen RA1 . . . RAn verwendet.

Fig. 3 zeigt die Beziehung zwischen den normalen und redundanten Zellenanordnungen 20, 23 und 24, den linken und rechten Leseverstär­ kern 21 und 25, dem Isoliergate 22, dem Eingabe/Ausgabegate 29 und den Ausgleichsschaltkreisen 27 und 28 der Bitleitungen.

Der linke Leseverstärkerschaltkreis 21 umfaßt einen ersten Lesever­ stärker 21 a und einen zweiten Leseverstärker 21b. Der erste Lesever­ stärker 21 besteht aus zwei PMOS-Transistoren vom Speichertyp, die das erste Lesesteuersignal 101 empfangen. Der zweite Leseverstärker 21b be­ steht aus zwei NMOS-Transistoren vom Speichertyp und einem NMOS-Trei­ bertransistor, der das zweite Lesesteuersignal 103 empfängt. Der rechte Leseverstärkerschaltkreis 25 umfaßt einen dritten Leseverstärker 25a und einen vierten Leseverstärker 25b. Der dritte Leseverstärker 25a besteht aus zwei PMOS-Transistoren vom Speichertyp, die das dritte Lesesteuer­ signal 102 empfangen. Der vierte Leseverstärker 25b besteht aus zwei NMOS-Transistoren vom Speichertyp und einem NMOS-Treibertransistor, der das vierte Lesesteuersignal 104 empfängt.

Das Isoliergate 22 besteht aus Transfertransistoren, deren Kanäle jeweils mit den internen und externen Bitleitungspaaren BLO/, BLI/ verbunden sind und deren Gates gemeinsam ein Isolationssignal ΦISO empfangen. Die internen Schaltkreise des Leseverstärkers und des Isoliergates sind als herkömmliche bekannt.

Zwischen den externen und internen Bitleitungspaaren BLO/, BLI/ sind jeweils die Ausgleichsschaltkreise 27 und 28 der Bitleitun­ gen angeschlossen. Üblicherweise ist der Ausgleichspegel der Bitleitungen eines DRAM 1/2 Vcc, die an den zwischen dem externen Bitleitungspaar BLO/ angeschlossenen Ausgleichsschaltkreis 27 angelegt werden. Die normale Zellenanordnung 20 wird zwischen den ersten und zweiten Lese­ verstärkern 21a und 21b angeordnet, während die zweite normale Zellena­ nordnung 23 und die redundante Zellenanordnung 24 zwischen dem Iso­ liergate 22 und dem dritten Leseverstärker 25a angeordnet werden. Ein Eingabe/Ausgabegate 29 wird zwischen dem Ausgleichsschaltkreis 28 der internen Bitleitungen und den Eingabe/Ausgabeleitungen IO, so angeord­ net. Wie in Fig. 3 gezeigt, ist die redundante Zellenanordnung 24 nur auf der rechten Seite des Isoliergates 22 vorgesehen, was von Fig. 1 ver­ schieden ist, wo jede normale Zellenanordnung eine entsprechende redun­ dante Zellenanordnung besitzt.

In Fig. 4 wird die Erzeugung eines Redundanzsteuersignals 100 durch einen Sicherungsschaltkreis 31 der Fig. 2 gezeigt. Die zwischen dem Ausgangsanschluß des Sicherungssignals ΦFF01 und den NMOS-Tran­ sistoren, deren Gates jeweils mit den Redundanzadressignalen RA1/ . . . RAn/ verbunden sind, angeschlossenen Sicherungen wer­ den durchtrennt, wenn die entsprechenden NMOS-Transistoren von einem Adreßsignal für eine defekte Speicherzelle angetrieben werden. Wenn es also ein defektes Adreßsignal gibt, wird das Sicherungssignal ΦFF01 oder ΦFF02 "hoch". Das Redundanzsteuersignal 100 wird durch das Sicherungssignal ΦFF01 bestimmt, das die Adresse der defekten Speicherzelle angibt.

Aus ähnliche Weise ist es wohl bekannt, daß das Signal 106 zum Auswählen einer Wortleitung der redundanten Zellenanordnung 24 durch die Sicherungssignale ΦFF01 und ΦFF02 bestimmt wird, was nicht in Fig. 4 gezeigt ist.

Fig. 5 zeigt einen Schaltkreis zum Erzeugen des zweiten Lesesteu­ ersignals 103 und eines ersten Vor-Lesesteuersignals ΦRE. Das zweite Lesesteuersignal 103 und das erste Vor­ lesesteuersignal ΦRE ändern sich entsprechend dem Ausgang des NOR-Gatters 51, das das von dem Schaltkreis der Fig. 4 erzeugte Redundanz­ steuersignal 100 empfängt. Ein Resetsignal ΦRS ist während des Betriebs immer im "hohen" Zustand, und RAi, RAj und RAk stellen Redundanzsi­ gnale dar.

Fig. 6 zeigt einen Schaltkreis zum Erzeugen des vierten Lesesteu­ ersignals 104 und eines zweiten Vor-Lesesteuersignals ΦRC. Das vierte Lesesteuersignal 104 und das zweite Vor- Lesesteuersignal ΦRC werden durch das von einem NOR-Gatter 61 empfan­ gene Redundanzsteuersignal 100 bestimmt.

In Fig. 7 wird gezeigt, wie das erste oder zweite, in einen Verzöge­ rungsschaltkreis 71 eingegebene Vor-Lesesignal ΦRE oder ΦRC durch einen Treiber-PMOS-Transistor 72 als das erste oder dritte Lesesteuersi­ gnal 101 oder 102 ausgegeben wird.

In Fig. 8 wird gezeigt, wie ein an das Isoliergate 22 angelegtes Isolationssignal ΦISO auf das normale Vor-Lesesignal ΦRE reagiert.

Wie in den Fig. 4 bis 8 gezeigt, hängen das erste, zweite, dritte und vierte Lesesteuersignal 101, 103, 102 und 104 und das Isolationssi­ gnal ΦISO von dem Redundanzsteuersignal 100 ab, das von den Siche­ rungssignalen ΦFF01, ΦFF02 gebildet wird, die eine Adresse einer defekten Speicherzelle lesen.

Wenn, wie in Fig. 9 gezeigt, das Redundanzsteuersignal 100 in einem "hohen" Zustand ist (der "niedrige" Zustand im normalen Betriebsmodus), sind die Pegel des ersten Vor-Lesesignals ΦRE, des zweiten Vor-Lesesi­ gnals ΦRC, des ersten, zweiten, dritten und vierten Lesesteuersignals 101, 103, 102 und 104 und des Isolationssignals ΦISO jeweils "hoch", "niedrig", "1/2 Vcc", "niedrig", "hoch", "hoch" und "niedrig". Die Signale machen es auch möglich, die von der ersten oder zweiten normalen Zellenanordnung ausgelesenen Daten im normalen Betriebsmodus zu lesen.

In Fig. 10 wird der Betrieb des erfindungsgemäßen Schaltkreises im Redundanzmodus gezeigt. Das Bezugszeichen stellt das Zeilenadreß­ pulssignal dar, NWL den Spannungspegel der redundanten Wortleitung in der normalen Zellenanordnung, RBL den Spannungspegel der Bitleitung (oder der internen Bitleitung BLI aus Fig. 3), die mit der redundanten Zellenanordnung 24 verbunden ist, und NBL den Spannungspegel der Bitleitung (oder der externen Bitleitung BLO aus Fig. 3), die mit der er­ sten normalen Zellenanordnung verbunden ist.

Hiernach wird der Redundanzbetrieb entsprechend der vorliegenden Erfindung unter Bezugnahme auf Fig. 10 beschrieben.

Wenn eines der Adreßsignale RAi eine defekte Speicherzelle angibt, geht das Siche­ rungssignal ΦFF01 aus Fig. 4 in den "hohen" Zustand, so daß das Redun­ danzsteuersignal 100 in den "hohen" Zustand geht. Das Sicherungssignal ΦFF01 im "hohen" Zustand verursacht, daß die redundante Wortleitung RWL in den "hohen" Zustand geht. Zu diesem Zeitpunkt wird die normale Wortleitung nicht auf dem Erdpotential bleibend ausgewählt, da das entsprechende Adreßsignal eine defekte Speicherzelle angegeben hat.

Da das Redundanzsteuersignal 100 im "hohen" Zustand ist, geht der Ausgang des NOR-Gatters 51 aus Fig. 5 in den "niedrigen" Zustand, und daher gehen das zweite Lesesteuersignal 103 und das erste Vor-Lesesi­ gnal ΦRE jeweils in den "hohen" und "niedrigen" Zustand.

In der Zwischenzeit geht der Ausgang des ODER-Gatters 61 aus Fig. 6 wegen des "hohen" Zustands des Redundanzsteuersignals 100 in den "hohen" Zustand, und das vierte Lesesteuersignal 104 und das zweite Vor-Lesesignal ΦRC gehen jeweils wegen des Redundanzadreßsignals RAj oder RAk im "hohen" Zustand in den "hohen" und "niedrigen" Zustand.

Also gehen das erste und dritte Lesesteuersignal 101 und 102 aus Fig. 7 jeweils in den "niedrigen" und "hohen" Zustand.

Da das erste und zweite Lesesteuersignal 101 und 103 jeweils im "1/2 Vcc" und "niedrigen" Zustand sind, werden der erste und zweite Leseverstärker 21a und 21b aus Fig. 3 gesperrt, während der dritte und vierte Leseverstärker 25a und 25b, die mit der redundanten Zellenanord­ nung 24 aus Fig. 3 verbunden sind, betrieben werden. Also betreibt die erste oder zweite normale Zellenanordnung 20 oder 23, in der ein Defekt aufgetreten ist, nur den mit der redundanten Zellenanordnung 24 ver­ bundenen Leseverstärker, um die defekte, normale Zelle durch die redun­ dante Zelle zu ersetzen. Natürlich lesen die Leseverstärker 21a, 21b, 25a, 25b die von der normalen Zellenanordnung im normalen Betriebsmodus ausgelesenen Daten.

Wenn der dritte und vierte Leseverstärker 25a und 25b eine Leseo­ peration durchführen, werden die internen, mit der redundanten Zellena­ nordnung 24 verbundenen Bitleitungen BLI, isoliert, und hinreichend verstärkte Daten werden durch das Eingabe/Ausgabegate 29 zu den Ein­ gabe/Ausgabeleitungen IO/ übertragen. In der Zwischenzeit geht das Isolationssignal ΦISO in den "niedrigen" Zustand wegen des ersten Vor- Lesesignals ΦRE in Fig. 8 im "niedrigen" Zustand, um das externe Bitlei­ tungspaar BLO, und das interne Bitleitungspaar BLI, zu isolieren.

Der Grund, warum die Daten nur von der redundanten Zellenanord­ nung 24 gelesen werden, selbst wenn der dritte und vierte Leseverstärker 25a und 25b mit der normalen Zellenanordnung 23 verbunden sind, ist die Tatsache, daß das Sicherungssignal ΦFF01 von Fig. 4 verursacht, daß die redundante Wortleitung RWL und nicht die normale Wortleitung NWL ausgewählt wird.

Im normalen Modus geht das Redundanzsteuersignal 100 in den "niedrigen" Zustand, und das Sicherungssignal ΦFF01 ändert seinen Zu­ stand, so daß es verursacht, daß die normale Wortleitung NWL und nicht die redundante Wortleitung RWL ausgewählt wird, so daß der dritte und vierte Leseverstärker 25a und 25b von der ausgewählten, normalen Zelle ausgelesene Daten verstärken.

Wie oben beschrieben, ist es nicht nötig, jede der normalen Zel­ lenanordnungen mit einer separaten redundanten Zellenanordnung zu ver­ sehen, um entsprechend der Erfindung eine defekte Speicherzelle in einer Speichereinrichtung mit Leseverstärkern zu ersetzen (zum Beispiel in Fig. 3 die erste normale Zellenanordnung 20, die mit dem ersten und zweiten Leseverstärker 21a und 21b verbunden ist, die zweite normale Zellenanordnung 23, die mit dem dritten und vierten Leseverstärker 25a und 25b verbunden ist). In der vorliegenden Erfindung bildet eine einzige redundante Zellenanordnung 24 die Redundanz für sowohl die erste als auch die zweite Zellenanordnung 20 und 23, wodurch es möglich wird, die Größe der Speichereinrichtung zu verringern, wodurch ihr Integrationsgrad verbessert wird.

Claims (3)

1. Halbleiterspeichereinrichtung mit:
einem ersten und zweiten normalen Speicherfeld (20, 23), von denen jedes eine ihm zugeordnete Abtasteinrichtung (21, 25) aufweist, einem redundanten Speicherfeld (24) und einer Isoliereinrichtung (22), wobei das redundante Speicherfeld über eine Bitleitungen mit dem zweiten normalen Speicherfeld (23) verbunden ist und das erste Speicherfeld (20) unter Zwischenschaltung der Isoliereinrichtung (22) ebenfalls mit diesen Bitleitungen verbindbar ist,
einer Steuereinheit (30, 31), die bei Adressierung einer defekten Speicherzelle innerhalb der beiden normalen Speicherfelder (20, 23) die Wortleitungen dieser normalen Speicherfelder deaktiviert und eine entsprechende Wortleitung in dem redundanten Speicherfeld (24) aktiviert, so daß die defekte Speicherzelle innerhalb der normalen Speicherfelder durch eine Speicherzelle des redundanten Speicherfeldes ersetzt wird, wobei gleichzeitig durch Schalten der Isoliereinrichtung (22) die Verbindung zwischen den beiden normalen Speicherfeldern über die Bitleitungen unterbrochen wird.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der das redundante Speicherfeld zwischen dem zweiten normalen Speicherfeld (23) und den mit den Bitleitungen verbindbaren I/O-Leitungen angeordnet ist.

3. Verfahren zum Ersetzen fehlerhafter Speicherzellen in einer Halbleiterspeichereinrichtung mit einem ersten und zweiten normalen Speicherfeld (20, 23), von denen jedes eine ihm zugeordnete Abtasteinrichtung (21, 25) aufweist, einem redundanten Speicherfeld (24) und einer Isoliereinrichtung (22), wobei das redundante Speicherfeld über seine Bitleitungen mit dem zweiten normalen Speicherfeld verbunden ist und das erste Speicherfeld unter Zwischenschaltung der Isoliereinrichtung (22) ebenfalls mit diesen Bitleitungen verbindbar ist, wobei das Verfahren folgende Schritte aufweist:
Überprüfen, ob eine angelegte Adresse eine fehlerhafte Speicherzelle innerhalb eines normalen Speicherfeldes (20, 23) adressiert,
bei Vorliegen einer fehlerhaften Speicherzelle deaktivieren der zur fehlerhaften Speicherzelle führenden Wortleitung und aktivieren einer entsprechenden Wortleitung in dem redundanten Speicherfeld,
Aktivieren der Isoliereinrichtung (22), um die Verbindung zwischen dem ersten und zweiten Speicherfeld (20, 23) über die Bitleitungen zu unterbrechen, so daß die fehlerhafte Speicherzelle durch eine Speicherzelle in dem redundanten Speicherfeld (24) ersetzt wird und auf diese redundante Speicherzelle mit der Abtasteinrichtung (25) des zweiten normalen Speicherfelds (23) zugegriffen werden kann.