DE3855337T2 - Halbleiterspeichergerät mit verbessertem Redundanzschema - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine auf einem Halbleiter-Substrat gefertigte Halbleiter-Speichervorrichtung und insbesondere auf eine Halbleiter-Speichervorrichtung mit einer redundanten Anordung von Speicherzellen.
• Um einen Halbleiterspeicher mit einer kleinen Anzahl defekter Speicherzellen zu retten und dadurch die Ausbeute bei der Produktion zu verbessern, wurde die Redundanztechnik vorgeschlagen. Diese Redundanztechnik besteht darin, daß eine normale Speicherzellenanordnung mit einer redundanten Speicherzellenanordnung versehen wird und eine defekte Speicherzelle oder defekte Speicherzellen in der normalen Speicherzellenanordnung durch gute Speicherzellen in der redundanten Speicherzellenanordnung ersetzt werden. Um die defekte Speicherzelle in der normalen Speicherzellenanordnung durch die gute Zelle in der redundanten Speicherzellenanordnung zu ersetzen, wird der Betrieb normaler Adressdekodierer blockiert, wenn ein Redundanz-Adressdekodierer eine gute Zelle in der redundanten Speicherzellenanordnung auswählt oder bestimmt. Das obige Blockieren des Betriebs des Normal-Adressdekodierers wird erreicht, indem man das Auswahl-Ausgabesignal des Redundanz-Adressdekodierers an die Normal-Adressdekodierer als ein Blockiersignal anlegt. Die Anzahl der Normal-Adressdekodierer, wie z. B. Zeilendekodierer, ist jedoch bei einer derzeitigen Halbleiter-Speichervorrichtung mit großem Speichervermögen sehr groß, und die obige Auswahl-Ausgabe muß an solch eine große Anzahl von Adressdekodierern angelegt werden. Daher ist die Lastkapazität des Auswahl-Ausgabesignals des Redundanz- Adressdekodierers sehr groß, weshalb die Normal-Adressdekodierer das Auftreten des Auswahl-Ausgabesignals des Redundanz-Adressdekodierers bei einer hohen Geschwindigkeit nicht erkennen können, sondern über eine gewisse Verzögerungszeit hinweg warten müssen. Daher werden die Normal- Adressdekodierer so gesteuert, daß sie nach einer vorbestimmten Zeit nach dem Betrieb des Redundanz-Adressdekodierers freigegeben werden. Daher ist die mit dem Redundanzschema ausgestattete Halbleiter-Speichervorrichtung für den Einsatz mit hoher Geschwindigkeit ungeeignet.
• Die EP-A-096 359 offenbart eine Halbleiter-Speichervorrichtung, bei der eine Speicherzellenanordnung in eine Vielzahl von Unteranordnungsblöcken unterteilt ist, von denen jeder eine Vielzahl von Unterwortleitungen enthält, wobei ein Vielzahl von Gate-Anschlüssen jeweils einen mit einem zugeordneten Knoten der Unterworleitungen verbundnenen Ausgangsknoten, einen mit einem zugeordneten Knoten der Block- Auswahlleitungen verbundenen ersten Eingangsknoten sowie einen zweiten Eingangsknoten haben. Der Speicher enthält weiterhin eine Vielzahl von Hauptwortleitungen, die sich jeweils durch die Unteranordnungsblöcke erstrecken und mit dem zweiten Eingangsknoten eines zugeordneten Knotens der Gate-Anschlüsse verbunden ist. Eine der Hauptwortleitungen und eine der Block-Auswahlleitungen nehmen als Reaktion auf Adressinformation einen aktiven Pegel an, so daß eine der Unterwortleitungen ausgewählt wird. Dieses Dokument schweigt sich jedoch über eine Redundanz-Speicherschaltung aus.
• Die US-A-4 051 354 offenbart eine Halbleiter-Speichervorrichtung mit einer Redundanz-Speicherschaltung.
• Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiter-Speichervorrichtung der Redundanzbauart bereitzustellen, die bei hoher Geschwindigkeit betrieben werden kann.
• Diese Aufgabe wird durch eine Halbleiter-Speichervorrichtung nach Anspruch 1 gelöst; die Unteransprüche beziehen sich auf Verbesserungen der Erfindung.
• Gemäß der vorliegenden Erfindung werden die herkömmlichen langen Normal- und Redundanzwortleitungen in eine Vielzahl kurzer Normalsegment- und Redundanzsegment-Wortleitungen aufgespalten, und die ersten Normalwortleitung-Dekodierer zum Auswählen einer der ersten Steuerungswortleitungen arbeiten gleichzeitig mit dem zweiten, dem Redundanzwortleitungs-Dekodierer. Folglich kann die Speichervorrichtung gemäß der Erfindung mit hoher Geschwindigkeit arbeiten.
• Fig. 1 ist ein schematisches Blockdiagramm einer herkömmlichen Halbleiter-Speichervorrichtung;
• Fig. 2 ist ein schematisches Blockdiagramm einer Halbleiter-Speichervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 3 ist ein schematisches Blockdiagramm einer Halbleiter-Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung; und
• Fig. 4 ist ein schematisches Schaltbild von Verstärkern mit Block-Gate-Anschlüssen, die bei den Speichervorrichtungen in Fig. 2 und 3 verwendet werden.
• Anhand von Fig. 1 wird eine herkömmliche Halbleiter-Speichervorrichtung der Redundanzbauart erklärt. Eine normale Speicherzellenanordnung 10 enthält eine Vielzahl statischer Speicherzellen MC, die jeweils aus einem Flip-Flop bestehen, das mit normalen Wortleitungen NW-1 bis NW-m in Zeilen und einer Vielzahl von Bit-Leitungspaaren BL1, 1 bis Bln, n in Spalten verbunden ist. Eine redundante Speicherzellenanordnung 16 enthält eine Vielzahl von Speicherzellen MC, die mit den in Zeilen angeordneten redundanten Wortleitungen RW1, RW2 und den Bit-Leitungspaaren verbunden sind, die auch der normalen Anordnung 10 angehören. Die normalen Wortleitungen NW-1 bis NW-m sind jeweils mit Normalwortleitungs-Dekodierern ND-1 bis ND-m verbunden. Die redundanten Wortleitungen RW1, RW2 sind jeweils mit Redundantwortleitung-Dekodierern RD1, RD2 verbunden. Jeder der normalen Dekodierer und der redundanten Dekodierer enthält ein NAND-Gatter, das Zeilenadresssignale AR in einer vorbestimmten Kombination empfängt, sowie einen Inverter 12. Die Ausgaben der redundanten Dekodierer RD-1 und RD-2 werden an Eingaben eines NOR-Gatters 13 gelegt, dessen Ausgang als ein Blockiersignal FR an die Eingänge der NAND- Gatter 11 des jeweiligen normalen Dekodierers ND-1 bis ND-m angelegt wird. Wenn eine der redundanten Wortleitungen ausgewählt wird, erzeugt das NOR-Gatter einen niedrigen Pegel des Signals FR so daß die Ausgänge aller normaler Dekodierer zwangsweise auf einem niedrigen, den Nichtauswahl-Pegel gesetzt werden. Wenn dann die redundanten Wortleitungen RW- 1 und RW-2 allesamt in einem Nichtauswahl-Zustand sind, sind alle redundanten Wortleitungen RW-1 und RW-2 auf einem niedrigen Nichtauswahl-Pegel, während das Signal FR auf einem hohen Pegel ist, so daß die Normalwortleitungs-Dekodierer ND-1 bis ND-m freigegeben werden, um in Übereinstimmung mit den Zeilenadresssignalen auszuwählen. Wenn andererseits eine der redundanten Wortleitungen RW-1 und RW-2 ausgewählt wird, wird das Signal FR auf einen niedrigen Pegel verschoben, um alle Normalwortleitung-Dekodierer ND-1 bis ND-m zu inaktivieren, so daß alle normalen Wortleitungen NW-1 bis NW-m in einen Nichtauswahl-Zustand gebracht werden.
• Ein Spaltendekodierer empfängt Spalten-Adresssignale AC und wählt ein Paar Spaltenauswahltransistoren QY11, QY12 - QYn1, QYn2 auf bekannte Weise derart aus, daß ein ausgewähltes Bitleitungspaar mit einem Datenleitungspaar DL, elektrisch verbunden wird, das wiederum mit einem Paar Eingangsanschlüssen eines Datenausgabeverstärkers 15 verbunden ist.
• In der oben beschriebenen herkömmlichen Wortleitungssubstitution-Redundanzschaltung wird das Signal FR in alle Normalwortleitungs-Dekodierer ND-1 bis ND-m eingegeben, weshalb die Last, die durch das Signal FR angetrieben werden muß, groß ist. Wenn eine redundante Wortleitung ausgewählt wird, kann somit eine normale Wortleitung ungewollterweise ausgewählt werden, bevor die Normalwortleitung-Dekodierer als Reaktion auf das Signal FR inaktiviert werden, was zu einer Mehrfachauswahl von sowohl einer redundanten als auch einer normalen Wortleitung führt.
• Anhand von Fig. 2 wird eine Halbleiter-Speichervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung erklärt.
• Die normale Speicherzellenanordnung 10 in Fig. 1 ist in eine Vielzahl normaler Unteranordnungen 10-1 bis 10-K unterteilt (K ist vorzugsweise kleiner als m), und die redundante Anordnung 16 in Fig. 1 ist ebenso in eine Vielzahl redundanter Unteranordnungen 16-1 bis 16-K unterteilt. Normalsegment-Wortleitungen BW11 bis BWm1 sind in Zeilen angeordnet, und j Bitleitungspaare BL1, bis BLj, sind in Spalten in der normalen Unteranordnung 10- 1 angeordnet. Die Zahlen "j" und "K" haben die Beziehung "j" x "K" = "n" (n ist die Anzahl der Bitleitungspaare in Fig. 1). Andere normale Unteranordnungen 10-2 bis 10-K haben dieselbe Anordnung von Speicherzellen NC, und zwar "n" Normalsegment-Wortleitungen und "j" Bitleitungspaare.
• Die redundante Unteranordnung 16-1 enthält Redundanzssegment-Wortleitungen RW11 und RW12, "j" Bitleitungspaare BL1, - BLj, sowie Speicherzellen. Andere redundante Unteranordnungen 16-2 bis 16-K haben dieselbe Anordnung wie die redundante Unteranordnung 16-1. Die Normalsegment-Wortleitungen BW11 bis BWm1 in der Unteranordnung 10-1 sind jeweils mit Ausgängen der NOR-Gatter NG11 bis NG1m verbunden. Bei den NOR-Gattern NG11 - NG1m sind die ersten Eingänge mit Normalwort-Steuerungsleitungen NW-1 bis NW-m verbunden, die jeweils mit Normalwortleitung-Dekodieren ND'-1 bis ND'-m verbunden sind, während die zweiten Eingänge der NOR-Gatter NG11 bis NG1m ein Blockfreigabesignal FN1 empfangen, das von einem Blockdekodierer BD-1 erzeugt wird.
• Die Redundanzsegment-Wortleitungen RW11 und RW21 in der redundanten Unteranordnung 10-1 sind mit Ausgängen der NOR- Gatter RG11 und RG21 verbunden. Erste Eingänge der NCR-Gatter RG11 und RG12 sind mit Redundantwort-Steuerungsleitungen RW-1 und RW-2 verbunden, die jeweils durch die Redundantwortleitung-Dekodierer RD'-1 und RD-2 angesteuert werden. Den zweiten Eingängen der NOR-Gatter RG11 und RG21 werden redundante Blockfreigabesignale FR1 von dem Blockdekodierer BD1 zugeführt. Weitere Normalsegment-Wortleitungen und redundante Wortleitungen in anderen Unteranordnungen sind ähnlich angeordnet, wie gezeigt.
• Der Blockdekodierer BD-1 enthält ein NAND-Gatter, das einen ersten Teil von Spaltenadresssignalen (AC1) in einer vorbestimmten Kombination empfängt, ein NOR-Gatter 23, welches das Ausgabesignal des NAND-Gatters 22 und ein von einem NAND-Gatter 21 erzeugtes Steuerungssignal FR' empfängt, sowie Inverter 24 bis 26. Der Blockdekodierer BD-1 bestimmt im Betrieb, ob entweder die normale Unteranordnung 10-1 oder die redundante Unteranordnung 16-1 ausgewählt werden soll oder nicht.
• Bei diesem Ausführungsbeispiel ist der Auswahlpegel der Normalwort-Steuerungsleitungen NW-1 bis NW-m und der Redundantwort-Steuerungsleitungen der niedrige Pegel (Masse). Auch die aktiven Auswahlpegel der Signal FN1 - FNK, FR1 - FRK sind die niedrigen Pegel. Die Blockdekodierer BD-1 bis BD-K erzeugen auch Erfassungssteuerungssignale FS1 bis FSK, welche an die Blockerfassungsverstärker 20-1 bis 20-K angelegt werden. Der aktive Pegel des Erfassungssteuerungssignals ist der hohe Pegel (VDD), und einer der Blockerfassungsverstärker, der für die ausgewählte Unteranordnung vorgesehen ist, wird durch den aktiven Pegel des an ihn angelegten Erfassungssteuerungssignals freigegeben, so daß die von der ausgewählten Unteranordnung ausgelesenen Daten auf den Datenleitungen DL' und erzeugt werden. Der Spaltendekodierer 14' empfängt einen zweiten Teil der Spaltenadresssignale (AC2) und erzeugt "j"Spaltendekodierungssignale Y1 - Yj. Die Spaltendekodierungssignale Y1 - Yj werden an die Paare der Transfer-Gatter QY11, QY12 - QYj1, QYj2 für die jeweiligen Unteranordnungen angelegt, so daß das ausgewählte Bitleitungspaar mit einem Paar Blockdatenleitungen BDL1, elektrisch verbunden wird. Da die Anzahl an mit den jeweiligen Blockdatenleitungen verbundnen Transfer-Gattern QYi1, QYi2 im Vergleich zu dem Fall von Fig. 1 um einen Faktor "K" klein gemacht wird, wird ein auf dem ausgewählten Bit-Leitungspaar ausgelesenes Signal rasch zu dem Datenausgabeverstärker 15 übertragen. Ein Beispiel der Anordnung des Blockerfassungsverstärkers ist in Fig. 4 gezeigt. Der Verstärker 20-1 enthält ein Paar Eingangstransistoren Q11 und Q12, dessen Gate-Anschlüsse mit BDL1 bzw. verbunden sind sowie einen Freigabetransistor Q10 mit einem Gate-Anschluß, der FS1 empfängt. Ein Paar Verarmungstransistoren Q13 und Q14 dienen als gemeinsame Lastelemente für die Verstärker 20-1 bis 20-K. Wenn das Signal FS1 den hohen Pegel annimmt, wird der Verstärker 20-1 freigegeben, und der Zustand von DL' und wird durch die Pegel von BDL1 und bestimmt.
• Im folgenden werden nun Betriebsweisen der Vorrichtungen von Fig. 2 beschrieben.
• Zunächst wird der Fall erklärt, bei dem eine Speicherzelle in einer der normalen Unteranordnungen zum Auslesen ausgewählt wird, insbesondere der Fall, bei dem die Normalsegment-Wortleitung BW11 und das Bit-Leiungspaar BL1, ausgewählt wird.
• Die an das NAND-Gatter 11 des Normalwortleitungs-Dekodierers ND-1 angelegten Zeilenadresssignale befinden sich alle auf dem hohen Pegel, so daß die Steuerungswortleitung NW-1 auf den selektiven niedrigen Pegel gebracht wird, während die Ausgänge der andereren Normalworleitungs-Dekodierer und der Redundantwortleitungs-Dedkodierer auf dem nicht-selektiven hohen Pegel sind.
• Wenn die Spaltenadresssignale (AC1), die in das NAND-Gatter 22 des Blockdekodierers BD-1 eingegeben werden, alle den hohen Pegel annehmen, erzeugt das NAND-Gatter 22 des Blockdekodierers BD-1 die Ausgabe mit niedrigem Pegel. In diesem Fall befinden sich alle Redundantwortleitung-Dekodierer RD'-1 und RD'-2 in dem Nichtauswahl-Zustand und erzeugen den hohen Nichtauswahl-Pegel. Daher erzeugt das NAND-Gatter 21 den niedrigen Pegel des Steuerungssignals FR'. Folglich befinden sich beide Eingaben des NOR-Gatters 23 des Blockdekodierers BD-1 auf dem niedrigen Pegel, und das Signal FN1 wird zu dem aktiven niedrigen Pegel gemacht. Die Signale FR1 und FS1 sind jeweils auf dem niedrigen Pegel und dem hohen Pegel. Daher wird die Normalsegment-Wortleitung BW-11 durch das NOR-Gatter NG11 ausgewählt. Andere Normalsegment-Wortleitungen und die Redundantsegment-Wortleitungen werden hingegen nicht ausgewählt. Somit erscheinen Daten, die in den mit BW11 verbundenen Speicherzellen gespeichert sind, auf den Bit-Leitungen in der Unteranordnung 10-1.
• Als Reaktion auf die Spaltenadresssignale (AC2) dreht der Spaltendekodierer 14' den Ausgang Y1 auf dem selektiven hohen Pegel mit anderen Y2 - Yj auf den nicht-selektiven tiefen Pegel. Entsprechend wird das Bit-Leitungspaar BL1, elektrisch mit dem Paar Blockdatenleitungen BDL1, elektrisch verbunden, und die Daten bei BL1, BL1 werden auf die Eingänge des Verstärkers 20-1 übertragen, der durch den hohen Pegel von FS1 freigegeben wird. Somit wird das ausgelesene Signal durch den Verstärker 20-1 verstärkt und durch den Datenausgabeverstärker 15 weiter verstärkt, um an dem Ausgabeanschluß AUS extern ausgelesen zu werden.
• Als nächstes wird nun der Fall erklärt, bei dem eine Speicherzelle in einer der redundanten Unteranordnungen, insbesondere die mit der Redundantsegment-Wortleitung RW21 verbundene Speicherzelle und das Bit-Leitungspaar BL1, in der redundanten Unteranordnung 16-1, ausgewählt wird.
• Die an das NAND-Gatter des Redundantwortleitungs-Dekodierers RD'-2 angelegten Zeilenadresseingabesignale befinden sich alle auf dem hohen Pegel, so daß die Redundantwort- Steuerungsleitung RW-2 auf den selektiven tiefen Pegel gebracht wird. Die nicht ausgewählten Normalwortleitung-Dekodierer ND'-1 bis ND'-m und die anderen nicht ausgewählten Redundantwortleitung-Dekodierer RD'-1 erzeugen hingegen die nicht selektiven Ausgaben mit hohem Pegel.
• In diesem Fall erzeugt einer der Normalwortleitung-Dekodierer ND'-1 bis ND'-m die niedrige Ausgabe des Auswahlpegels. Da der Ausgang des NAND-Gatters 11 von RD'-2 auf dem niedrigen Pegel ist, erzeugt das NAND-Gatter 21 die Ausgabe mit hohem Pegel, so daß der ausgewählte Blockdekodierer BD-1 den hohen Pegel des Signals FN1 mit dem niedrigen aktiven Pegel von FR1 und dem hohen aktiven Pegel von FS1 erzeugt. Daher werden die Ausgänge der NOR-Gatter NG11 - NGm1 für die normale Unteranordnung 10-1 zwangsweise auf den nicht selektiven hohen Pegel eingestellt. Daher erzeugt nur das NOR-Gatter RG21 das hohe Auswahl-Ausgangssignal, so daß die mit der Redundantsegment-Wortleitung RW21 verbundenen Speicherzellen adressiert werden.
• Dann wird das Signal zwischen dem Bit-Leitungspaar BL1, über QY11 und QY12 zu BDL1, übertragen und durch den freigegebenen Verstärker 20-1 auf ähnliche Weise wie bei der weiter oben beschriebenen Betriebsart verstärkt.
• Gemäß diesem Ausführungsbeispiel werden anstelle langer herkömmlicher Wortleitungen Normalsegment- und Redundantsegment-Wortleitungen verwendet, weshalb die die jeweiligen Segmentwortleitungen belastenden Kapazitäten klein gemacht werden. Auch das Paar Blockdatenleitungen wird für die jeweiligen Unteranordnungen bereitgestellt, weshalb das zwischen dem ausgewählten Bit-Leitungspaar ausgelesene Signal über den Blockverstärker mit hoher Geschwindigkeit verstärkt wird.
• Wenn der Redundantwortleitung-Dekodierer ausgewählt wird, wird jegliche Auswahl der Ausgänge der NOR-Gatter, wie z. B. NG11- NG1m, durch die Ausgabe, wie z. B. FN1 von dem Blockdekodierer, blockiert, anstatt den Normalwortleitung- Dekodierer zu blockieren. Somit können die Normalwortleitung-Dekodierer gleichzeitig mit dem Redundantwortleitung- Dekodierer im Betrieb sein, ohne daß der Betrieb der redundanten Dekodierer abgewartet werden muß. Daher kann die Auswahl der Speicherzelle mit hoher Geschwindigkeit erreicht werden.
• In Fig. 3 wird eine Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung erklärt. In Fig. 3 sind die Abschnitte von Elementen, die denjenigen in Fig. 2 entsprechen, mit denselben oder ähnlichen Bezugsziffern versehen.
• Die Speichervorrichtung des zweiten Ausführungsbeispiels zeichnet sich dadurch aus, daß die Normalwortleitung-Dekodierer ND''-1 bis ND''-m und die Redundantwortleitung-Dekodierer RD''-1, RD''-2 die Auswahl-Ausgaben mit hohem Pegel und die Nicht-Auswahl-Pegel mit niedrigem Pegel erzeugen und daß die Blockdekodierer BD'-1 bis BD'-K den aktiven hohen Pegel der Signale F'N1 - F'NK sowie F'R1 - F'RK erzeugen. Somit ist die Phasenbeziehung der Ausgänge der jeweiligen Wortleitung-Dekodierer und der Block-Dekodierer bezüglich des Ausführungsbeispiels von Fig. 2 entgegengesetzt. Entsprechend werden anstelle der NOR-Gatter NG11 - NGmK, RG21 - RG2K in Fig. 2 die AND-Gatter AG11 - AGmK, RG'21 - RG'2K in der vorliegenden Erfindung verwendet.
• Wie oben beschrieben wurde, ist die vorliegende Erfindung im Gegensatz zu dem herkömmlichen redundanten Speicher, bei dem das Blockiersteuerungssignal - welches dann erzeugt wird, wenn eine redundante Wortleitung ausgewählt wird - in Normalwortleitung-Dekodierer eingegeben wird, die vorliegenden Erfindung so ausgelegt, daß das Steuerungssignal in Blockdekodierer eingegeben wird, um Unteranordnungen auszuwählen, welche durch Unterteilen von Speicherzellen in zwei oder mehr Speicherzellengruppen gebildet werden, und wobei weiterhin die Anzahl von Blockdekodierern kleiner gemacht wird als die Anzahl von Normalwortleitung-Dekodierern, um dadurch die Last zu verringern, die durch das Steuerungssignal angesteuert werden muß. Somit wird die erforderliche Zeit zum Erzeugen eines Steuerungssignals, wenn eine redundante Wortleitung ausgewählt wird, verringert, so daß es vorteilhaft möglich wird, das Auftreten einer Fehlfunktion zu verhindern, bei der sowohl eine Normalblock-Wortleitung und eine Redundantblock-Wortleitung ungewollt ausgewählt werden.

Claims (5)

1. Halbleiter-Speichervorrichtung, welche aufweist:

eine Anzahl von Speicherblöcken (10-1 bis 10-k), jeweils mit einer Anzahl von Normalsegment-Wortleitungen (BW), zumindest einer Redundantsegment-Wortleitung (RW11), einer Anzahl normaler Speicherzellen (MC), die jeweils mit einer der Normalsegment-Wortleitungen verbunden sind, und einer Anzahl redundanter Speicherzellen (MC), die jeweils mit der Redundantsegment-Wortleitung verbunden sind;

eine Anzahl erster Steuerung-Wortleitungen (NW), die sich durch die Speicherblöcke hindurch erstrecken;

zumindest eine zweite Steuerung-Wortleitung (RW-1), die sich durch die Speicherblöcke hindurch erstreckt;

eine Anzahl erster Decodierer (ND'), die für die ersten Steuerung-Wortleitungen vorgesehen sind;

zumindest einen zweiten Decodierer (RD'-1), der für die zweite Steuerung-Wortleitung vorgesehen ist;

eine Anzahl erster Block-Steuerungsleitungen (N), die entsprechend den Speicherblöcken vorgesehen sind;

eine Anzahl zweiter Block-Steuerungsleitungen (R), die entsprechend den Speicherblöcken vorgesehen sind;

eine Anzahl erster Auswahlschaltungen (NG), die jeweils mit einer zugeordneten der ersten Steuerung-Wortleitungen, einer zugeordneten der ersten Block-Steuerungsleitungen und einer zugeordneten der Normalsegment-Wortleitungen verbunden sind, wobei jede der ersten Auswahlschaltungen die zugeordnete Normalsegment-Wortleitung auswählt, wenn sowohl die zugeordnete erste Steuerung-Wortleitung und die zugeordnete erste Block-Steuerungsleitung einen aktiven Pegel annehmen;

eine Anzahl zweiter Auswahlschaltungen (RG), die entsprechend den Speicherblöcken vorgesehen sind, wobei jede der zweiten Auswahlschaltungen mit der zweiten Steuerung-Wortleitung, einer zugeordneten der zweiten Block-Steuerungsleitungen und der Redundantsegment-Wortleitung eines zugeordneten der Speicherblöcke verbunden ist und die Redundantsegment-Wortleitung des zugeordneten Speicherblocks auswählt, wenn sowohl die zweite Steuerung-Wortleitung und die zugeordnete zweite Block-Steuerungsleitung einen aktiven Pegel annehmen; und

eine Steuerungsschaltung (21, BD), die mit den ersten und den zweiten Block-Steuerungsleitungen verbunden ist, um eine der ersten Block-Steuerungsleitungen zu aktivieren, während alle der zweiten Block-Steuerungsleitungen deaktiviert werden, wenn die zweite Steuerung-Wortleitung einen inaktiven Pegel annimmt, und um eine der zweiten Block- Steuerungsleitungen zu aktivieren, während alle der ersten Block-Steuerungsleitungen deaktiviert werden, wenn die zweite Steuerung-Wortleitung den aktiven Pegel annimmt.

2. Speichervorrichtung nach Anspruch 1, bei der jeder der Speicherblöcke (10-1 bis 10-k) eine Anzahl von in Spalten angeordneten Bitleitungen (BL1, bis Blj, ), eine Block-Datenleitung (BDL1, BDLK) und eine Anzahl von Transfer-Gate-Anschlüssen (QY11, QY12 - QYj1, Qyj2), die zwischen den Bitleitungen und den Block-Datenleitungen verbunden sind, enthält.

3. Speichervorrichtung nach Anspruch 1, bei der jede der ersten und der zweiten Auswahlschaltungen ein NOR-Gatter enthält.

4. Speichervorrichtung nach Anspruch 1, bei der jede der ersten und der zweiten Auswahlschaltungen ein NAND-Gatter enthält.

5. Speichervorrichtung nach Anspruch 1, bei der die Auswahlschaltung eine Anzahl von Blockdecodierern (BD-1 bis BD-3), die jeweils für einen der Speicherblöcke vorgesehen sind, und eine Erfassungsschaltung (21) zum Erfassen der Aktivierung der zumindest einen zweiten Steuerung-Wortleitung enthält, wobei jeder der Blockdecodierer einen ersten Mehrfacheingang-Gate-Anschluß (22), der einen Teil (AC1) von Spaltenadreßsignalen empfängt, einen zweiten Gate-Anschluß (23), der die Ausgaben der Erfassungsschaltung empfängt, und den ersten Gate-Anschluß zum Erzeugen des ersten Block-Steuerungssignals enthält.