DE4132831C2 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chervorrichtung.

Im allgemeinen wird ein Halbleiterspeicher wie ein dynamischer Speicher mit wahlfreiem Zugriff (nachfolgend als "DRAM" bezeich­ net) oder ein statischer Speicher mit wahlfreiem Zugriff (nachfolgend als "SRAM" bezeichnet) mit einer Redundanzschaltung versehen, um die Ausbeute bei der Herstellung zu verbessern. Wenn ein produzierter Halbleiterspeicher eine fehlerhafte Speicherzelle enthält, wird der Halbleiterspeicher durch Wirkung der Redundanz­ schaltung repariert.

Bei einem herkömmlichen Verfahren wird eine Zeile oder Spalte mit einer fehlerhaften Speicherzelle innerhalb einer redundanten Schaltung durch eine vorbestimmte (oder festgelegte) Ersatzzeile oder Ersatzspalte ersetzt. Nach einem anderen Verfahren wird eine zusätzliche Anzahl von Zeilen oder Spalten in einem Speicherzel­ lenfeld vorgesehen und die Zeilen oder Spalten mit defekter Speicherzelle werden durch einen Dekoder nicht ausgewählt. Die japanische Offenlegungs­ schrift No. 61-61 300 (1986) und die EP 0 401 957 A2 zeigen ein Beispiel für den Stand der Technik nach dem zuletzt beschriebenen Verfahren.

Die Fig. 1 zeigt ein Blockschaltbild eines allgemeinen Halbleiter­ speichers zum Verdeutlichen des Erfindungshintergrundes. Der Halbleiter­ speicher 100 umfaßt ein Speicherzellenfeld 1, in welchem Speicher­ zellen in einer Matrix aus (n + 1) Zeilen und (m + 1) Spalten an­ geordnet sind. Wie im folgenden im Detail beschrieben, umfaßt das Speicherzellenfeld 1 eine Redundanzzeile und eine Redundanzspalte, deren Positionen nicht festgelegt sind.

Ein Zeilenadreßpuffer 2, ein Zeilendecoder 3 und eine Zeilenrepa­ raturschaltung 4 sind zum Auswählen einer Zeile im Speicherzellen­ feld 1 vorgesehen. Der Zeilenadreßpuffer 2 empfängt ein extern an­ gelegtes Zeilenadreßsignal RA und erzeugt ein internes Zei­ lenadreßsignal. Der Zeilendecoder 3 decodiert das vom internen Zeilenadreßpuffer 2 angelegte interne Zeilenadreßsignal, wählt eine Zeile im Speicherzellenfeld 1 aus und legt ein Aktivierungs­ signal an die ausgewählte Zeile an.

Die Zeilenreparaturschaltung 4 ist zwischen Zeilendecoder 3 und Speicherzellenfeld 1 vorgesehen und legt das Ausgangssignal des Zeilendecoders 3 an betreffende Zeilen im Speicherzellenfeld 1 an, so daß eine fehlerhafte Zeile sich immer in einem nicht ausgewähl­ ten Zustand befindet.

Ein Spaltenadreßpuffer 5, ein Spaltendecoder 6, ein Spaltenrepara­ turkreis 7, ein Leseverstärker 8, sowie ein Spaltenauswahlgatter 9 sind zum Auswählen einer Spalte im Speicherzellenfeld 1 vorgese­ hen. Der Spaltenadreßpuffer 5 empfängt ein extern angelegtes Spal­ tenadreßsignal CA und erzeugt ein internes Spaltenadreßsignal. Der Spaltendecoder 6 decodiert das interne Spaltenadreßsignal des Spaltenadreßpuffers 5 und erzeugt ein eine Spalte im Speicherzel­ lenfeld 1 auswählendes Signal.

Die Spaltenreparaturschaltung 7 hält stets eine fehlerhafte Spalte in einem nicht ausgewählten Zustand und legt das Ausgangssignal des Spaltendecoders 6 an das Spaltenauswahlgatter 9 an. Das Spal­ tenauswahlgatter 9 reagiert auf vom Spaltenreparaturkreis 7 ange­ legte Spaltenauswahlsignale, zum Auswählen einer ausgewählten Spalte im Speicherzellenfeld 1 mit einer IO-Leitung, die nicht ge­ zeigt ist.

Der Leseverstärker 8 verstärkt die Datensignale, die in den Speicherzellen der durch den Zeilendecoder 3 ausgewählen Zeile enthalten sind.

Eine Dateneingabe/-ausgabeschaltung 10 ist zum Eingeben/Ausgeben von zu speichernden Daten aus einer externen Vorrichtung oder zu speichernden Daten in einer externen Vorrichtung vorgesehen. Die Dateneingabe/-ausgabeschaltung 10 empfängt ein extern angelegtes Eingabedatensignal Din und überträgt dieses über die IO-Leitung (nicht gezeigt) und das Spaltenauswahlgatter 8 zu der ausgewählten Speicherzelle. Die Dateneingabe/-ausgabeschaltung 10 empfängt die vom Leseverstärker 8 verstärkten Datensignale und legt diese als Ausgabedaten Dout nach außen an.

Eine Adressenübergangserkennungsschaltung 11 ist zum Definieren eines Zeitpunkts einer Zeilenauswahl und Spaltenauswahl im Halb­ leiterspeicher 100 vorgesehen. Die Adressenübergangserkennungs­ schaltung 11 überwacht das interne Zeilenadreßsignal des Zei­ lenadreßpuffers 2 und erzeugt ein Zeilenadreßübergangserkennungs­ signal ATDx als Reaktion auf den Zeitpunkt des Übergangs. Die Adreßübergangserkennungsschaltung 11 empfängt das interne Spal­ tenadreßsignal des Spaltenadreßpuffers 5 und stellt ein Spal­ tenadreßübergangserkennungssignal ATDy bereit, als Reaktion auf den Zeitpunkt des Übergangs.

Ein allgemeiner Halbleiterspeicher 100 wird in Fig. 1 gezeigt, und es wird darauf hingewiesen, daß ein DRAM oder ein SRAM oder der­ gleichen als Halbleiterspeicher 100 vorgesehen werden kann. Zu­ sätzlich wird darauf hingewiesen, daß ein von einer gestrichelten Linie umgebener Block 100, wie in Fig. 1 dargestellt, auch einen Halbleiterchip darstellt.

Fig. 2 zeigt ein Schaltbild einer Spalte in einem herkömmlichen DRAM. Wie in Fig. 2 gezeigt, umfaßt die j-te Spalte Cj Speicher­ zellen MC (nur eine wird gezeigt), die zwischen Bitleitungen BLj und und einem Leseverstärker 9j verbunden sind. Der Lesever­ stärker 9j umfaßt NMOS-Transistoren Q1 und Q2, sowie PMOS-Transi­ storen Q3 und Q4. Ein NMOS-Transistor Q8 ist zwischen der Bitlei­ tung BLj und einer IO-Leitung verbunden. Ein NMOS-Transistor Q9 ist zwischen der Bitleitung und einer -Leitung verbunden. Die Transistoren Q8 und Q9 werden als Reaktion auf ein Spaltenaus­ wahlsignal Yj eingeschaltet, das von dem in Fig. 1 gezeigten Spal­ tendecoder 6 erzeugt wird.

Während des Lesebetriebs wird ein Ansteigen der i-ten Wortleitung WLi bewirkt, nachdem NMOS-Transistor Q5 das Ausgleichen der Bit­ leitungen BLj und beendet hat. Ein Schalttransistor Qs in der Speicherzelle MC wird eingeschaltet, so daß eine kleine Potential­ differenz zwischen den Bitleitungen BLj und erscheint. Der Lese­ verstärker 9j wird als Reaktion auf Aktivierungssignale Sp und Sn aktiviert, so daß die kleine Potentialdifferenz durch den Lesever­ stärker 9j verstärkt wird. Die Transistoren Q8 und Q9 werden als Reaktion auf das Hochpegel-Spaltenauswahlsignal Yj eingeschaltet, so daß das verstärkte Datensignal an das IO-Leitungspaar angelegt wird. Das Datensignal auf dem IO-Leitungspaar wird über die in Fig. 1 gezeigte Dateneingabe/-ausgabeschaltung 10 nach außen be­ reitgestellt.

Während des Schreibbetriebs wird ein zu speicherndes Datensignal Din über die Dateneingabe/-ausgabeschaltung 10 an das IO-Leitungs­ paar angelegt. Die Transistoren Q8 und Q9 werden als Reaktion auf ein Hochpegelspaltenauswahlsignal Yj eingeschaltet, so daß das Da­ tensignal an das Bitleitungspaar BLj, angelegt wird. Ein Hoch­ pegelwortleitungssignal BLi wird angelegt, so daß der Transistor Qs in der Speicherzelle MC eingeschaltet wird, und das Datensignal in einem Kondensator Cs gespeichert wird. Es wird darauf hingewie­ sen, daß die zuzugreifende Spalte Cj durch ein Spaltenauswahlsi­ gnal Yj ausgewählt wird, das vom Spaltendecoder 6 sowohl während des Lese- als auch während des Schreibbetriebs erzeugt wird.

Fig. 3 zeigt ein Blockschaltbild des in Fig. 1 gezeigten Spalten­ reparaturkreises 7. Wie in Fig. 3 gezeigt, umfaßt die Spaltenrepa­ raturschaltung 7 eine Sicherungsverbindung mit Sicherungen 3 1- 3n, sowie einem hohen Widerstand 12, die in Reihe zwischen einem Versorgungspotential Vcc und Massepotential verbunden sind, Schalte­ lemente oder Schaltungen 5 1 bis 5n auf der oberen Seite und Schaltelemente oder Schaltungen 6 1 bis 6n auf der unteren Seite. Jedes der Paare von Schaltelementen oder Schaltungen der oberen und unteren Seite wird als Reaktion auf die Potentiale an entspre­ chenden Verbindungsknoten N1a-Nna von zwei entsprechenden Siche­ rungen gesteuert. Zum Beispiel wird das Schaltkreispaar 5 1 und 6 1 zum Auswählen einer ersten Spalte C1 in einer komplementären Weise ein- und ausgeschaltet, als Reaktion auf ein vom Spaltendecoder 6 erzeugtes Spaltenauswahlsignal Y1 und das Potential am Knoten N1a.

Der Spaltendecoder 6 umfaßt Spaltenauswahlsignalleitungen Y1-Yn zum Auswählen einer Spalte, auf die zuzugreifen ist. Der Spalten­ decoder 6 verbringt selektiv eine der Spaltenauswahlleitungen Y1 bis Yn auf einen hohen Pegel, als Reaktion auf ein extern angeleg­ tes Spaltenadreßsignal.

Eine Spalte - z. B. die erste Spalte C1 - umfaßt Spaltenauswahl­ transistoren Q81 und Q91, die zwischen einem Bitleitungspaar BL1, und einem IO-Leitungspaar verbunden sind, eine Lesever­ stärkerschaltung 9j, sowie Speicherzellen MC, die mit den Bitlei­ tungen BL1, verbunden sind. Die Transistoren Q81 und Q91 ar­ beiten als Reaktion auf ein Spaltenauswahlsignal Y1a, welches vom Spaltendecoder 6 über die Spaltenreparaturschaltung 7 bereitge­ stellt wird. Mit anderen Worten wird das Lesen oder Schreiben (d. h. der Zugriff) von oder in die Speicherzellen MC der ersten Spalte C1 als Reaktion auf das Spaltenauswahlsignal Y1a ausge­ führt.

Die jeweiligen Schaltungen in den anderen Spalten C2-C(n + 1) weisen denselben Schaltungsaufbau wie den der ersten Spalte C1 auf, so daß auf eine Darstellung und Beschreibung derselben ver­ zichtet wird.

Das Speicherzellenfeld 1 umfaßt (n + 1) Spalten C1-C(n + 1). Der Spaltendecoder 6 umfaßt n Ausgangssignalleitungen Y1-Yn, so daß eine der (n + 1) Spalten C1-C(n + 1), d. h. diejenige, die nicht festgelegt ist, als Redundanzschaltung arbeitet.

Wenn sich in den ganzen Spalten C1-C(n + 1) keine fehlerhafte Speicherzelle befindet, wird keine Sicherung in der Sicherungsver­ bindung (fuse link) unterbrochen. Der Widerstand 12 besitzt einen hohen Widerstandswert, so daß alle Knoten N1a-Nna sich auf hohem Potential befinden, d. h. dem Versorgungspotential Vcc. Folglich sind die Schaltelemente oder Schaltungen 5 1 bis 5n der oberen Seite eingeschaltet und die Schaltelemente oder Schaltungen 6 1 bis 6n der unteren Seite ausgeschaltet. Als Ergebnis werden die Aus­ gangssignalleitungen Y1-Yn des Spaltendecoders 6 elektrisch über die Spaltenreparaturschaltung 7 jeweils mit den Spaltenauswahllei­ tungen Y1a-Yna verbunden.

In dem Fall, daß sich eine fehlerhafte Speicherzelle in einer der Spalten befindet, z. B. im Fall, daß eine fehlerhafte Speicherzelle in der zweiten Spalte C2 gefunden wird, arbeitet die Spaltenrepa­ raturschaltung 7 wie im folgenden beschrieben. Zuerst wird die Si­ cherung 32 vorab durch eine Sicherungsschmelzvorrichtung unterbro­ chen. Daher werden, während sich der Knoten N1a auf hohem Poten­ tial hält, die Knoten N2a bis Nna auf ein niedriges Potential, d. h. Massepotential gesetzt. Während die Schaltkreise 51 und 61 des ersten Schaltpaares ein- bzw. ausgeschaltet sind, werden die Schaltkreise der oberen und unteren Seiten in jedem der anderen Schalterpaare aus- bzw. eingeschaltet. Folglich werden die Aus­ gangssignalleitungen Y2-Yn des Spaltendecoders 6 über die Spal­ tenreparaturschaltung 7 mit den Spaltenauswahlleitungen Y3a bis Y(n + 1)a verbunden. Die Spaltenauswahlleitung Y2a ist nicht elek­ trisch mit einer der Ausgangssignalleitungen des Spaltendecoders 6 verbunden, so daß die zweite Spalte C2 nicht ausgewählt wird. Mit anderen Worten, ein Zugriff auf die Spalte C2 mit einer defekten Speicherzelle während des Lese- und Schreibbetriebes wird nicht vorgenommen.

Fig. 4 zeigt ein Schaltbild der in Fig. 3 gezeigten Spaltenrepara­ turschaltung 7. Wie in Fig. 4 gezeigt, wird jeder der Schaltkreise 5 1 bis 5n und 6 1 bis 6n mit einem CMOS-Transmissionsgatter imple­ mentiert. NMOS-Transistoren Q11, Q12 zum Verbringen der nicht ausgewählten Spaltenauswahlleitung Y1a bis Y(n + 1)a auf Massepotential sind dar­ gestellt, während ihre Darstellung für Schaltung 7 in Fig. 3 weg­ gelassen wurde. Zum Beispiel sind die NMOS-Transistoren Q11 und Q12 in Reihe zwischen der Spaltenauswahlleitung Y2a und Masse ver­ bunden. Wenn eine fehlerhafte Speicherzelle in der Spalte C2 exi­ stiert, wird die Spaltenauswahlleitung Y2a nicht aktiviert. Ge­ nauer gesagt werden die Transmissionsgatter 61 und 52 ausgeschal­ tet und die Transistoren Q11 und Q12 eingeschaltet, so daß die Spaltenauswahlleitung Y2a auf Massepotential durch die Transistoren Q11 und Q12 verbracht wird. Als Ergebnis werden die Transistoren Q82 und Q92 in Spalte 2 vollständig ausgeschaltet, so daß ein falscher Zugriff auf die Spalte 2 verhindert wird. Während oben die Spaltenreparaturschaltung 7 zur Spaltenauswahl beschrieben wurde, wird darauf hingewiesen, daß die in Fig. 1 dargestellte Zeilenreparaturschaltung denselben Schaltungsaufbau aufweist. Ge­ nauer gesagt, wenn eine fehlerhafte Speicherzelle in einer Zeile auftritt, verbindet die Zeilenreparaturschaltung 4 die Ausgangssi­ gnalleitungen des Zeilendecoders 3 jeweils mit den Wortleitungen, mit Ausnahme der fehlerhaften Zeile.

Die im folgenden beschriebenen Probleme sind bei den obigen Spal­ tenreparaturschaltungen 7 (bzw. Zeilenreparaturschaltungen 4) auf­ getreten. Zuerst ist die in Fig. 3 gezeigte Spaltenreparaturschal­ tung 7 nur in der Lage, eine Spalte (C2 im obigen Beispiel) zu re­ parieren. Mit anderen Worten, wenn fehlerhafte Speicherzellen in zwei oder mehr Spalten (oder Zeilen) auftreten, ist es nicht mög­ lich, den Halbleiterspeicher durch die Reparaturschaltung 7 (oder 4) zu reparieren.

Es ist möglich, zwei kaska­ dierte Reparaturschaltungen zum Reparieren eines Halbleiterspei­ chers mit zwei fehlerhaften Zeilen oder Spalten vorzuse­ hen. Genauer gesagt werden zwei in Fig. 3 gezeigte Reparatur­ schaltungen 7 kaskadiert, und es wird möglich, zwei defekte Zeilen (oder Spalten) zu reparieren. Zwei kaskadierte Schaltungen, ähn­ lich Schaltung 7, in benachbarten Bereichen auf einem Halbleiter­ substrat führten allerdings zu einer hohen Konzentration von Sicherungen und Schaltelementen oder Schaltungen. Genauer gesagt sind eine Anzahl von Sicherungen nahe zueinander vorgesehen, so daß es schwierig wird, eine gewünschte Sicherung sauber zu un­ terbrechen. Zusätzlich ist eine Anzahl von Schaltelementen oder Schaltungen nahe zueinander vorgesehen, so daß durch das Schalten bewirktes Rauschen erzeugt wird. Es ergibt sich, daß das Vorsehen von mehr als zwei Reparaturschaltungen nah beieinander, wie in Fig. 3 gezeigt, vermieden werden sollte.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeicher­ vorrichtung zu schaffen, bei der zwei oder mehr fehlerhafte Zeilen oder Spalten repariert werden können.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach dem Patentanspruch 1 gelöst.

Bevorzugte Ausgestaltungen sind in den Unteransprüchen angegeben.

Es wird möglich gemacht, einen Halbleiterspeicher mit zwei oder mehr fehlerhaften Spalten oder Zeilen zu reparieren. Es kann auch eine zu hohe Konzentration von Sicherungselementen verhindert und eine Häufung von Schalterelementen oder Schaltungen verhindert werden, so daß die Erzeugung von unvorteilhaftem Rauschen verhindert wird.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen

Fig. 1 ein Blockschaltbild eines allgemeinen Halbleiterspei­ chers zum Verdeutlichen des technischen Hintergrundes;

Fig. 2 ein Schaltbild einer Spalte im DRAM;

Fig. 3 ein Blockschaltbild des in Fig. 1 gezeigten Spaltenre­ paraturkreises;

Fig. 4 ein Schaltbild der in Fig. 3 gezeigten Spaltenrepara­ turschaltung;

Fig. 5 ein Blockschaltbild von Spaltenreparaturschaltungen ent­ sprechend einer Ausführungsform;

Fig. 6 ein Schaltbild zum Verdeutlichen eines anderen Beispiels für die Spaltenauswahl;

Fig. 7 ein Schaltbild zum Verdeutlichen eines weiteren Bei­ spiels für die Spaltenauswahl;

Fig. 8 ein Schaltbild zum Verdeutlichen eines anderen Beispiels des in Fig. 5 gezeigten Schaltkreises;

Fig. 9 ein Schaltbild zum Verdeutlichen noch eines weiteren Beispiels des in Fig. 5 gezeigten Schaltkreises;

Fig. 10 ein Blockschaltbild von Spaltenreparaturschaltungen nach einer weiteren Ausführungsform; und

Fig. 11 ein Schaltbild von Zeilenreparaturschaltungen ent­ sprechend einer weiteren Ausführungsform.

Wie in Fig. 5 gezeigt, ist eine erste Spaltenreparaturschaltung 7a mit Ausgangssignalleitungen Y1-Yn eines Spaltendecoders 6 ver­ bunden. Die erste Spaltenreparaturschaltung 7a besitzt denselben Schaltungsaufbau wie die in Fig. 3 gezeigte Schaltung 7. Die in Fig. 3 gezeigten Schaltungen 8, 9 und 1 sind in zwei Schaltungs­ blöcke 891a und 891b in Fig. 5 eingeteilt. Jeder der Schaltungs­ blöcke 891a und 891b besitzt eine gleiche Schaltungskonfiguration wie die der Schaltungen 8, 9 und 1 nach Fig. 3, mit der Ausnahme, daß die Zahl der enthaltenen Speicherzellen auf die Hälfte redu­ ziert ist. Die erste Spaltenreparaturschaltung 7a ist mit Spalten­ auswahlleitungen Y1a-Y(n + 1)a verbunden, die im ersten Speicherzellenfeldblock 891a vorgesehen sind. Zusätzlich ist die erste Spaltenreparaturschaltung 7a über Spaltenauswahlleitungen Y1a-Y(n + 1)a mit einem zweiten Spaltenreparaturkreis 7b verbun­ den. Die zweite Spaltenreparaturschaltung 7b besitzt eine gleiche Schaltungskonfiguration wie die Schaltung 7a mit der Ausnahme, daß sie ein weiteres Paar von Schaltelementen oder Schaltungen ent­ hält. Die zweite Spaltenreparaturschaltung 7b umfaßt Sicherungen 4 1-4(n + 1) und einen hohen Widerstand 13, die in Reihe zwischen einem Versorgungspotential Vcc und einem Erdpotential verbunden sind, Schaltelemente oder Schaltungen 7 1-7(n + 1) auf der oberen Seite und Schaltungen oder Schaltelemente 8 1-8(n + 1) auf der unteren Seite. Jedes Paar von Schaltelementen oder Schaltungen auf der oberen und unteren Seite wird als Reaktion auf das Potential auf einem entsprechenden Knoten in der Sicherungsverbindung ein- und ausgeschaltet. Der zweite Speicherfeldblock 891b umfaßt (n+2) Spaltenauswahlleitungen Y1b-Y(n + 2)b. Die zweite Spaltenre­ paraturschaltung 7b ist über Spaltenauswahlleitungen Y1b-Y(n + 2)b mit dem zweiten Speicherfeldblock 891b verbunden.

In dem Fall, daß keine fehlerhafte Speicherzelle in den Speicher­ feldblöcken 891a und 891b exisistiert, ist keine der Sicherungen 3 1-3n und 4 1-4(n + 1) unterbrochen. Alle Knoten N1a-Nna und N1b-N(n + 1)b in der Sicherungsanordnung werden auf Versorgungs­ potential gehalten, so daß alle Schaltelemente oder Schaltungen 5 1-5n und 7 1-7(n + 1) auf der oberen Seite eingeschaltet sind. Andererseits sind alle Schaltelemente oder Schaltungen 6 1-6n und 8 1-8(n + 1) auf der unteren Seite ausgeschaltet. Folglich sind die Ausgangssignalleitungen Y1-Yn des Spaltendecoders 6 durch die erste Spaltenreparaturschaltung 7a mit den Spaltenauswahllei­ tungen Y1a-Yna elektrisch verbunden. Zusätzlich sind die Spal­ tenauswahlleitungen Y1a-Yna im Speicherfeldblock 891a über die zweite Spaltenauswahlschaltung 7b elektrisch mit den Spaltenaus­ wahlleitungen Y1b-Ynb im Speicherfeldblock 891b verbunden. Als Ergebnis sind die Ausgangssignalleitungen Y1-Yn des Spaltendeco­ ders 6 durch die ersten und zweiten Spaltenreparaturschaltungen 7a und 7b elektrisch mit den Spaltenauswahlleitungen Y1a-Yna sowie Y1b-Ynb in den Speicherfeldblöcken 891a und 891b verbunden.

Folglich kann eine normale Spaltenauswahl im Lese- und Schreibbe­ trieb durchgeführt werden. Es wird darauf hingewiesen, daß in die­ sem Fall die Spaltenauswahlleitung Y(n + 1)a im Speicherfeldblock 891a und die Spaltenauswahlleitung Y(n + 1)b sowie Y(n + 2)b im Speicherfeldblock 891b nicht ausgewählt, d. h. nicht aktiviert sind.

Anschließend wird der Betrieb für den Fall beschrieben, daß zwei fehlerhafte Spalten vorliegen. Es wird angenommen, daß eine feh­ lerhafte Speicherzelle in der zweiten Spalte im ersten Speicher­ feldblock 891a auftritt, und daß eine fehlerhafte Speicherzelle in der (n + 1)-ten Spalte bei der folgenden Beschreibung im zweiten Speicherfeldblock 891b auftritt. In diesem Fall werden die Siche­ rung 32 in der Schaltung 7a und die Sicherung 4(n + 1) in der Schaltung 7b durch eine Sicherungsschmelzeinrichtung unterbrochen. Folglich sind, wie in Fig. 5 gezeigt, für das erste Schalterpaar das Schaltelement oder die Schaltung 5 1 auf der oberen Seite ein­ geschaltet und das Schaltelement oder die Schaltung 6 1 ausgeschal­ tet. Andererseits sind für die anderen Schalterpaare die Schaltele­ mente oder Schaltungen 5 2-5n auf der oberen Seite ausgeschaltet und Schaltelemente oder Schaltungen 6 2-6n auf der unteren Seite eingeschaltet. Daher wird die Ausgabesignalleitung Y1a des Spalten­ decoders 6 durch das Schaltelement oder die Schaltung 5 1 elek­ trisch mit der Spaltenauswahlleitung Ya verbunden. Die Ausgangssi­ gnalleitungen Y2-Yn sind jeweils elektrisch mit den Spaltenaus­ wahlleitungen Y3a bis Y(n + 1)a verbunden. Folglich wird die Spalten­ auswahlleitung Y2a im ersten Speicherfeldblock 891a nicht ausge­ wiesen, d. h. nicht aktiviert.

In der zweiten Spaltenreparaturschaltung 7b sind die ersten bis n- ten Schalterpaare mit ihren Schaltelementen oder Schaltungen 7 1-7n auf der oberen Seite eingeschaltet. Andererseits ist das (n + 1)te Schalterpaar mit seinem Schaltelement oder seiner Schaltung 7(n + 1) auf der oberen Seite ausgeschaltet und das Schaltelement oder die Schaltung 8(n + 1) auf der unteren Seite ist eingeschal­ tet. Folglich ist die Spaltenauswahlleitung Y(n + 1)b im Speicher­ feldblock 891b nicht ausgewählt, d. h. nicht aktiviert. Obwohl die Spaltenauswahlleitung Y2a im ersten Speicherfeldblock 891a nicht aktiviert ist und die Spaltenauswahlleitung Y2b im zweiten Spei­ cherfeldblock 891b ebenfalls nicht aktiviert ist, sind als ganzes n Spaltenauswahlleitungen (außer Y2b und Y(n + 1)b) im zweiten Spei­ cherfeldblock 891b aktiviert.

Eine weitere Ausführungsform wird in Fig. 10 dargestellt. Entspre­ chend dem in Fig. 10 dargestellten Beispiel können maximal 4 feh­ lerhafte Spalten repariert werden. Wie in Fig. 10 gezeigt, umfaßt eine erste Spaltenreparaturschaltung 7c die in Fig. 5 gezeigten Reparaturschaltungen 7a und 7b. Genauer gesagt sind die Ausgangs­ signalleitungen der Reparaturschaltung 7a einer vorhergehenden Stufe direkt mit der Reparaturschaltung 7b in einer darauffolgen­ den Stufe verbunden. Die Schaltung 7a der vorhergehenden Stufe ist mit Ausgangssignalleitungen Y1-Yn im Spaltendecoder 6 verbunden. Ein erster Speicherfeldblock 891c umfaßt (n + 2) Spalten. Die Schaltung 7b in der nachfolgenden Stufe ist mit Spaltenauswahllei­ tungen Y1c-Y(n + 2)c im ersten Speicherfeldblock 891c verbunden.

Die zweite Spaltenreparaturschaltung 7d umfaßt eine Schaltung 7a′ in einer vorhergehenden Stufe und einer Schaltung 7b′ in einer darauffolgenden Stufe. Die Zahl von Schalterpaaren in der Schal­ tung 7a′ in der vorhergehenden Stufe ist um eins größer gewählt als die der Schaltung 7b der darauffolgenden Stufe im ersten Spal­ tenreparaturkreis 7c. Andererseits ist die Zahl von Schalterpaaren in der Schaltung 7b′ der nachfolgenden Stufe um eins größer ge­ wählt als in der Schaltung 7a′ der vorhergehenden Stufe. Folglich ist die Schaltung 7a′ der vorhergehenden Stufe mit Spaltenauswahl­ leitungen Y1c-Y(n + 2)c im Speicherfeldblock 891c verbunden. Die Schaltung 7b′ in der darauffolgenden Stufe ist mit den Spaltenaus­ wahlleitungen Y1d-Y(n + 4)d im zweiten Speicherfeldblock 891d verbunden.

Nachfolgend wird der Betrieb für den Fall beschrieben, daß vier defekte Spalten in den Speicherfeldblöcken 891c und 891d exi­ stieren. Zuerst wird angenommen, daß defekte Speicherzellen je­ weils in der zweiten und der (n + 1)ten Spalte im Speicherfeld­ block 891c, sowie in der zweiten und (n + 1)-ten Spalte im Spei­ cherfeldblock 891d existieren. Entsprechende Sicherungen in den vier Sicherungsverbindungen sind wie in Fig. 10 gezeigt, unterbro­ chen, so daß die Spaltenauswahlleitungen Y2c, Y(n + 1)c, Y2d sowie Y(n + 1)d nicht aktiviert sind. Daher ist es möglich, selbst wenn 4 defekte Spalten oder Speicherzellen in einem DRAM vorliegen, den DRAM zu reparieren.

Entsprechend den in den Fig. 5 und 10 gezeigten Ausführungsformen ist die j-te Spaltenauswahlleitung mit der Leitung Yj in der in Fig. 2 gezeigten Schaltung verbunden. Es ist ebenfalls möglich, die Spaltenauswahlleitung mit den in den Fig. 6 und 7 gezeigten Schaltungen als weitere Beispiele der in Fig. 2 gezeigten Schal­ tung zu verbinden.

Die in Fig. 6 gezeigte Schaltung umfaßt zwei Datenleitungspaare RD, , sowie WD, zum Lesen und Schreiben. Die Lesedatenleitun­ gen RD und sind jeweils mit Bitleitungen BLj und verbunden. Die Schaltdatenleitungen WD und sind jeweils mit Bitleitungen BLj und verbunden. Es wird darauf hingewiesen, daß die Verbin­ dungen zwischen den Datenleitungen RD, , WD und sowie den Bitleitungen BLj, durch ein Signal auf der Spaltenauswahllei­ tung Yj gesteuert werden.

Die in Fig. 7 gezeigte Schaltung umfaßt Transistoren für eine Blockauswahl zusätzlich zu der in Fig. 6 gezeigten Schaltung. Die zusätzlichen Transistoren werden als Reaktion auf Blockauswahlsi­ gnale RA9 und gesteuert.

Während das in Fig. 4 gezeigte Transmissionsgatter 51 für jedes Schaltelement oder jede Schaltung in den in den Fig. 5 und 10 ge­ zeigten Ausführungsformen benutzt wird, können die Schaltkreise 51′ und 51′′, die in den Fig. 8 und 9 gezeigt sind, ebenfalls be­ nutzt werden. Die in den Fig. 8 oder 9 gezeigten Schaltkreise 51′ oder 51′′ können als Schaltkreis, der in Fig. 5 oder 10 gezeigt ist, eingesetzt werden. Während die in den Fig. 5 und 10 gezeigten Ausführungsformen Reparaturschaltungen für fehlerhafte Spalten in einem DRAM umfassen, ist die vorliegende Erfindung ebenfalls an­ wendbar auf Reparaturschaltungen für fehlerhafte Zeilen in einem DRAM. Die Fig. 11 ist ein Schaltbild von Zeilenreparaturschaltun­ gen in einem DRAM. Wie in Fig. 11 gezeigt, besitzen die Zeilenre­ paraturschaltungen 4a und 4b dieselbe Schaltungskonfiguration wie die der Spaltenreparaturschaltungen 7a und 7b nach Fig. 5. Zeilen­ reparaturschaltungen 4a und 4b sind allerdings mit Wortleitungen X1a-X(m + 1)a sowie X1b-X(m + 2)b von Speicherfeldblöcken 891e, bzw. 891f verbunden. Wenn daher fehlerhafte Speicherzellen in der zweiten Zeile im Speicherfeldblock 891e und der (m + 1)-ten Zeile im Speicherfeldblock 891f existieren, ist es möglich, die Wortleitungen X2a und X(m + 1)b nicht zu aktivieren, indem ent­ sprechende Sicherungen in zwei Sicherungsverbindungen unterbrochen werden, wie in Fig. 11 gezeigt. Folglich wird es möglich, ein DRAM mit zwei fehlerhaften Zeilen durch die Zeilenreparaturschaltungen 4a und 4b zu reparieren.

Während bei den in den Fig. 5, 10 und 11 gezeigten Ausführungsfor­ men die vorliegende Erfindung auf Reparaturschaltungen für einen DRAM angewendet wurde, wird darauf hingewiesen, daß die Anwendung der vorliegenden Erfindung nicht auf DRAMs beschränkt ist und breit auf andere Halbleiterspeicher, wie SRAMs, anwendbar ist.

Wie oben beschrieben, wird es möglich gemacht, einen Halbleiter­ speicher mit zwei oder mehr fehlerhaften Spalten oder Zeilen zu re­ parieren, indem die Reparaturschaltungen nach den Fig. 5, 10 und 11 in einem DRAM oder einem anderen Halbleiterspeicher vorgesehen werden. Die in Fig. 5 gezeigten Reparaturschaltungen 7a und 7b werden voneinander entfernt auf einem Halbleitersubstrat gebildet, so daß es außerdem möglich ist, eine zu hohe Konzentration von Sicherungs­ elementen zu verhindern. Zusätzlich kann ebenfalls eine Häufung von Schalterelementen oder Schaltungen verhindert werden, so daß die Er­ zeugung von unvorteilhaftem Rauschen verhindert wird.

Obwohl Sicherungen und Schalterelemente oder Schaltungen bei den in der Fig. 10 gezeigten Reparaturschaltungen 7c und 7d konzen­ triert sind, ist es möglich, einen Halbleiterspeicher mit vier fehlerhaften Spalten oder Zeilen zu reparieren, wenn der Grad der Konzentration in der Praxis nicht kritisch ist. Es wird darauf hingewiesen, daß ein Halbleiterspeicher mit einer noch größeren Anzahl von fehlerhaften Spalten oder Zeilen repariert werden kann, indem die Anzahl von Stufen in den Reparaturschaltungen nach Fig. 5 oder Fig. 10 wie benötigt erhöht wird.

Claims (8)

1. Halbleiterspeichervorrichtung

• - mit einer Mehrzahl von Speicherzellenfeldern (891a, 891b; 891c, 891d; 891e, 891f), die jeweils eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen aufweisen;
• - mit einer Decodiereinrichtung (6, 3) mit n bzw. m Ausgangssignalleitungen (Y1-Yn; X1-Xm) zum selektiven Aktivieren einer der n bzw. m Ausgangssignalleitungen als Reaktion auf ein extern angelegtes Adreßsignal (CA, RA);
  wobei ein voranstehendes Speicherzellenfeld (891a, 891c, 891e) mindestens n+1 bzw. m+1 erste Auswahlleitungen (Y1a- Y(n+1)a; X1a-X(m+1)a) zum Auswählen der an einer ersten Auswahlleitung angeordneten Speicherzellen aufweist;
• - mit einer ersten Schaltungseinrichtung (7a; 4a; 3 1-3n, 5 1-5n, 6 1-6n) zum Bestimmen von n bzw. m Auswahlleitungen aus den ersten mindestens n+1 bzw. m+1 Auswahlleitungen in dem voranstehenden Speicherzellenfeld und Verbinden der n bzw. m Ausgangssignalleitungen der Decodiereinrichtung (6, 3) mit den n bzw. m bestimmten Auswahlleitungen im voranstehenden Speicherzellenfeld;
  wobei ein nachfolgendes Speicherzellenfeld (891b, 891d, 891f) eine Anzahl von zweiten Auswahlleitungen (Y1b- Y(n+2)b; X1b-X(m+2)b), die um mindestens 1 größer als die Anzahl der ersten Auswahlleitungen ist, zum Auswählen der an einer zweiten Auswahlleitung angeordneten Speicherzellen aufweist; und
• - mit einer zweiten Schaltungseinrichtung (7b; 4b; 4 1- 4(n+1), 7 1-7(n+1), 8 1-8(n+1)) zum Bestimmen von n bzw. m Auswahlleitungen aus den zweiten Auswahlleitungen im nachfolgenden Speicherzellenfeld und Verbinden der n bzw. m bestimmten Auswahlleitungen des vorangehenden Speicherzellenfeldes mit den n bzw. m bestimmten Auswahlleitungen im nachfolgenden Speicherzellenfeld.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Schaltungseinrichtung eine erste Definierungseinrichtung (3 1-3n, 5) mit einer Mehrzahl von ersten schmelzbaren Elementen (3 1-3n), die in Reihe zwischen ersten und zweiten Potentialquellen verbunden sind, und
eine erste Verbindungseinrichtung (5 1-5n, 6 1-6n), die nach Maßgabe von Ausgangsspannungen arbeitet, die über Verbindungsknoten (N1a-Nna) der ersten schmelzbaren Elemente (3 1-3n) bereitgestellt werden, aufweist und
die zweite Schaltungseinrichtung eine zweite Definierungseinrichtung (4 1-4n) mit einer Mehrzahl von zweiten schmelzbaren Elementen (4 1-4(n+1)), die in Reihe zwischen ersten und zweiten Potentialquellen verbunden sind, und
eine zweite Verbindungseinrichtung (7 1-7n, 8 1-8n) die nach Maßgabe von Ausgangsspannungen arbeitet, die über Verbindungsknoten (N1b-N(n+1)b) der zweiten schmelzbaren Elemente (4 1-4(n+1)) bereitgestellt werden.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die erste Verbindungseinrichtung n bzw. m erste Schalteinrichtungen (5 1-5n, 6 1-6n) aufweist, die jeweils mit entsprechenden Ausgangssignalleitungen der Decodereinrichtung (6, 13) verbunden sind und die in der Lage sind, selektiv mit einer von zwei entsprechenden benachbarten Auswahlleitungen im voranstehenden Speicherzellenfeld (891a, 891c, 891e) verbunden zu werden,
wobei die erste Definierungseinrichtung im Falle eines fehler­ haften Bit die n bzw. m ersten Schalteinrichtungen in mindestens eine erste und eine zweite Gruppe teilt, bezogen auf eine Ausgangssignalleitung der Decodereinrichtung (6, 13), die der Auswahlleitung mit dem fehlerhaften Bit entspricht, und wobei die erste Definierungseinrichtung den Verbindungszustand der n bzw. m ersten Schalteinrichtungen so bestimmt, daß der Verbindungs­ zustand der zur ersten Gruppe gehörenden Schalteinrichtungen umgekehrt zu dem Verbindungszustand der zur zweiten Gruppe gehörenden Schalteinrichtungen ist,
die zweite Verbindungseinrichtung mindestens n+1 bzw. m+1 zweite Schalteinrichtungen (7 1-7(n+1), 8 1-8(n+1)) aufweist, die jeweils mit einer entsprechenden Auswahlleitung im voranstehenden Speicherzellenfeld (891a, 891c, 891e) verbunden sind und die in der Lage sind, selektiv mit einer von zwei entsprechenden benachbarten Auswahlleitungen im nachfolgenden Speicherzellenfeld (891b, 891d, 891f) verbunden zu werden,
wobei die zweite Definierungseinrichtung im Falle eines fehlerhaften Bit die mindestens n+1 bzw. m+1 zweiten Schalteinrichtungen in mindestens eine erste und eine zweite Gruppe teilt, bezogen auf eine Auswahlleitung im voranstehenden Speicherzellenfeld, die der Auswahlleitung mit dem fehlerhaften Bit entspricht,
und wobei die zweite Definierungseinrichtung den Verbindungszustand der mindestens n+1 bzw. m+1 zweiten Schalteinrichtungen so bestimmt, daß der Verbindungszustand der zur ersten Gruppe gehörenden Schalteinrichtungen umgekehrt zu dem Verbindungszustand der zur zweiten Gruppe gehörenden Schalteinrichtungen ist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Decodiereinrichtung ein Spaltendecoder ist,
das voranstehende Speicherzellenfeld mindestens (n+1) erste Bitleitungen als erste Auswahlleitungen umfaßt, die jeweils entlang einer entsprechenden Spalte vorgesehen sind und mit in der Spalte angeordneten Speicherzellen verbunden sind,erste Datenübertragungsleitungen (IO, ) umfaßt, zum Übertragen eines Datensignals, und
mindestens (n+1) dritte Schalteinrichtungen (Q8a, Q9a) umfaßt, die jeweils zwischen einer entsprechenden ersten Bitleitung und der ersten Datenübertragungsleitung verbunden sind und als Reaktion auf ein Signal auf einer entsprechenden Auswahlleitung betrieben werden,
und daß das nachfolgende Speicherzellenfeld mindestens (n+2) zweite Bitleitungen als zweite Auswahlleitungen umfaßt, die jeweils entlang einer entsprechenden Spalte vorgesehen sind und mit in der Spalte angeordneten Speicherzellen verbunden sind,zweite Datenübertragungsleitungen (IO, ) umfaßt, zum Übertragen eines Datensignals, und
mindestens (n+2) vierte Schalteinrichtungen (Q8b, Q9b) umfaßt, die jeweils zwischen einer entsprechenden zweiten Bitleitung und der zweiten Datenübertragungsleitung verbunden sind und als Reaktion auf ein Signal auf einer entsprechenden Auswahlleitung betrieben werden.

5. Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß
jede der ersten Schalteinrichtungen erste und zweite Schaltelemente (51, 61) umfaßt, deren jeweilige Eingangsanschlüsse mit einer entsprechenden (Y1) der Ausgangssignalleitungen des Spaltendecoders verbunden sind und die auf komplementäre Weise nach Maßgabe der ersten Definierungseinrichtung eingeschaltet werden,
das erste Schaltelement mit seinem Ausgangsanschluß mit einer (Y1a) von zwei entsprechenden benachbarten Auswahlleitungen im voranstehenden Speicherzellenfeld verbunden ist,
das zweite Schaltelement mit seinem Ausgangsanschluß mit der anderen (Y2a) der zwei entsprechenden benachbarten Auswahlleitungen im voranstehenden Speicherzellenfeld verbunden ist,
jede der zweiten Schalteinrichtungen dritte und vierte Schalt­ elemente (71, 81) aufweist, deren jeweilige Eingangsanschlüsse mit einer entsprechenden (Y1a) der Auswahlleitungen im voranstehenden Speicherzellenfeld verbunden sind und die auf komple­ mentäre Weise nach Maßgabe der zweiten Definierungseinrichtung eingeschaltet werden,
das dritte Schaltelement mit seinem Ausgangsanschluß mit einer (Y1b) von zwei entsprechenden benachbarten Auswahlleitungen im nachfolgenden Speicherzellenfeld verbunden ist und das vierte Schaltelement mit seinem Ausgangsanschluß mit der anderen (Y2b) der zwei entsprechenden benachbarten Auswahlleitungen im nachfolgenden Speicherzellenfeld verbunden ist.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) umfaßt.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Decodiereinrichtung ein Zeilendecoder ist,
das voranstehende Speicherzellenfeld mindestens (m+1) erste Wortleitungen als erste Auswahlleitungen umfaßt, die jeweils entlang einer entsprechenden Zeile vorgesehen sind und mit in der Zeile angeordneten Speicherzellen verbunden sind,
und daß das nachfolgende Speicherzellenfeld mindestens (n+2) zweite Wortleitungen als zweite Auswahlleitungen umfaßt, die jeweils entlang einer entsprechenden Zeile vorgesehen sind und mit in der Zeile angeordneten Speicherzellen verbunden sind.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß jede der ersten Schalteinrichtungen erste und zweite Schaltelemente umfaßt, deren jeweilige Eingangsanschlüsse mit einer entsprechenden (X1) Wortleitung des Zeilendecoders verbunden sind und die auf komplementäre Weise nach Maßgabe der ersten Definierungseinrichtung eingeschaltet werden,
das erste Schaltelement mit seinem Ausgangsanschluß mit einer (X1a) von zwei entsprechenden benachbarten Wortleitungen im voranstehenden Speicherzellenfeld verbunden ist,
das zweite Schaltelement mit seinem Ausgangsanschluß mit der anderen (X2a) der zwei entsprechenden benachbarten Wortleitungen im voranstehenden Speicherzellenfeld verbunden ist,
jede der zweiten Schalteinrichtungen dritte und vierte Schaltelemente (71, 81) aufweist, deren jeweilige Eingangsanschlüsse mit einer entsprechenden (X1a) der Wortleitungen im voranstehenden Speicherzellenfeld verbunden sind und die auf komplementäre Weise nach Maßgabe der zweiten Definierungseinrichtung eingeschaltet werden,
das dritte Schaltelement mit seinem Ausgangsanschluß mit einer (X1b) von zwei entsprechenden benachbarten Wortleitungen im nachfolgenden Speicherzellenfeld ist und
das vierte Schaltelement mit seinem Ausgangsanschluß mit der anderen (X2b) der zwei entsprechenden benachbarten Wortleitungen im nachfolgenden Speicherzellenfeld verbunden ist.