JPS6226695A - 半導体メモリ - Google Patents

半導体メモリ

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Publication number
JPS6226695A
JPS6226695A JP60166487A JP16648785A JPS6226695A JP S6226695 A JPS6226695 A JP S6226695A JP 60166487 A JP60166487 A JP 60166487A JP 16648785 A JP16648785 A JP 16648785A JP S6226695 A JPS6226695 A JP S6226695A
Authority
JP
Japan
Prior art keywords
sense amplifier
spare
controlling circuit
bit
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60166487A
Other languages
English (en)
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JPH0430680B2 (ja
Inventor
Kitoku Murotani
室谷　樹徳
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は欠陥求済のために冗長ビットを備えた半導体メ
モリに関し、特にシェアード・センス・アンプを用いる
ダイナミックＲＡＭのりダンダンシー回路に関するもの
である。
〔従来の技術〕
ダイナミックＲＡＭではその記憶容量の増大に伴う、消
費電力の増加、ピット線容量の増加によるセンス信号の
減少を抑えるため、シェアード・センス・アンプが使わ
れ始めている。ところがこの様な回路構成にあって歩留
まり向上を目的とした欠陥求済の冗長ビット、特に予備
行を備える場合、第２図に示す様に、センス・アンプ１
の両側に同数の予備行２−１．２−２が必要であった。
〔発明が解決しようとする問題点〕
゛　上述したシェアード・センス・アンプを用いる回路
では、センスアンプ１は入力アドレスで決めらｎる片側
のビット線３−１又は３−２の増幅しか行なわないため
、不良ビットを予備行で救済する場合には、不良ビット
と予備行とはシェアードセンス・アンプ１の同じ側にな
けｎばならない。
従ってセンス・アンプの両側に予備行２−１．２−２を
設置しなけｎばならない欠点があった。
〔問題点を解決するための子株〕
本発明ではセンス・アンプの片側にだけ予備行を設置し
ても、反対側の不良ビットを求済出来る様、冗長回路に
よってシェソード・センス・アンプを制御することを特
徴としている。
〔実施例〕
本発明の一実施例を第１図に示す。予備デコーダ４によ
って駆動さ几る予備行２はセンス・アンプ１の片側にの
み設置されている点が特徴となる。
次に動作を説明する。ある不良ビットに対して予備行２
による置換を行なうため、予備デコーダ４にはその不良
アドレスがプログラムされている。
ここで、外部アドレスにより、不良ビットがアクセスさ
ｎると、予備デコーダー４が動作する。この時シェアー
ド・センス・アンプ１はある１ビツトのアドレスにより
一方のビット線対３−２に接続さｎるのであるが、予備
行２の設置されている側は予備デコーダ４の出力とセン
スアンプ制御回路５とのＯＲ論理６で選択さｎるため、
センスアンプ制御回路５では無関係に選択さ九ることに
なる。これに対して、他方のビット線対側３−１は予備
デコーダ４の出力の反転信号とセンスアンプ制御回路５
このＡＮＤ論理７で決定さｎるため、やはり、センスア
ンプ制御回路５とは無関係に非選択となる。
この様にして、予備デコーダ４が動作した場合には、セ
ンス・アンプ１を制御するアドレス２は全く無関係にセ
ンスアンプ１が予備行２の設置されているビット線３−
２側に接続さｎセンス動作が行なわｎる。
外部アドレスが置換の行なわｎた不良ビット以外の正常
なビットをアクセスする場合には、予備デコーダ４は動
作しないため、ＯＲ，ＡＮＤ両輪理回路６，７は、セン
スアンプ制御アドレスＡｉにより制御さ八、そｎぞれの
ビット線対にセンスアンプ１が接続さｎ１従来の方式と
全く等しい動作となる。
〔発明の効果〕
以上説明したように本発明は、予備デコーダの出力でセ
ンス・アンプ制御回路を制御するため、片側のビット線
対側にだけ予備行を設置すれば、両側の不良ビットを求
済することが可能となり、予備行の専有面積を従来の半
分とすることが出来る。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図であり、第２
図は従来の冗長構成のブロック図である。 代理人　弁理士　　内　原　　　１ ＼、′ 牛１図

Claims (1)

  1. 【特許請求の範囲】 シェアード・センス・アンプを備えた半導体メモリにお
    いて、不良救済のための予備行を、前記センス・アンプ
    の接続されるビット線対群の片側上にのみ設置し、予備
    行使用時には、前記センス・アンプを無条件に前記予備
    行側のビット線対群に接続することを特徴とする半導体
    メモリ。 ２）特許請求範囲第１項記載の冗長回路において、シェ
    アード・センス・アンプのビット線対選択回路を予備デ
    コーダ出力信号によって制御し、予備行使用時に強制的
    に予備行側ビット線対を選択させることを特徴とする冗
    長回路。
JP60166487A 1985-07-26 1985-07-26 半導体メモリ Granted JPS6226695A (ja)

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JP60166487A JPS6226695A (ja) 1985-07-26 1985-07-26 半導体メモリ

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JPS6226695A true JPS6226695A (ja) 1987-02-04
JPH0430680B2 JPH0430680B2 (ja) 1992-05-22

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62153700U (ja) * 1986-03-20 1987-09-29
JPH076598A (ja) * 1990-12-22 1995-01-10 Samsung Electron Co Ltd 半導体メモリ装置およびその冗長方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62153700U (ja) * 1986-03-20 1987-09-29
JPH076598A (ja) * 1990-12-22 1995-01-10 Samsung Electron Co Ltd 半導体メモリ装置およびその冗長方法

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JPH0430680B2 (ja) 1992-05-22

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