JPS6226695A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6226695A JPS6226695A JP60166487A JP16648785A JPS6226695A JP S6226695 A JPS6226695 A JP S6226695A JP 60166487 A JP60166487 A JP 60166487A JP 16648785 A JP16648785 A JP 16648785A JP S6226695 A JPS6226695 A JP S6226695A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- spare
- controlling circuit
- bit
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は欠陥求済のために冗長ビットを備えた半導体メ
モリに関し、特にシェアード・センス・アンプを用いる
ダイナミックRAMのりダンダンシー回路に関するもの
である。
モリに関し、特にシェアード・センス・アンプを用いる
ダイナミックRAMのりダンダンシー回路に関するもの
である。
ダイナミックRAMではその記憶容量の増大に伴う、消
費電力の増加、ピット線容量の増加によるセンス信号の
減少を抑えるため、シェアード・センス・アンプが使わ
れ始めている。ところがこの様な回路構成にあって歩留
まり向上を目的とした欠陥求済の冗長ビット、特に予備
行を備える場合、第2図に示す様に、センス・アンプ1
の両側に同数の予備行2−1.2−2が必要であった。
費電力の増加、ピット線容量の増加によるセンス信号の
減少を抑えるため、シェアード・センス・アンプが使わ
れ始めている。ところがこの様な回路構成にあって歩留
まり向上を目的とした欠陥求済の冗長ビット、特に予備
行を備える場合、第2図に示す様に、センス・アンプ1
の両側に同数の予備行2−1.2−2が必要であった。
゛ 上述したシェアード・センス・アンプを用いる回路
では、センスアンプ1は入力アドレスで決めらnる片側
のビット線3−1又は3−2の増幅しか行なわないため
、不良ビットを予備行で救済する場合には、不良ビット
と予備行とはシェアードセンス・アンプ1の同じ側にな
けnばならない。
では、センスアンプ1は入力アドレスで決めらnる片側
のビット線3−1又は3−2の増幅しか行なわないため
、不良ビットを予備行で救済する場合には、不良ビット
と予備行とはシェアードセンス・アンプ1の同じ側にな
けnばならない。
従ってセンス・アンプの両側に予備行2−1.2−2を
設置しなけnばならない欠点があった。
設置しなけnばならない欠点があった。
本発明ではセンス・アンプの片側にだけ予備行を設置し
ても、反対側の不良ビットを求済出来る様、冗長回路に
よってシェソード・センス・アンプを制御することを特
徴としている。
ても、反対側の不良ビットを求済出来る様、冗長回路に
よってシェソード・センス・アンプを制御することを特
徴としている。
本発明の一実施例を第1図に示す。予備デコーダ4によ
って駆動さ几る予備行2はセンス・アンプ1の片側にの
み設置されている点が特徴となる。
って駆動さ几る予備行2はセンス・アンプ1の片側にの
み設置されている点が特徴となる。
次に動作を説明する。ある不良ビットに対して予備行2
による置換を行なうため、予備デコーダ4にはその不良
アドレスがプログラムされている。
による置換を行なうため、予備デコーダ4にはその不良
アドレスがプログラムされている。
ここで、外部アドレスにより、不良ビットがアクセスさ
nると、予備デコーダー4が動作する。この時シェアー
ド・センス・アンプ1はある1ビツトのアドレスにより
一方のビット線対3−2に接続さnるのであるが、予備
行2の設置されている側は予備デコーダ4の出力とセン
スアンプ制御回路5とのOR論理6で選択さnるため、
センスアンプ制御回路5では無関係に選択さ九ることに
なる。これに対して、他方のビット線対側3−1は予備
デコーダ4の出力の反転信号とセンスアンプ制御回路5
このAND論理7で決定さnるため、やはり、センスア
ンプ制御回路5とは無関係に非選択となる。
nると、予備デコーダー4が動作する。この時シェアー
ド・センス・アンプ1はある1ビツトのアドレスにより
一方のビット線対3−2に接続さnるのであるが、予備
行2の設置されている側は予備デコーダ4の出力とセン
スアンプ制御回路5とのOR論理6で選択さnるため、
センスアンプ制御回路5では無関係に選択さ九ることに
なる。これに対して、他方のビット線対側3−1は予備
デコーダ4の出力の反転信号とセンスアンプ制御回路5
このAND論理7で決定さnるため、やはり、センスア
ンプ制御回路5とは無関係に非選択となる。
この様にして、予備デコーダ4が動作した場合には、セ
ンス・アンプ1を制御するアドレス2は全く無関係にセ
ンスアンプ1が予備行2の設置されているビット線3−
2側に接続さnセンス動作が行なわnる。
ンス・アンプ1を制御するアドレス2は全く無関係にセ
ンスアンプ1が予備行2の設置されているビット線3−
2側に接続さnセンス動作が行なわnる。
外部アドレスが置換の行なわnた不良ビット以外の正常
なビットをアクセスする場合には、予備デコーダ4は動
作しないため、OR,AND両輪理回路6,7は、セン
スアンプ制御アドレスAiにより制御さ八、そnぞれの
ビット線対にセンスアンプ1が接続さn1従来の方式と
全く等しい動作となる。
なビットをアクセスする場合には、予備デコーダ4は動
作しないため、OR,AND両輪理回路6,7は、セン
スアンプ制御アドレスAiにより制御さ八、そnぞれの
ビット線対にセンスアンプ1が接続さn1従来の方式と
全く等しい動作となる。
以上説明したように本発明は、予備デコーダの出力でセ
ンス・アンプ制御回路を制御するため、片側のビット線
対側にだけ予備行を設置すれば、両側の不良ビットを求
済することが可能となり、予備行の専有面積を従来の半
分とすることが出来る。
ンス・アンプ制御回路を制御するため、片側のビット線
対側にだけ予備行を設置すれば、両側の不良ビットを求
済することが可能となり、予備行の専有面積を従来の半
分とすることが出来る。
第1図は本発明の実施例を示すブロック図であり、第2
図は従来の冗長構成のブロック図である。 代理人 弁理士 内 原 1 \、′ 牛1図
図は従来の冗長構成のブロック図である。 代理人 弁理士 内 原 1 \、′ 牛1図
Claims (1)
- 【特許請求の範囲】 シェアード・センス・アンプを備えた半導体メモリにお
いて、不良救済のための予備行を、前記センス・アンプ
の接続されるビット線対群の片側上にのみ設置し、予備
行使用時には、前記センス・アンプを無条件に前記予備
行側のビット線対群に接続することを特徴とする半導体
メモリ。 2)特許請求範囲第1項記載の冗長回路において、シェ
アード・センス・アンプのビット線対選択回路を予備デ
コーダ出力信号によって制御し、予備行使用時に強制的
に予備行側ビット線対を選択させることを特徴とする冗
長回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60166487A JPS6226695A (ja) | 1985-07-26 | 1985-07-26 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60166487A JPS6226695A (ja) | 1985-07-26 | 1985-07-26 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6226695A true JPS6226695A (ja) | 1987-02-04 |
JPH0430680B2 JPH0430680B2 (ja) | 1992-05-22 |
Family
ID=15832297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60166487A Granted JPS6226695A (ja) | 1985-07-26 | 1985-07-26 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6226695A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62153700U (ja) * | 1986-03-20 | 1987-09-29 | ||
JPH076598A (ja) * | 1990-12-22 | 1995-01-10 | Samsung Electron Co Ltd | 半導体メモリ装置およびその冗長方法 |
-
1985
- 1985-07-26 JP JP60166487A patent/JPS6226695A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62153700U (ja) * | 1986-03-20 | 1987-09-29 | ||
JPH076598A (ja) * | 1990-12-22 | 1995-01-10 | Samsung Electron Co Ltd | 半導体メモリ装置およびその冗長方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0430680B2 (ja) | 1992-05-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |