DE4111708A1 - Redundanzvorrichtung fuer eine halbleiterspeichervorrichtung und verfahren zum ersetzen einer defekten speicherzelle - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicher­ vorrichtung und insbesondere auf eine Redundanzvorrichtung und ein Verfahren zum Ersetzen einer defekten Speicherzelle einer Halbleiterspei­ chervorrichtung mit einer redundanten Speicherzelle.

Eine Halbleiterspeichervorrichtung umfaßt eine Mehrzahl von in Zei­ len und Spalten angeordneten Speicherzellen, wobei die Anzahl der Zellen von der Speicherkapazität abhängt. Wenn die Anzahl der Zellen vergrö­ ßert wird, wird die Wahrscheinlichkeit für eine defekte Speicherzelle ebenfalls vergrößert. Die Halbleiterspeichervorrichtung kann nicht mit ei­ ner defekten Speicherzelle verwendet werden.

Herkömmlicherweise wird eine Redundanzspeicherzellenanordnung in den Zeilen und Spalten einer normalen Speicherzellenanordnung angeord­ net, um eine Halbleiterspeichervorrichtung unabhängig von einer defekten Speicherzelle zu betreiben, wodurch die Ausbeute für die Halbleiterspei­ chervorrichtung vergrößert wird. Ein derartiges, herkömmliches Repara­ turverfahren zum Ersetzen einer defekten Speicherzellenanordnung durch eine redundante Zellenanordnung wird im allgemeinen durch einen Laser oder elektrische Redundanzvorrichtungen durchgeführt.

Eine elektrische Redundanzvorrichtung für eine Halbleiterspeicher­ vorrichtung ist im US-Patent Nr. 4 13 92 211 offengelegt. Bei dieser muß ein Strom mit hoher Spannung verwendet werden, um eine Sicherung zu schmelzen, weswegen die Größe des diesen Strom leitenden Transistors hinreichend groß sein muß. Also wird die Chipfläche vergrößert und der Hochspannungsstrom verursacht eine Beschädigung am Chip.

Um die Nachteile der elektrischen Redundanzvorrichtung zu umge­ hen, wurde eine Laserredundanzvorrichtung mit hohen Kosten im US-Pa­ tent Nr. 42 28 528 vorgeschlagen. Bei dieser wird ein Laser verwendet, um die Sicherungen der Zeilen oder Spalten mit einer defekten Zelle zu durchtrennen. In diesem Fall muß eine Sicherung für jede der Bit- und Wortleitungen, die mit der Speicherzellenanordnung verbunden sind, ver­ bunden sein, damit die Wort- oder Bitleitung mit einer defekten Speicher­ zelle abgetrennt werden kann. Mit zunehmender Speicherkapazität nimmt der Abstand zwischen in den Wort- und Bitleitungen angeordneten Siche­ rungen ab. Demzufolge muß die Größe des Laserpunktes zum Durchtren­ nen der Sicherung verringert werden, sonst können die angrenzenden, normalen Wort- oder Bitleitungen oder deren Sicherungen beim Durch­ trennen der Sicherung einer mit einer defekten Speicherzelle verbun­ denen Wort- oder Bitleitung beschädigt werden.

Wenn zum Beispiel der Durchmesser des Lichtpunktes 4-5 Mikrome­ ter für ein 256K DRAM beträgt, sollte er 2,5-4 Mikrometer im Falle eines 1M DRAM betragen und noch weiter im Falle eines 4M DRAM verringert werden, so daß ein Laservorrichtung zum Erhalten eines kleineren Licht­ flecks mit einer sehr geringen Toleranz verwendet werden muß. Folglich ist es unmöglich, die Laservorrichtung praktisch auf eine hochintegrierte Speichervorrichtung im Megabitbereich anzuwenden.

In einem solchen Fall wurde ein Verfahren zum Dekodieren einer Ersatzspeicherzelle, also einer redundanten Speicherzelle, durch eine in­ terne Adressierung, wenn eine normale Speicherzelle einen Defekt besitzt, vorgeschlagen. In Fig. 1 ist ein Blockdiagramm einer Halbleiterspeicher­ vorrichtung, die die interne Adressdekodierung verwendet, gezeigt. Je­ weils auf den rechten und den linken Seiten des Isoliergates 4 sind eine linke, normale Zellenanordnung 1 mit einer linken, redundanten Zellenan­ ordnung 3 und eine rechte, normale Zellenanordnung 5 mit einer rechten, redundanten Zellenanordnung 7 angeordnet. Die Speicherzellengruppen besitzen jeweils Leseverstärker 2 und 6. Ein Eingabe/Ausgabegate 8 ist zwischen der rechten, redundanten Speicherzellenanordnung 7 und den Eingabe/Ausgabeleitungen IO und angeordnet.

Also besitzt jede der normalen Zellenanordnungen eine entspre­ chende redundante Zellenanordnung, die durch einen entsprechenden De­ kodierer 9 oder 10 entsprechend einem Redundanzadressignal RAi aus ei­ nem Sicherungsschaltkreis ausgewählt wird. Wenn mit anderen Worten die linke, normale Zellenanordnung 1 einen Defekt besitzt, wird die linke, re­ dundante Zellenanordnung 3 verwendet, während in dem Fall, daß die rechte, normale Zellenanordnung 5 einen Defekt besitzt, die rechte, re­ dundante Zellenanordnung 7 verwendet wird. Also wird die Fläche eines Halbleiterspeicherchips mit einer Mehrzahl von Speicherzellengruppen be­ trächtlich vergrößert, da auf beiden Seiten des Isoliergates 4 eine jewei­ lige redundante Zellenanordnung angeordnet werden muß. Das macht es sehr schwer, die Halbleiterspeichervorrichtung hoch zu integrieren. Dar­ überhinaus wird das Lesen von Daten in der linken, redundanten Zellena­ nordnung 3 durch Übertragen der ausgelesenen Daten über den linken Leseverstärker 2, das Isoliergate 4, den rechten Leseverstärker 6 und das Eingabe/Ausgabegate 8 durchgeführt, während das Lesen der Daten in der rechten, redundanten Zellenanordnung 7 durch Übertragen der ausgelesenen Daten über den rechten Leseverstärker 6 und das Ein­ gabe/Ausgabegate S durchgeführt wird, wodurch ein unausgeglichener Leistungsverbrauch resultiert. Das kann eine Instabilität für den ge­ samten Leistungsverbrauch verursachen.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Redundanz­ vorrichtung zur Verfügung zu stellen, die für die Hochintegration einer Halbleiterspeichervorrichtung mit einer redundanten Speicherzellenanord­ nung geeignet ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Vor­ richtung und ein Verfahren zum Erzeugen einer Halbleiterspeichervor­ richtung mit optimaler Redundanzeffizienz zur Verfügung zu stellen.

Diese und weitere Aufgaben werden durch die Merkmale der beige­ fügten Patentansprüche gelöst.

Entsprechend der vorliegenden Erfindung wird eine Redundanzvor­ richtung zur Verfügung gestellt für eine Halbleiterspeichervorrichtung, die eine Mehrzahl von normalen Zellenanordnungen, die jeweils einen Le­ severstärker mit einem Isoliergate zum Isolieren oder Verbinden der Bit­ leitungen zwischen aneinandergrenzenden normalen Zellen in Abhängigkeit von einem Isolationssignal umfassen, eine mit nur einer der angrenzen­ den, redundanten Zellenanordnungen verbundene, redundante Zellenan­ ordnung, einer Steuersignalerzeugungsvorrichtung zum Erzeugen des Isolationssignals und eines Lesesignals zum Steuern der jeweiligen Lese­ verstärker, die der mit der redundanten Zellenanordnung verbundenen, normalen Zellenanordnung und der nicht mit der redundanten Zellenan­ ordnung verbundenen, normalen Zellenanordnung entsprechen, und eine Vorrichtung, zum Erzeugen eines Redundanzsteuersignals in Abhängigkeit von einem Defekt eines extern eingegebenen Adressignals und eines Si­ gnals zum Auswählen einer Wortleitung der redundanten Zellenanordnung umfaßt.

Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfin­ dung wird ein Redundanzverfahren für eine Halbleitervorrichtung mit ei­ ner Mehrzahl von normalen Zellenanordnungen mit jeweils einem Lesever­ stärker zum Ersetzen einer normalen Zellenanordnung mit einem Defekt durch eine interne, redundante Zellenanordnung in Abhängigkeit von ei­ nem extern eingegebenen Adressignal zur Verfügung gestellt, das fol­ gende Verfahrensschritte umfaßt:
Verbinden der redundanten Zellenanord­ nung nur mit dem Leseverstärker einer beliebigen der angrenzenden, normalen Zellenanordnungen, Anordnen eines Isoliergates zwischen den Bitleitungen der mit der redundanten Zellenanordnung verbundenen nor­ malen Zellenanordnung und der nicht mit der redundanten Zellenanord­ nung verbundenen normalen Zellenanordnung, wobei das Isoliergate die Bitleitung in Abhängigkeit von einem Isoliersignal verbindet oder isoliert, und jeweiliges Anlegen eines Lesesteuersignals an den Leseverstärker und das Isoliergate entsprechend einem Redundanzsteuersignal eines er­ sten oder zweiten Zustands in Antwort auf den Defekt des extern einge­ gebenen Adressignals und des Isoliersignals, wodurch die in der redun­ danten Zellenanordnung gespeicherten Daten durch den mit der redun­ danten Zellenanordnung verbundenen Leseverstärker, während das Re­ dundanzsteuersignal im zweiten Zustand ist, ausgegeben werden.

Die vorliegende Erfindung wird nun genauer unter Bezugnahme auf die beispielhaft beigefügten Zeichnungen beschrieben.

Fig. 1 ist ein Blockdiagramm einer Speichervorrichtung mit einer herkömmlichen Redundanzvorrichtung.

Fig. 2 ist ein Blockdiagramm einer Speichervorrichtung mit einer erfindungsgemäßen Redundanzvorrichtung.

Fig. 3 ist ein detailliertes Schaltkreisdiagramm der Speicherzelle und des Leseverstärkers aus Fig. 2.

Fig. 4 zeigt einen Schaltkreis zum Erzeugen eines Redundanzsteuer­ signals ΦPRE nach der vorliegenden Erfindung.

Fig. 5 zeigt einen Schaltkreis zum Erzeugen eines zweiten Lesesteu­ ersignals (103) nach der vorliegenden Erfindung.

Fig. 6 zeigt einen Schaltkreis zum Erzeugen eines vierten Lesesteu­ ersignals (104) nach der vorliegenden Erfindung.

Fig. 7 zeigt einen Schaltkreis zum Erzeugen eines ersten und drit­ ten Lesesteuersignals (101, 102).

Fig. 8 zeigt einen Schaltkreis zum Erzeugen eines Isoliersignals ΦISO nach der vorliegenden Erfindung.

Fig. 9 zeigt eine Tabelle der Zustände des Steuersignals nach der vorliegenden Erfindung.

Fig. 10 ist ein Zeitablaufdiagramm des Betriebs der erfindungsgemä­ ßen Vorrichtung.

In Fig. 2 sind auf der linken und rechten Seite des Isoliergates 22 jeweils eine erste normale 20 und zweite normale Zellenanordnung 23 an­ geordnet. Ein mit der ersten normalen Zellenanordnung verbundener Le­ severstärker 21 ist zwischen der ersten normalen Zellenanordnung 20 und dem Isoliergate 22 angeordnet. Zwischen der zweiten normalen Zellenan­ ordnung 23 und den Eingabe/Ausgabeleitungen IO und sind der Reihe nach eine redundante Zellenanordnung 24, ein Leseverstärker 25 und ein Eingabe/Ausgabegate 26 angeordnet. Auch wenn die Leseverstärker 21 und 25 im normalen Modus verwendet werden, wird der rechte Lesever­ stärker 25, der mit der redundanten Zellenanordnung 24 verbunden ist, zum Verstärken der von einer redundanten Zelle nur im Redundanzmodus ausgelesenen Daten verwendet. Das ist das Merkmal der erfindungsgemä­ ßen Vorrichtung.

Der linke und der rechte Leseverstärker 21 und 25 empfangen je­ weils ein erstes und zweites Lesesteuersignal 101 und 103 und ein drittes und viertes Lesesteuersignal 102 und 104 von einer Steuersignalerzeu­ gungsvorrichtung 30, die ihrerseits ein Redundanzsteuersignal 100 von einem Sicherungsschaltkreis 31 empfängt. Eine Zelle aus der redundanten Zellenanordnung 24 wird entsprechend einem Redundanzauswahlsignal 106 von dem Sicherungsschaltkreis 31 ausgewählt. Die Steuersignalerzeu­ gungsvorrichtung 30 umfaßt Vorrichtungen zum Erzeugen der ersten, zweiten, dritten und vierten Steuersignale 101, 103, 102 und 104. Der Si­ cherungsschaltkreis 31 wird zum Lesen eines defekten Adressignals in Abhängigkeit von den Redundanzadressignalen RAa, RA1 . . . RAn verwendet.

Fig. 3 zeigt die Beziehung zwischen den normalen und redundanten Zellenanordnungen 20, 23 und 24, den linken und rechten Leseverstär­ kern 21 und 25, dem Isoliergate 22, dem Eingabe/Ausgabegate 29 und den Ausgleichsschaltkreisen 27 und 28 der Bitleitungen.

Der linke Leseverstärkerschaltkreis 21 umfaßt einen ersten Lesever­ stärker 21 a und einen zweiten Leseverstärker 21b. Der erste Lesever­ stärker 21 besteht aus zwei PMOS-Transistoren vom Speichertyp, die das erste Lesesteuersignal 101 empfangen. Der zweite Leseverstärker 21b be­ steht aus zwei NMOS-Transistoren vom Speichertyp und einem NMOS-Trei­ bertransistor, der das zweite Lesesteuersignal 103 empfängt. Der rechte Leseverstärkerschaltkreis 25 umfaßt einen dritten Leseverstärker 25a und einen vierten Leseverstärker 25b. Der dritte Leseverstärker 25a besteht aus zwei PMOS-Transistoren vom Speichertyp, die das dritte Lesesteuer­ signal 102 empfangen. Der vierte Leseverstärker 25b besteht aus zwei NMOS-Transistoren vom Speichertyp und einem NMOS-Treibertransistor, der das vierte Lesesteuersignal 104 empfängt.

Das Isoliergate 22 besteht aus Transfertransistoren, deren Kanäle jeweils mit den internen und externen Bitleitungspaaren BLO/, BLI/ verbunden sind und deren Gates gemeinsam ein Isolationssignal Φ150 empfangen. Die internen Schaltkreise des Leseverstärkers und des Isoliergates sind als herkömmliche bekannt.

Zwischen den externen und internen Bitleitungspaaren BLO/, BLI/ sind jeweils die Ausgleichsschaltkreise 27 und 28 der Bitleitun­ gen angeschlossen. Üblicherweise ist der Ausgleichspegel der Bitleitungen eines DRAN 1/2 Vcc, die an den zwischen dem externen Bitleitungspaar BLO/ angeschlossenen Ausgleichsschaltkreis 27 angelegt werden. Die normale Zellenanordnung 20 wird zwischen den ersten und zweiten Lese­ verstärkern 21a und 21b angeordnet, während die zweite normale Zellena­ nordnung 23 und die redundante Zellenanordnung 24 zwischen dem Iso­ liergate 22 und dem dritten Leseverstärker 25a angeordnet werden. Ein Eingabe/Ausgabegate 29 wird zwischen dem Ausgleichsschaltkreis 28 der internen Bitleitungen und den Eingabe/Ausgabeleitungen IO, so angeord­ net. Wie in Fig. 3 gezeigt, ist die redundante Zellenanordnung 24 nur auf der rechten Seite des Isoliergates 22 vorgesehen, was von Fig. 1 ver­ schieden ist, wo jede normale Zellenanordnung eine entsprechende redun­ dante Zellenanordnung besitzt.

In Fig. 4 wird die Erzeugung eines Redundanzsteuersignals 100 durch einen Sicherungsschaltkreis 31 der Fig. 2 gezeigt. Die zwischen dem Ausgangsanschluß des Sicherungssignals ΦFF01 und den NMOS-Tran­ sistoren, deren Gates jeweils mit den Redundanzadressignalen RA1/ . . . RAn/ verbunden sind, angeschlossenen Sicherungen wer­ den durchtrennt, wenn die entsprechenden NMOS-Transistoren von einem defekten Adressignal angetrieben werden. Wenn es also eine defektes Adressignal gibt, wird das Sicherungssignal ΦFF01 oder ΦFF02 "hoch". Das Redundanzsteuersignal 100 wird durch das Sicherungssignal ΦFF01 bestimmt, das die defekte Adresse angibt.

Aus ähnliche Weise ist es wohl bekannt, daß das Signal 106 zum Auswählen einer Wortleitung der redundanten Zellenanordnung 24 durch die Sicherungssignale ΦFF01 und ΦFF02 bestimmt wird, was nicht in Fig. 4 gezeigt ist.

Fig. 5 zeigt einen Schaltkreis zum Erzeugen des zweiten Lesesteu­ ersignals 103 und eines ersten Vor-Lesesteuersignals ΦRE nach der vor­ liegenden Erfindung. Das zweite Lesesteuersignal 103 und das erste Vor­ lesesteuersignal ΦRE ändern sich entsprechend dem Ausgang des NOR-Gatters 51, das das von dem Schaltkreis der Fig. 4 erzeugte Redundanz­ steuersignal 100 empfängt. Ein Resetsignal ΦRS ist während des Betriebs immer im "hohen" Zustand, und RAi, RAj und RAk stellen Redundanzsi­ gnale dar.

Fig. 6 zeigt einen Schaltkreis zum Erzeugen des vierten Lesesteu­ ersignals 104 und eines zweiten Vor-Lesesteuersignals ΦRC nach der vor­ liegenden Erfindung. Das vierte Lesesteuersignal 104 und das zweite Vor- Lesesteuersignal ΦRC werden durch das von einem NOR-Gatter 61 empfan­ gene Redundanzsteuersignal 100 bestimmt.

In Fig. 7 wird gezeigt, wie das erste oder zweite, in einen Verzöge­ rungsschaltkreis 71 eingegebene Vor-Lesesignal ΦRE oder ΦRC durch einen Treiber-PMOS-Transistor 72 als das erste oder dritte Lesesteuersi­ gnal 101 oder 102 ausgegeben wird.

In Fig. 8 wird gezeigt, wie ein an das Isoliergate 22 angelegtes Isolationssignal ΦISO auf das normale Vor-Lesesignal ΦRE reagiert.

Wie in den Fig. 4 bis 8 gezeigt, hängen das erste, zweite, dritte und vierte Lesesteuersignal 101, 103, 102 und 104 und das Isolationssi­ gnal ΦISO von dem Redundanzsteuersignal 100 ab, das von den Siche­ rungssignalen ΦFF01, ΦFF02 gebildet wird, die eine defekte Adresse lesen.

Wenn, wie in Fig. 9 gezeigt, das Redundanzsteuersignal 100 in einem "hohen" Zustand ist (der "niedrige" Zustand im normalen Betriebsmodus), sind die Pegel des ersten Vor-Lesesignals ΦRE, des zweiten Vor-Lesesi­ gnals ΦRC, des ersten, zweiten, dritten und vierten Lesesteuersignals 101, 103, 102 und 104 und des Isolationssignals ΦISO jeweils "hoch", "niedrig", "1/2 Vcc", "niedrig", "hoch", "hoch" und "niedrig". Die Signale machen es auch möglich, die von der ersten oder zweiten normalen Zellenanordnung ausgelesenen Daten im normalen Betriebsmodus zu lesen.

In Fig. 10 wird der Betrieb des erfindungsgemäßen Schaltkreises im Redundanzmodus gezeigt. Das Bezugszeichen stellt das Zeilenadres­ spulssignal dar, NWL den Spannungspegel der redundanten Wortleitung in der normalen Zellenanordnung, RBL den Spannungspegel der Bitleitung (oder der internen Bitleitung BLI aus Fig. 3), die mit der redundanten Zellenanordnung 24 verbunden ist, und NBL den Spannungspegel der Bitleitung (oder der externen Bitleitung BLO aus Fig. 3), die mit der er­ sten normalen Zellenanordnung verbunden ist.

Hiernach wird der Redundanzbetrieb entsprechend der vorliegenden Erfindung unter Bezugnahme auf Fig. 10 beschrieben.

Wenn eines der Adressignale RAi einen Defekt hat, geht das Siche­ rungssignal ΦFF01 aus Fig. 4 in den "hohen" Zustand, so daß das Redun­ danzsteuersignal 100 in den "hohen" Zustand geht. Das Sicherungssignal ΦFF01 im "hohen" Zustand verursacht, daß die redundante Wortleitung RWL in den "hohen" Zustand geht. Zu diesem Zeitpunkt wird die normale Wortleitung nicht auf dem Erdpotential bleibend ausgewählt, da in dem entsprechenden Adressignal ein Defekt aufgetreten ist.

Da das Redundanzsteuersignal 100 im "hohen" Zustand ist, geht der Ausgang des NOR-Gatters 51 aus Fig. 5 in den "niedrigen" Zustand, und daher gehen das zweite Lesesteuersignal 103 und das erste Vor-Lesesi­ gnal ΦRE jeweils in den "hohen" und "niedrigen" Zustand.

In der Zwischenzeit geht der Ausgang des ODER-Gatters 61 aus Fig. 6 wegen des "hohen" Zustands des Redundanzsteuersignals 100 in den "hohen" Zustand, und das vierte Lesesteuersignal 104 und das zweite Vor-Lesesignal ΦRC gehen jeweils wegen des Redundanzadressignals RAj oder RAk im "hohen" Zustand in den "hohen" und "niedrigen" Zustand.

Also gehen das erste und dritte Lesesteuersignal 101 und 102 aus Fig. 7 jeweils in den "niedrigen" und "hohen" Zustand.

Da das erste und zweite Lesesteuersignal 101 und 103 jeweils im "1/2 Vcc" und "niedrigen" Zustand sind, werden der erste und zweite Leseverstärker 21a und 21 aus Fig. 3 gesperrt, während der dritte und vierte Leseverstärker 25a und 25b, die mit der redundanten Zellenanord­ nung 24 aus Fig. 3 verbunden sind, betrieben werden. Also betreibt die erste oder zweite normale Zellenanordnung 20 oder 23, in der ein Defekt aufgetreten ist, nur den mit der redundanten Zellenanordnung 24 ver­ bundenen Leseverstärker, um die defekte, normale Zelle durch die redun­ dante Zelle zu ersetzen. Natürlich lesen die Leseverstärker 21a, 21b, 25a, 25b die von der normalen Zellenanordnung im normalen Betriebsmodus ausgelesenen Daten.

Wenn der dritte und vierte Leseverstärker 25a und 25b eine Leseo­ peration durchführen, werden die internen, mit der redundanten Zellena­ nordnung 24 verbundenen Bitleitungen BLI, isoliert, und hinreichend verstärkte Daten werden durch das Eingabe/Ausgabegate 29 zu den Ein­ gabe/Ausgabeleitungen IO/ übertragen. In der Zwischenzeit geht das Isolationssignal ΦISO in den "niedrigen" Zustand wegen des ersten Vor- Lesesignals ΦRE in Fig. 8 im "niedrigen" Zustand, um das externe Bitlei­ tungspaar BLO, und das interne Bitleitungspaar BLI, zu isolieren.

Der Grund, warum die Daten nur von der redundanten Zellenanord­ nung 24 gelesen werden, selbst wenn der dritte und vierte Leseverstärker 25a und 25b mit der normalen Zellenanordnung 23 verbunden sind, ist die Tatsache, daß das Sicherungssignal ΦFF01 von Fig. 4 verursacht, daß die redundante Wortleitung RWL und nicht die normale Wortleitung NWL ausgewählt wird.

Im normalen Modus geht das Redundanzsteuersignal 100 in den "niedrigen" Zustand, und das Sicherungssignal ΦFF01 ändert seinen Zu­ stand, so daß es verursacht, daß die normale Wortleitung NWL und nicht die redundante Wortleitung RWL ausgewählt wird, so daß der dritte und vierte Leseverstärker 25a und 25b von der ausgewählten, normalen Zelle ausgelesene Daten verstärken.

Wie oben beschrieben, ist es nicht nötig, jede der normalen Zel­ lenanordnungen mit einer separaten redundanten Zellenanordnung zu ver­ sehen, um entsprechend der Erfindung eine defekte Speicherzelle in einer Speichervorrichtung mit Leseverstärkern zu ersetzen (zum Beispiel in Fig. 3 die erste normale Zellenanordnung 20, die mit dem ersten und zweiten Leseverstärker 21a und 21b verbunden ist, die zweite normale Zellenanordnung 23, die mit dem dritten und vierten Leseverstärker 25a und 25b verbunden ist). In der vorliegenden Erfindung bildet eine einzige redundante Zellenanordnung 24 die Redundanz für sowohl die erste als auch die zweite Zellenanordnung 20 und 23, wodurch es möglich wird, die Größe der Speichervorrichtung zu verringern, wodurch ihr Integrationsgrad verbessert wird.

Claims (8)

1. Redundanzvorrichtung für eine Halbleiterspeichervorrichtung mit einer Mehrzahl von normalen Zellenanordnungen (20, 23), die jeweils einen Leseverstärker (21, 25) umfassen, dadurch gekennzeichnet, daß sie um­ faßt:
ein Isoliergate (22) zum Isolieren oder Verbinden der Bitleitungen (BLI, BLO) zwischen aneinandergrenzenden, normalen Zellenanordnungen in Abhängigkeit von einem Isolationssignal (ΦISO);
eine wenigstens mit nur einer der angrenzenden, normalen Zellenan­ ordnungen verbundene, redundante Zellenanordnung (24);
eine Steuersignalerzeugungsvorrichtung (30) zum Erzeugen des Isolationssignals und eines Lesesignals (101-104) zum Steuern der jeweili­ gen Leseverstärker (21a, 21b, 25a, 25b), die einer der mit der redundan­ ten Zellenanordnung verbundenen, normalen Zellenanordnungen (23) und einer der nicht mit der redundanten Zellenanordnung verbundenen, nor­ malen Zellenanordnungen (20) entsprechen;
und eine Vorrichtung (31), zum Erzeugen eines Redundanzsteuersi­ gnals (100) in Abhängigkeit von einem Defekt eines extern eingegebenen Adressignals und eines Signals (106) zum Auswählen einer Wortleitung der redundanten Zellenanordnung.

2. Redundanzvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die redundante Zellenanordnung nahe der Eingabe/Ausgabeleitung (IO/) angeordnet ist.

3. Redundanzvorrichtung für eine Halbleiterspeichervorrichtung zum Ersetzen einer normalen Zelle mit einem Defekt durch eine interne, re­ dundante Zelle in Abhängigkeit von einem Defekt eines extern eingegebe­ nen Adressignals, dadurch gekennzeichnet, daß sie eine redundante Zel­ lenanordnung (24) umfaßt, die nur mit einer der angrenzenden, normalen Zellenanordnungen (20, 23), die jeweils einen Leseverstärker (21, 25) be­ sitzen, verbunden ist, wobei die redundante Zellenanordnung gespeicherte Daten durch den Leseverstärker der normalen Zellenanordnung im redun­ danten Betriebsmodus ausgibt.

4. Redundanzvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß sie außerdem umfaßt:
ein Isoliergate (22) zum Isolieren oder Verbinden der Bitleitungen (BLI, BLO) zwischen einer der normalen Zellenanordnungen (23), die mit der redundanten Zellenanordnung (24) verbunden sind, und den anderen normalen Zellenanordnungen (20), die nicht mit der redundanten Zellenan­ ordnung verbunden sind, in Abhängigkeit von einem Isolationssignal (ΦISO);
eine Steuersignalerzeugungsvorrichtung (30) zum Erzeugen des Isolationssignals und eines Lesesignals (101-104) zum Steuern der jeweili­ gen Leseverstärker (21a, 21b, 25a, 25b), die der einen der mit der re­ dundanten Zellenanordnung verbundenen, normalen Zellenanordnungen (23) und der anderen der nicht mit der redundanten Zellenanordnung verbundenen, normalen Zellenanordnungen (20) entsprechen;
und eine Vorrichtung (31), zum Erzeugen eines Redundanzsteuersi­ gnals (100) in Abhängigkeit von einem Defekt eines extern eingegebenen Adressignals und eines Signals (106) zum Auswählen einer Wortleitung der redundanten Zellenanordnung.

5. Redundanzvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die redundante Zellenanordnung wenigstens nahe der Ein­ gabe/Ausgabeleitung (IO/) angeordnet ist.

6. Redundanzverfahren für eine Halbleitervorrichtung mit einer Mehrzahl von normalen Zellenanordnungen (20, 23) zum Ersetzen einer normalen Zellenanordnung mit einem Defekt durch eine interne, redun­ dante Zellenanordnung (24) in Abhängigkeit von einem extern eingegebe­ nen Adressignal, dadurch gekennzeichnet, daß es folgende Verfahrens­ schritte umfaßt:
Verbinden der redundanten Zellenanordnung nur mit dem Lesever­ stärker einer beliebigen der angrenzenden, normalen Zellenanordnungen;
Anordnen eines Isoliergates (22) zwischen den Bitleitungen einer der mit der redundanten Zellenanordnung verbundenen, normalen Zellena­ nordnung (23) und der anderen, nicht mit der redundanten Zellenanord­ nung verbundenen, normalen Zellenanordnung (20), wobei das Isoliergate die Bitleitung in Abhängigkeit von einem Isoliersignal (ΦISO) verbindet oder isoliert; und
jeweiliges Anlegen eines Lesesteuersignals (101-104) an den Lese­ verstärker und das Isoliergate entsprechend einem Redundanzsteuersignal (100) in einem ersten oder zweiten Zustand in Antwort auf den Defekt des extern eingegebenen Adressignals und des Isoliersignals, wodurch die in der redundanten Zellenanordnung gespeicherten Daten durch den mit der redundanten Zellenanordnung verbundenen Leseverstärker (25), während das Redundanzsteuersignal im zweiten Zustand ist, ausgegeben werden.

7. Redundanzverfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Wortleitungen der normalen Zellenanordnung gesperrt sind und daß die Wortleitungen nur freigegeben werden, wenn das Redundanzsteu­ ersignal im zweiten Zustand ist.

8. Redundanzverfahren nach Anspruch 6, dadurch gekennzeichnet, daß nur der mit der redundanten Zellenanordnung verbundene Lesever­ stärker betrieben wird, wenn das Redundanzsteuersignal im ersten oder im zweiten Zustand ist, während das Isoliergate nicht betrieben wird, wenn das Redundanzsteuersignal im zweiten Zustand ist.