JP2590897B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP2590897B2 JP62181612A JP18161287A JP2590897B2 JP 2590897 B2 JP2590897 B2 JP 2590897B2 JP 62181612 A JP62181612 A JP 62181612A JP 18161287 A JP18161287 A JP 18161287A JP 2590897 B2 JP2590897 B2 JP 2590897B2
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に冗長性を有する半
導体メモリに関する。
〔従来の技術〕
半導体メモリは、年々大容量化が進み、それに従って
不良セルによるメモリの良品率低下も大きな問題となっ
て来ている。このような不良セルを救済し、良品率を上
昇させるために、種々の方法がとられている。その１つ
が、冗長セルを設けて不良セルと置き換えるという方式
である。従来、冗長セルを付加し、不良セルと置き換え
る方式として一般に考えられているのは、以下のような
ものである。
１つは、ワード線方向にｎ本の冗長ワード線を設けて
おき、その１本ずつを任意に置き換えるものである。こ
の場合不良ワード線がｎ本未満のときには、その不良ワ
ード線の本数だけ置き換えればよく、不良ワード線がｎ
本より多いと救済はできないことになる。次は、ビット
線方向にｍ本の冗長ビット線を設けておき、ワード線の
場合と全く同様に置き換えを行なうものである。最後
は、その双方を合わせて搭載したものである。これらの
方式では不良救済の自由度が非常に高いという利点を有
するが、その反面、冗長メモリセルアレイを不良セルア
レイと切り換えるために回路が複雑になり、そのために
半導体メモリ全体の読出し速度が低下するなどの欠点が
生じることになる。
そこでこの欠点をなくすために考案されているのが、
通常メモリセルを複数のブロックに分割し、その分割さ
れたブロックと同じメモリ容量を持つ冗長メモリセルブ
ロックを付加して置き換えを行なうという方式である
（例えば特公告昭62−21198号公報に詳しい。）。第２
図に示すように、通常メモリセルを10a,10b,…10hの如
くブロックに分割し、その１ブロックと同じメモリ容量
を持つ冗長メモリセルブロック18を付加さらに、各ブロ
ックごとに、センスアンプと書込み回路40a,40b,…40h,
48を１系統ずつ搭載することを特徴としている。さら
に、通常に持っているＸデコーダ19とY1デコーダ29に加
えて、Y2デコーダ39を付加し、その信号によって冗長ブ
ロック18と通常メモリセルブロック10a,10b,…10hのう
ちの１つを切換えている。
この方式を用いた場合、冗長メモリセル切換えはブロ
ック単位であるため、Y2デコーダの回路は単純であり、
この部分による読出し速度の低下はないと言える。さら
に各ブロックごとにセンスアンプ（＋書込み回路）を持
っており、ブロック単位で読出した出力のマルチプレク
サ70を通すだけであるから冗長ブロック18の部分を読出
した際にも出力が遅れることはない。
〔発明が解決しようとする問題点〕
しかし、上述した従来の冗長性を有する半導体メモリ
は、分割された各ブロックごとにセンスアンプ＋書込み
回路を持つため、これによるチップ面積の増大，レイア
ウト設計の複雑化を引き起こす。さらに、一般的にメモ
リセルの不良モードは、大きなブロック単位で全部の
（あるいはほとんどの）セルが不良ということはごく少
なく、１本もしくは数本のビット線不良が大部分を占め
ている。これに従って、冗長メモリセルブロック18の面
積（あるいはビット線の本数）を少なくしようとすれ
ば、通常メモリセル部の分割数が多くなってしまい、セ
ンスアンプ＋書込み回路の個数の増大によるチップ面積
の増加分で相殺されてしまう、という欠点がある。
〔問題点を解決するための手段〕
本発明の冗長性を有する半導体メモリは、ｎビット出
力形式であり、１ビットあたりｍ個に分割された通常メ
モリセルブロックと、その１ブロックと同じメモリ容量
を有する冗長メモリセルブロックとを含むメモリセルア
レイと、そのメモリセルアレイのワード線を選択するＸ
デコーダと、各メモリセルブロック内のビット数をブロ
ック共通に選択する第１のＹセレクタ・Y1デコーダと、
ビット内でｍ個のメモリセルブロックのうちの１つを選
択する第２のＹセレクタ・Y2デコーダと、１ビットごと
に１系統設けられた通常センスアンプ・書込み回路と、
冗長メモリセル用に設けられた１系統の冗長センスアン
プ・書込み回路と、Y2デコーダの出力を入力とした冗長
ブロック切換信号発生回路と、この回路の出力信号によ
って通常メモリセルブロックの１つと冗長メモリセルブ
ロックを切換える冗長ブロック切換回路（センスアンプ
・書込み回路の入出力に対して切換えを行なう）とを有
している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明を８ビット出力で１ビッとを４分割し
た半導体メモリについての一実施例のブロック図である
（ｎ＝8,m＝４の場合にあたる。）。10a,10b,10c,10d,
…,17a,17b,17c,17dは分割した通常メモリセルブロック
であり、a,b,c,dが１ビット内の４分割を示している。1
8が通常メモリセルブロックと同じメモリ容量を有する
冗長メモリセルブロック、19がＸデコーダである。さら
に、これらのメモリセルブロックごとに20a,20b,20c,20
d,…,27a,27b,27c,27d,28の第１のＹセレクタを持ち、
これらを選択するためのY1デコーダ29を有する。さら
に、１ビット内の４ブロックの１つを選択するための第
２のＹセレクタが30,…37であり、39がY2デコーダであ
る。第２のＹセレクタは冗長メモリセルブロックには具
備していない。30,…37に接続されるセンスアンプ・書
込み回路が40,…47（通常部）,48（冗長部）であり、１
ビットごとに１系統持つことになる。
61はY2デコーダの出力を入力とし、さらに冗長切換え
素子その中に内蔵することで10a,10b,10c,10d,…,17a,1
7b,17c,17dのうちの１ブロックが不良であった場合、そ
の情報（冗長使用か否か、どのビットか、ビット内のど
のブロックか）を冗長切換え素子にストアして、Y2デコ
ーダの信号によって冗長ブロック切換信号を発生する冗
長ブロック切換信号発生回路であり、60はその信号によ
ってセンスアンプの出力切換え、書込み回路の入力切換
えを行なう冗長ブロック切換回路である。さらに50,…5
7はそれぞれのビットに対する入出力バッファI/O0,…I/
O7はその入出力端子である。
Ｘデコーダ19はメモリセルブロックのワード線を選択
するために用いられ、Y1デコーダ29は各ブロック内のビ
ット線を各ブロック共通に選択する信号を第１のＹセレ
クタに供給し、Y2デコーダ39は、１ビット内の４ブロッ
クのうちの１つを選択する信号を第２のＹセレクタに供
給し、かつ、60の冗長ブロック切換回路によって通常メ
モリセルブロックと冗長メモリセルブロックの切換えを
行なうために必要な信号を発生させる冗長ブロック切換
信号発生回路61を駆動する。
ここで、各メモリセルブロックごとにセンスアンプ・
書込み回路を具備させないために、第２のＹセレクタと
Y2デコーダを設け、さらにY2デコーダの出力によって冗
長ブロック切換信号を発生させるような構成をとってい
る。これによって、従来例ではセンスアンプ・書込み回
路が33＋１ケ必要であったものが、本実施例では、冗長
性を有しない通常の半導体メモリとたいして変わらない
８＋１ケで済む。さらに読出し速度の低下であるが、こ
の実施例で考えられるのは、60の回路による遅延であ
る。しかし、これは、入出力バッファとセンスアンプ・
書込み回路の間に位置しており（すなわち、読出し経路
のごく後ろ）、センスアンプの出力が定まる前に切換え
が終了するように設計することは容易であることから、
この部分による遅延は無視できると考えて良い。
また、本発明を４ビット,1ビットなどの出力形式をも
つ半導体メモリに適用できることは容易に推察できる。
この場合でも全く同様に、第２のＹセレクタを設け、そ
れをデコーダするY2デコーダの出力を同時に冗長ブロッ
ク切換信号発生回路のデコードに用いることで、センス
アンプ・書込み回路の個数を減らすことが可能になる。
本発明は、センスアンプ（読出し系）・書込み回路
（書込み系）の両方を具備する半導体メモリで冗長性を
有するものならば全て適用が可能である。すなわち、SR
AM,DRAM,ECLRAM,EPROMなどに使用することができる。
〔発明の効果〕 以上説明したように本発明は、メモリセルブロックを
分割し、その１ブロックと同じメモリ容量を持つ冗長メ
モリセルブロックを付加したメモリセルアレイを持つ半
導体メモリにおいて、各ブロックごとにセンスアンプ・
書込み回路を持たせるのでなく、１ビットに１系統とい
う冗長性を有しないメモリと同じ構成で、かつ第２のＹ
セレクタとそれを駆動するY2デコーダを具備し、さらに
そのY2デコーダ出力によって冗長メモリセルブロックと
通常メモリセルブロックの切換を行なうようにすること
により、センスアンプ・書込み回路の個数を少なくする
ことができ、さらに分割ブロックの面積を冗長の効果が
低下しないところまで小さくすることができるという効
果がある。かつ、本発明を実施した場合でも読出し速度
の低下を引き起こさないという、従来例と同等の効果も
期待できる。
【図面の簡単な説明】
第１図は本発明を８ビット出力形式に適用した一実施例
のブロック図、第２図は従来例で１ビット出力形式のも
ののブロック図である。 ｛10a,10b,10c,10d,…,17a,17b,17c,17d、10a,10b,…,1
0h｝……通常メモリセルブロック、18……冗長メモリセ
ルブロック、19……Ｘデコーダ、20a,20b,20c,20d,…,2
7a,27b,27c,27d……通常第１のＹセレクタ、28……冗長
第１のＹセレクタ、29……Y1デコーダ、30,…37……通
常第２のＹセレクタ、38……冗長第２のＹセレクタ、39
……Y2デコーダ、40,…47,40a,40b,…,40h……通常セン
スアンプ・書込み回路、48……冗長センスアンプ・書込
み回路、50,…57……入出力バッファ、60……冗長ブロ
ック切換回路、61……冗長ブロック切換信号発生回路、
70……マルチプレクサ、I/O0,…,I/O7,I/O……入出力ピ
ン。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ｎビット出力形式で、１ビット入出力あた
    りｍ個に分割されそれぞれの複数のビット線から構成さ
    れている通常メモリセルブロックと、前記通常メモリセ
    ルブロックと同じメモリ容量を有する冗長メモリセルブ
    ロックとを含むメモリセルアレイと、前記メモリセルア
    レイのワード線を選択するＸデコーダと、前記各メモリ
    セルブロック内のビット線を選択する第１のＹセレクタ
    とY1デコーダと、１ビット入出力内で前記ｍ個のメモリ
    セルブロックの入出力の１つを選択する第２のＹセレク
    タとY2デコーダと、前記第２のＹセレクタにより選択さ
    れた１ビット入出力にそれぞれ対応して設けられたｎ個
    の通常センスアンプと書き込み回路と、前記冗長メモリ
    セルブロックに設けられた冗長センスアンプと書き込み
    回路と、前記Y2デコーダの出力信号を入力とし、冗長ブ
    ロック切換信号信号をつくる冗長ブロック切換信号発生
    回路と、前記冗長ブロック切換信号によって、前記通常
    メモリセルブロックの１つと前記冗長メモリセルブロッ
    クの切換を前記センスアンプの出力と書き込み回路の入
    力に対して行う冗長ブロック切換回路とを具備すること
    を特徴とする半導体メモリ。
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