DE4142961A1 - Dram-speicheranordnung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Halblei­ terschaltungs-Speichervorrichtungen und insbeson­ ders auf den Aufbau von in hochdichten DRAM- Anordnungen (Dynamic Random Access Memory-Anordnun­ gen) verwendeten dreidimensionalen gestapelten Zellenkondensatoren.

Bei dynamischen Halbleiterspeichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicher­ knotenkondensatoren trotz parasitärer Kapazitäten und trotz Rauschens, die während des Betriebs der Schaltung auftreten können, groß genug sind, um eine adäquate Ladung oder Kapazität beizubehalten. Wie es bei den meisten integrierten Halbleiter­ schaltungen der Fall ist, wird die Schaltungsdichte mit einer ziemlich konstanten Rate weiter erhöht. Der Gesichtspunkt der Aufrechterhaltung der Speicherknotenkapazität ist besonders wichtig, da die Dichte von DRAM-Anordnungen für zukünftige Generationen von Speichervorrichtungen weiter er­ höht wird.

Die Fähigkeit, Speicherzellen dicht zu packen und dabei die erforderlichen Speicherfähigkeiten auf­ rechtzuerhalten, ist eine Hauptanforderung an Halbleiterherstellungstechnologien, wenn zukünftige Generationen erweiterter Speichervorrichtungen erfolgreich hergestellt werden sollen.

Ein Verfahren zum Aufrechterhalten sowie zum Erhö­ hen der Speicherknotengröße in dichtgepackten Speichervorrichtungen besteht in der Verwendung des "Stapelspeicherzellen"-Aufbaus. Bei dieser Techno­ logie werden zwei Schichten eines leitfähigen Ma­ terials, wie z. B. polykristallines Silizium (im folgenden kurz "Polysilizium" genannt), über eine Zugriffsvorrichtung auf einem Siliziumwafer aufge­ bracht, wobei dielektrische Schichten sandwichartig zwischen den Polysiliziumschichten angeordnet wer­ den. Eine auf diese Art und Weise ausgebildete Zelle ist als Stapelkondensatorzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zu­ griffsvorrichtung für Kondensatorplatten, weist eine geringe Soft Error Rate (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehenen isolierenden Schichten hoher Dielektrizitätskon­ stante eingesetzt werden.

Es ist jedoch schwierig, mit einem herkömmlichen STC-Kondensator eine ausreichende Speicherkapazität zu erhalten, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs beschränkt ist. Auch wird das Aufrechterhalten einer hohen dielektrischen Durchschlagfestigkeit zwischen Polysiliziumschichten in dem STC-Kondensa­ tor zu einem großen Problem, sobald die Dicke des Isolators angemessen dimensioniert ist.

Ein unter dem Titel "3-DIMENSIONAL STACKED CAPACI- TOR CELL FOR 16M AND 64M DRAMS" von T. Ema, S. Ka­ wanago, T. Nishi, S. Yoshida, H. Nishibe, T. Yabu, Y. Kodama, T. Nakano und M. Taguchi verfaßter Ar­ tikel in IEDM, Dig. Tech. Papers, Seiten 592-595, 1988, der hierin durch Bezugnahme aufgenommen wird, befaßt sich mit einer 3-dimensionalen Stapelkonden­ sator-Flossenstruktur.

Die Flossenstruktur und ihre Entwicklung sind in Fig. 1 auf Seite 593 des genannten Artikels darge­ stellt. Der Speicherknoten wird durch zwei als Flossen bezeichnete Polysiliziumschichten mit Lücken zwischen den Flossen gebildet (die Anzahl der Flossen kann erhöht werden, ist jedoch durch die verwendeten Gestaltungsregeln begrenzt). Eine di­ elektrische Kondensatorschicht umgibt die gesamte Oberfläche der Polysiliziumflossen (die für eine Kondensator-Zellenplatte verwendet werden), die die Flossen bedeckt und die Lücken füllt. Diese Ausbil­ dung kann unter Verwendung derzeitiger Verfahren hergestellt werden und erhöht die Speicherkapazi­ tät, ist jedoch nicht für eine DRAM-Zelle geeignet, die nach den Regeln aufgebaut ist, welche für ein Design im tiefen Submikrometer-Bereich (wie z. B. 0,2 µm) gelten, da die Gesamtdicke der mehreren die Zellenplatten bildenden Flossen viel größer ist als die minimale Merkmalsgröße. Der zur Realisierung der Flossenstruktur erforderliche Prozeßablauf macht außerdem eine exakte Ausrichtung zwischen zwei benachbarten Wortleitungen und Bitstellen­ leitungen bzw. Ziffernleitungen erforderlich. Diese Ausrichtung, zusammen mit dem Erfordernis, daß das Speicherknoten-Polysilizium den Speicherknotenkon­ takt überlappt, führt zu einem größeren Zellen­ bereich, der nicht für die bereits genannten Regeln für ein 0,2 µm-Design geeignet ist.

Auch der von S. Inoue, K. Hieda, A. Nitayama, F. Horiguchi und F. Masuoka verfaßte Artikel "A SPREAD STACKED CAPACITOR (SSC) CELL FOR 64MBIT DRAMS" in IEDM, Dig. Tech. Papers, Seiten 31-34, 1989, der durch Bezugnahme hierin aufgenommen wird, befaßt sich mit einer Speicherelektrode einer ersten Speicherzelle, die bis in den Bereich der benach­ barten zweiten Speicherzelle ausgedehnt ist.

Der Herstellungsprozeß für SSC-Zellen (s. Fig. 2 auf Seite 32) beginnt damit, daß eine Speicherelek­ trode über den Ziffernleitungen aufgebracht wird, welche von der ersten Speicherzelle bis zu den ihr benachbarten Speicherzellen ausgedehnt ist und umgekehrt. Dies führt zu einer Stapelkondensatoran­ ordnung, bei der jede Speicherelektrode zwei Speicherzellenbereiche belegen kann und somit die Speicherkapazität einer Speicherzelle nahezu ver­ doppelt wird.

Der SSC-Prozeß ist jedoch kompliziert, fügt dem Standardprozeß mindestens zwei Masken hinzu und kann nicht mit selbstausgerichteten Kontakten aus­ geführt werden.

Die vorliegende Erfindung entwickelt ein bestehen­ des Herstellungsverfahren für Stapelkondensatoren weiter, um durch Nutzung selbstausgerichteter Kon­ takte ohne zusätzliche photolithographische Schrit­ te eine 3-dimensionale Stapelkondensatorzelle zu bilden.

Die Erfindung ist darauf gerichtet, die Speicher­ zellen-Oberflächenausdehnung in einem Herstellungs­ verfahren für hochdichte/großvolumige DRAMs zu maximieren. Ein bestehendes Stapelkondensator-Her­ stellungsverfahren wird modifiziert, um einen als Speicherzelle definierten 3-dimensionalen Stapel­ kondensator mit seitlicher Verlängerung (LESC) zu bilden.

Nach Vorbereitung eines Siliziumwafers unter Ver­ wendung herkömmlicher Verfahrensschritte schafft die vorliegende Erfindung einen Stapelkondensator mit seitlicher Verlängerung (LESC) durch Bilden einer V-förmigen Polysiliziumstruktur mit seitlich verlängerndem Polysilizium, wobei dies angepaßt ist an die durch drei benachbarte Wortleitungen, die senkrecht zu zwei benachbarten Ziffernleitungen verlaufen, gebildete Topologie, woraus sich ein vergrößerter Kondensatorplatten-Oberflächenbereich für jede Speicherzelle ergibt. Eine derartige Konstruktion besitzt das Potential, die Kapazität einer herkömmlichen STC-Zelle um 40 bis 50% oder mehr zu erhöhen.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:

Fig. 1 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Wortleitungen, aktiven Bereichen und Speicherkondensatoren;

Fig. 2 eine Querschnittsansicht entlang der unterbrochenen Linie A-A in Fig. 1;

Fig. 3 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von aktiven Bereichen, Ziffernleitungen, Speicherknotenkontakten und Speicherkondensatoren;

Fig. 4 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Wafers entlang der unterbrochenen Linie B-B in Fig. 3 nach dem Niederschlag und dem Ätzen von vertikalen dielektrischen Abstandshaltern für die Ziffernleitungen;

Fig. 5 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs von Fig. 4 nach dem Niederschlag eines konformen Dielektrikums, gefolgt von Photoresist- und Ätzschritten an einem vergrabenen Kontakt;

Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 5 nach Entfernen des Photore­ sist, Aufbringen eines Abdecknieder­ schlags aus konformem Polysilizium, Do­ tieren des Polysiliziums und Aufbringen eines Abdeckniederschlags aus Nitrid;

Fig. 7a eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 6 nach der Mustergebung eines Dielektrikums bzw. eines Polysilizium- Speicherknotens;

Fig. 7b eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 7a nach der Mustergebung eines Dielektrikums bzw. eines Polysilizium- Speicherknotens;

Fig. 8a und 8b Querschnittsansichten des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 7a bzw. 7b nach einem selektiven seitlichen Wachsvorgang des Polysili­ ziums; und

Fig. 9a und 9b Querschnittsansichten des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 8a bzw. 8b nach einem Nitrid- Ätzschritt und Abdeckniederschlägen von konformem Nitrid und Polysilizium.

Die Erfindung ist darauf gerichtet, den Speicher­ zellen-Oberflächenbereich in einem Herstellungsver­ fahren zur Herstellung von hochdichten/großvolumi­ gen DRAMs zu maximieren, und zwar in einer Abfolge, wie sie in den Fig. 1 bis 9b dargestellt ist. Dazu wird ein Siliziumwafer unter Verwendung herkömm­ licher Herstellungsschritte bis zu einem Punkt des Festlegens einer Zellenanordnung vorbereitet. Die Kondensatorherstellung schließt sich daran wie folgt an:

Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt innerhalb der Zelle her, während sich der Kondensa­ tor bis zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Alle aktiven Bereiche innerhalb der Anordnung sind durch ein dickes Feld-Oxid von­ einander getrennt und in ineinandergreifenden Spalten und nicht-ineinandergreifenden Reihen ange­ ordnet. Die aktiven Bereiche werden zur Bildung aktiver MOS-Transistoren verwendet, die abhängig von dem beabsichtigten Gebrauch als NMOS- oder PMOS-Typ-FETs dotiert werden können.

Fig. 1 zeigt eine Draufsicht auf eine fertige mehrschichtige Speicheranordnung mit den Hauptauf­ baublöcken, die Ziffernleitungen bzw. Bitstellen­ leitungen 42, Wortleitungen 22, aktive Bereiche 21 sowie eine LESC-Speicherknotenplatte 91 beinhal­ ten. Die aktiven Bereiche 21 sind in einer derarti­ gen Weise implantiert worden, daß einander benach­ barte aktive Bereiche jeweils in Reihenrichtung (definiert durch die parallelen Wortleitungen 22) ineinandergreifen und dadurch parallele ineinander­ greifende Reihen aktiver Bereiche 21 gebildet wer­ den. In der Spaltenrichtung (definiert durch die parallelen Ziffernleitungen 42) verlaufen einander benachbarte aktive Bereiche 21 jeweils Ende an Ende und bilden dadurch nicht-ineinandergreifende Spalten aktiver Bereiche 21. Die Stapel­ kondensatorstruktur der bevorzugten Ausführungsform (der LESC) ist sowohl mit den Wortleitungen 22 als auch mit den Ziffernleitungen 42 selbstaus­ gerichtet.

Wie in Fig. 2 dargestellt ist, sind mit Silicid 23 und Dielektrikum 24 (entweder Oxid oder Nitrid) bedeckte und außerdem von nachfolgenden leitfähigen Schichten durch dielektrische Abstandshalter 26 (entweder Oxid oder Nitrid) getrennte parallele Polysilizium-Wortleitungen 22 zuvor über einer dünnen Schicht aus Gate-Oxid 25 oder einer dicken Schicht aus Feld-Oxid 27 niedergeschlagen worden. Die aktiven Bereiche 21 sind in herkömmlichen Ver­ fahrensschritten zweckmäßig zu einem gewünschten Leitfähigkeitstyp dotiert worden, und zwar mit Dotierstoff, der in die Hauptmasse des Silizium­ wafers 20 eindringt. Der Wafer ist nun für die Bildung der Ziffernleitungen bereit, die rechtwink­ lig zu den Wortleitungen 22 verlaufen.

Fig. 3 zeigt eine Draufsicht auf einen Bereich eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen 42, Speicherknotenkontakten 54, aktiven Bereichen 21 sowie Speicherkondensatorplatten 91.

Wie in Fig. 4 dargestellt ist, wird eine Oxid­ schicht 41 über der gesamten Oberfläche der Wafer­ anordnung niedergeschlagen, gefolgt durch eine Mustergebung und Ätzung der verdeckten Ziffern­ leitungs-Kontakte. Danach erfolgt ein Abdecknieder­ schlag von Polysilizium 42, Silicid 43 bzw. Dielek­ trikum 44. Bei dem Dielektrikum 44 kann es sich entweder um Nitrid oder Oxid handeln, und es wird durch chemische Abscheidung aus Dampf (CVD) abge­ schieden, wobei dies wegen seiner hervorragenden Konformität bevorzugt wird. Die Schichten aus Polysilizium 42, Silicid 43 und Dielektrikum 44 werden in Muster gebracht und geätzt, wobei das zuvor leitfähig dotierte Polysilizium 42 und in Verbindung mit diesem das Silicid 43 als parallele Ziffernleitungen 42 dienen, die mit der dielek­ trischen Schicht 44 bedeckt sind. Die Ziffernlei­ tungen 42 verlaufen rechtwinklig zu den in Fig. 2 gezeigten Wortleitungen 22 und sind der Waferober­ fläche angepaßt, woraus eine wellenformähnliche Topologie resultiert, die sowohl in Ziffern­ leitungsrichtung als auch in Wortleitungsrichtung verläuft. Nun wird ein zweites Dielektrikum 45, wie z. B. Nitrid oder Oxid, niedergeschlagen, gefolgt von einem anisotropen Ätzvorgang zur Bildung vertikaler dielektrischer Abstandshalter 45.

Wie in Fig. 5 gezeigt ist, werden die Ziffernlei­ tungen 42 und ihre nachfolgenden Trennschichten dann bis zu einer bevorzugten Dicke von 50 bis 200 nm vorzugsweise durch Abscheidung aus Dampf (CVD) mit einem Dielektrikum 51 bedeckt, bei dem es sich wiederum um Oxid oder Nitrid handelt. Danach wird ein durch die Anwesenheit der Abstandshalter 45 zu den Ziffernleitungen 42 selbstausgerichteter vergrabener bzw. verdeckter Kontakt 54 durch Bedecken aller Bereiche außer des Kontakts 54 mit Photoresist 52 gebildet. Nach Anwendung einer geeigneten Photomaske erzeugt ein für die verdeck­ ten Kontakte ausgeführter anisotroper Ätzvorgang auf dem exponierten Dielektrikum zusätzliche Abstandshalter 53 und erzeugt eine Öffnung zum Festlegen des Kontakts 54.

Bis zu diesem Punkt ist der Verfahrensablauf dem­ jenigen einer Anordnung mit herkömmlichen Stapel­ kondensatorzellen gefolgt. Von nun an ist der Herstellungsvorgang neuartig für eine Anordnung mit Speicherkondensatoren vom LESC-Typ.

Wie in Fig. 6 gezeigt ist, ist das Photoresist 52 der Fig. 5 entfernt worden und ist eine konforme Polysiliziumschicht 61 vorzugsweise durch Niedrig­ temperatur-Abscheidung über die gesamte Anordnungs­ oberfläche niedergeschlagen worden und mit dem aktiven Bereich 21 über den verdeckten Kontakt 54 gekoppelt. Die Verwendung einer Niedrigtemperatur- Abscheidung bewirkt, daß die Polysiliziumschicht 61 eine zerklüftete texturierte Oberfläche besitzt, die den Oberflächenbereich der Polysiliziumschicht 61 potentiell verdoppelt. Nach dem Abscheiden und Dotieren der Polysiliziumschicht 61 erfolgt die Abscheidung einer konformen Schicht aus Nitrid 62, wobei dies ebenfalls vorzugsweise im CVD-Verfahren erfolgt.

Wie in Fig. 7a zu sehen ist, werden die Polysili­ ziumschicht 61 und das Nitrid 62 in ein derartiges Muster gebracht, daß sie als Teil einer Speicher­ knotenplatte der LESC-Speicherzelle dienen. Die Polysiliziumplatte 61 erstreckt sich über eine benachbarte Polysilizium-Wortleitung (die Wort­ leitung ist nicht gezeigt, da sie parallel zu der Querschnittsansicht der Fig. 7a verläuft) und reicht bis zur nächsten benachbarten Wortleitung. Die Platte 61 ist den beiden senkrechten wellen­ formähnlichen Topologien (erzeugt nach der Bildung der Ziffernleitungen) angepaßt, die sowohl in Richtung der Wortleitungen als auch in Richtung der Ziffernleitungen verlaufen. Wie in Fig. 7b zu sehen ist, kann ein zusätzlicher partieller isotroper Nitrid-Ätzschritt (und zwar entweder ein Naß-Ätz­ schritt oder ein Trocken-Ätzschritt) an dem Nitrid 62 vorgenommen werden, um dadurch einen Bereich der in ein Muster gebrachten Polysiliziumschicht 61 freizulegen. Dieser Ätzschritt ist zur Erzielung der vorliegenden Erfindung nicht notwendig, jedoch steigert er die noch fertig zu bildende Poly­ silizium-Speicherknotenfläche.

Wie in den Fig. 8a und 8b zu sehen ist, läßt man selektiv Polysilizium 81 durch Verlängern der Polysiliziumfläche 62 in seitlicher Richtung wachsen, um dadurch den Polysiliziumober­ flächenbereich zu vergrößern. Fig. 8a zeigt das zu erwartende seitliche Wachstum des Polysiliziums 81 nach der Mustergebung einer Speicherplatte gemäß Fig. 7a, während Fig. 8b ein stärkeres seitliches Wachstum von Polysilizium 81 zeigt, das nach dem partiellen isotropen Nitrid-Ätzschritt erfolgt, der vorstehend unter Bezugnahme auf Fig. 7b beschrieben worden ist.

Wie in den Fig. 9a und 9b gezeigt ist, ist das in den Fig. 8a und 8b gezeigte Nitrid 62 weggeätzt worden. Das seitlich gewachsene Polysilizium 81 nimmt eine kugelige Gestalt an und ist an den Enden der im Querschnitt V-förmigen Polysiliziumschicht 61 angebracht, wodurch eine kugelförmig endende V- förmige Polysiliziumstruktur 91 gebildet ist, die als fertige Speicherknotenplatte für die LESC-Zelle dient. Die Größe dieser Kugelform läßt sich zur Steigerung des Gesamtoberflächenbereichs des Poly­ silizium-Speicherknotens steuern. Wie weiterhin in den Fig. 9a und 9b gezeigt ist, wird eine dielek­ trische Schicht aus Nitrid 92 aufgebracht, die der Polysiliziumstruktur 91 angepaßt ist. Das Nitrid 92 kann auch geringfügig oxydiert werden, um ein in hohem Maße zuverlässiges zusammengesetztes Dielek­ trikum aus Oxid/Nitrid zu bilden, oder es kann durch jedes beliebige Material mit hoher Dielektri­ zitätskonstante, wie z. B. Ta2O5, SrTiO3 usw., ersetzt werden, um als Kondensatordielektrikum für die LESC-Zelle zu dienen. Nach der Abscheidung des Nitrids 92 erfolgt ein Abdeckniederschlag aus konformem Polysilizium 93. Die Polysiliziumstruktur 91 und das Polysilizium 93 werden leitfähig dotiert, und zwar entweder mit n-Leitfähigkeit oder mit p-Leitfähigkeit, je nachdem, welcher Leitfähig­ keitstyp für den aktiven Bereich 21 erwünscht ist. Das Polysilizium 93 dient nun als obere Poly­ silizium-Kondensatorzellenplatte der LESC-Speicher­ zelle, wobei sie auch eine gemeinsame Zellenplatte für alle LESC-Speicherkondensatoren in der Anord­ nung wird.

Durch die Ausbildung der Polysiliziumplatte bzw. Polysiliziumstruktur 91 wird am Speicherknoten in beträchtlichem Ausmaß Kondensatorplattenoberfläche gewonnen. Da die Kapazität in erster Linie durch den Oberflächenbereich bzw. die Oberflächengröße der Zellenplatten eines Kondensators bewirkt wird, kann die zusätzlich durch eine 3-dimensionale LESC- Struktur mit kugelig endendem V-förmigen Quer­ schnitt gewonnene Fläche einen zusätzlichen 50%­ igen oder höheren Zuwachs der Kapazität gegenüber derjenigen eines herkömmlichen STC-Kondensators verfügbar machen, ohne daß dafür mehr Raum beansprucht wird als derjenige, der zum Bilden einer Stapelkondensator-Speicherzelle benötigt wird. Tatsächlich ist die gewonnene Kapazität in direkter Weise abhängig von dem Ausmaß des unter Aufrechterhaltung einer ausreichenden Trennung von einem benachbarten Speicherknoten erlaubten selek­ tiven seitlichen Polysilizium-Wachstums. Aufgrund dieses seitlichen Wachstums kann auch der Abstand zwischen benachbarten Speicherknoten geringer sein als die kritische Auflösungsdimension einer gegebe­ nen Lithotechnik. Außerdem ist auch eine höhere Dichte bei einer gegebenen Kapazität möglich, da eine kleinere Zellenfläche erreicht ist.

Claims (13)

1. Auf einem Siliziumsubstrat (20) aufgebaute DRAM-Speicheranordnung, aufweisend:

• - eine Mehrzahl von in parallelen ineinan­ dergreifenden Reihen und parallelen nicht-ineinandergreifenden Spalten angeordneten aktiven Bereichen (21), wobei die aktiven Bereiche (21) durch Trenneinrichtungen (27) gesondert sind und jeder der aktiven Bereiche (21) einen Ziffernleitungsanschluß und einen Speicherknotenanschluß aufweist;
• - eine Mehrzahl paralleler leitfähiger Wortleitungen (22), die derart entlang der Reihen ausgerichtet sind, daß ein Ziffernleitungsanschluß und ein Speicher­ knotenanschluß innerhalb eines jeden aktiven Bereichs (21) durch eine Wort­ leitung (22) überbrückt sind, wobei jede Wortleitung (22) von zugeordneten aktiven Bereichen (21) durch eine Gate- Dielektrikum-Schicht (25) isoliert ist;
• - eine Mehrzahl paralleler leitfähiger Ziffernleitungen (42), die so entlang der Spalten ausgerichtet sind, daß eine Ziffernleitung (42) mit jedem Ziffern­ leitungsanschluß innerhalb einer Spalte elektrischen Kontakt herstellt, wobei die Ziffernleitungen (42) unter Bildung einer 3-dimensionalen wellenformähnlichen Topologie rechtwinklig zu und über den Wortleitungen (22) verlaufen, wobei die Ziffernleitungen (42) und die Wort­ leitungen (22) durch eine Trenneinrich­ tung (41) elektrisch voneinander getrennt sind; und
• - wenigstens einen Speicherkondensator für jeden aktiven Bereich (21), wobei jeder Kondensator eine Speicherknotenplatte (91), die mit ihrem zugehörigen aktiven Bereich (21) in elektrischem Kontakt steht, sowie eine Zellenplatte (93) auf­ weist, die für die gesamte Anordnung gemeinsam ist, wobei jede Speicherknoten­ platte (91) von der Zellenplatte (93) durch eine kapazitive dielektrische Schicht (92) isoliert ist und einen V- förmigen Querschnitt besitzt, dessen Enden kugelförmig (81) ausgebildet sind.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator aufweist:

• - eine leitfähig dotierte erste Poly­ siliziumschicht (61), die sich der wellenformähnlichen Topologie mit einer Anzahl von Gipfeln und Tälern anpaßt und eine V-förmige Komponente mit einem ersten und einem zweiten Ende bildet, sowie an dem ersten Ende einen Kontakt (54) zu dem Speicherknotenanschluß bildet und an dem zweiten Ende von einem an­ grenzenden aktiven Bereich (21) durch dickes Oxid (51) isoliert ist;
• - eine leitfähig dotierte zweite Poly­ siliziumschicht (81), die sich an die erste Polysiliziumschicht (61) anhaftet und dadurch die erste V-förmige Poly­ siliziumkomponente (61) zu einer kugel­ förmige Enden aufweisenden V-förmigen Komponente (81) verlängert und dadurch die Speicherknotenplatte (91) bildet;
• - eine Isolierschicht des Kondensator­ dielektrikums (92), die der Speicher­ knotenplatte (91) benachbart ist und die gleiche Ausdehnung wie diese aufweist, außer in Zonen für den Kontakt (54) an dem ersten Ende und für die Isolation (51) an dem zweiten Ende; und
• - eine die Zellenplatte (93) bildende, leitfähig dotierte dritte Polysilizium­ schicht (93), wobei die Zellenplatte (93) eine obere und eine untere Oberfläche aufweist und der Kondensator-Dielektri­ kumsschicht (92) benachbart ist sowie die gleiche Ausdehnung wie diese aufweist.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die erste und die zweite Polysilizium­ schicht (61, 81) eine zerklüftete, texturierte Oberfläche aufweisen.

4. Verfahren zum Herstellen einer DRAM-Speicher­ anordnung auf einen Siliziumsubstrat (20), gekennzeichnet durch folgende Aufeinanderfolge von Schritten:

• - Erzeugen einer Mehrzahl gesondert voneinander isolierter aktiver Bereiche (21), die in parallelen ineinandergrei­ fenden Reihen und parallelen nicht-inein­ andergreifenden Spalten angeordnet sind;
• - Erzeugen einer Gate-Dielektrikum-Schicht (25) oben auf jedem aktiven Bereich (21);
• - Niederschlagen einer über der Oberfläche der Anordnung liegenden ersten leit­ fähigen Schicht (22, 23);
• - Niederschlagen einer über der ersten leitfähigen Schicht (22, 23) liegenden ersten dielektrischen Schicht (24);
• - Maskieren und Ätzen der ersten leit­ fähigen Schicht (22, 23) und der ersten dielektrischen Schicht (24), um eine Anzahl von parallelen leitfähigen Wort­ leitungen (22) zu bilden, die entlang der Reihen derart ausgerichtet sind, daß jede Wortleitung (22) über einen inneren Teil jedes aktiven Bereichs (21) hinwegführt, der davon durch einen Überrest der Gate- Dielektrikum-Schicht (25) getrennt ist;
• - Erzeugen eines leitfähig dotierten Ziffernleitungsanschlusses und eines leitfähig dotierten Speicherknoten­ anschlusses in jedem aktiven Bereich (21) an entgegengesetzten Seiten jeder Wort­ leitung (22);
• - Bilden von ersten dielektrischen Abstandshaltern (26) angrenzend an Mustergebungsränder der ersten leitfähi­ gen Schicht (22, 23) und der ersten dielektrischen Schicht (24);
• - Niederschlagen einer über der Oberfläche der Anordnung liegenden zweiten dielek­ trischen Schicht (41);
• - Erzeugen einer ersten ausgerichteten vergrabenen Kontaktstelle an jedem Ziffernleitungsanschluß in jedem aktiven Bereich (21);
• - Niederschlagen einer über der Anordnungs­ oberfläche liegenden zweiten leitfähigen Schicht (42, 43), wobei die zweite leit­ fähige Schicht (42, 43) direkten Kontakt zu dem Ziffernleitungsanschlüssen bei den ersten vergrabenen Kontaktstellen her­ stellt;
• - Niederschlagen einer über der zweiten leitfähigen Schicht (42, 43) liegenden dritten dielektrischen Schicht (44);
• - Maskieren und Ätzen der zweiten leit­ fähigen Schicht (42, 43) und der dritten dielektrischen Schicht (44) zur Bildung einer Mehrzahl von parallelen leitfähigen Ziffernleitungen (42), die so entlang der Spalten ausgerichtet sind, daß eine Ziffernleitung (42) bei jedem Ziffern­ leitungsanschluß in einer Kolonne elek­ trischen Kontakt herstellt, wobei die Ziffernleitungen (42) unter Bildung einer 3-dimensionalen, wellenformähnlichen Topologie senkrecht zu und über den Wortleitungen (22) verlaufen;
• - Bilden von zweiten dielektrischen Abstandshaltern (45) angrenzend an Mustergebungsränder der zweiten leit­ fähigen Schicht (42, 43) und der ersten dielektrischen Schicht (44);
• - Niederschlagen einer über der Anordnungs­ oberfläche der wellenformähnlichen Topo­ logie liegenden ersten Oxidschicht (51);
• - Erzeugen einer zweiten ausgerichteten vergrabenen Kontaktstelle (54) bei jedem Speicherknotenanschluß in jedem aktiven Bereich (21);
• - Niederschlagen einer dritten leitfähigen Schicht (61) über der Anordnungsober­ fläche, die in Abhängigkeit von der bestehenden Topologie die wellenform­ ähnliche Topologie annimmt, wobei die dritte leitfähige Schicht (61) bei den zweiten vergrabenen Kontaktstellen (54) Kontakt zu den Speicherknotenanschlüssen herstellt;
• - Niederschlagen einer vierten dielek­ trischen Schicht (62);
• - Mustergebung der dritten leitfähigen Schicht (61) und der vierten dielek­ trischen Schicht (62) zur Bildung eines Speicherknotenplattenbereichs bei jedem Speicherknotenanschluß, wobei der Speicherknotenplattenbereich einen V- förmigen Querschnitt besitzt;
• - selektives Niederschlagen einer vierten leitfähigen Schicht (81), wobei sich die vierte leitfähige Schicht (81) an die dritte leitfähige Schicht (61) anhaftet und dadurch eine vollständige Speicher­ knotenplatte (91) mit kugelförmig enden­ dem, V-förmigem Querschnitt bildet;
• - isotropes Ätzen der vierten dielek­ trischen Schicht (62);
• - Niederschlagen einer Zellendielektrikums­ schicht (92) angrenzend an sowie erstreckungsgleich mit der Speicher­ knotenplatte (91) sowie angrenzend an die Anordnungsoberfläche; und
• - Niederschlagen einer vierten leitfähigen Schicht (93) angrenzend an sowie erstreckungsgleich mit der Zellendielek­ trikumsschicht (92) zur Bildung einer für die gesamte Speicheranordnung gemeinsamen Zellenplatte (93).

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die dielektrische Gate-Schicht (25) und die dritte dielektrische Schicht (44) aus Oxid bestehen.

6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die erste (22, 23) und die zweite (42, 43) leitfähige Schicht eine Schicht aus Wolfram- Silicid (23, 43) und dotiertem Polysilizium (22, 42) aufweisen.

7. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die erste (24) und die zweite (42) dielek­ trische Schicht aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt sind.

8. Verfahren nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß der erste und der zweite vergrabene Kontakt selbstausgerichtet sind.

9. Verfahren nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die dritte (61), die vierte (81) und die fünfte (93) leitfähige Schicht aus dotiertem Polysilizium bestehen.

10. Verfahren nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß die dritte (61) und die vierte (81) leit­ fähige Schicht durch Niedrigtemperatur-Nieder­ schlag aufgebracht werden.

11. Verfahren nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, daß die zweite (41), die dritte (44) und die vierte (62) dielektrische Schicht durch chemische Abscheidung aus Dampf aufgebracht werden.

12. Verfahren nach einem der Ansprüche 4 bis 11, dadurch gekennzeichnet, daß die vierte dielektrische Schicht (62) und die Zellendielektrikumsschicht (92) aus Nitrid bestehen.

13. Verfahren nach einem der Ansprüche 4 bis 12, dadurch gekennzeichnet, daß die Mustergebung der vierten dielek­ trischen Schicht (62) den ersten Speicher­ knoten-Ätzschritt gefolgt von einem partiellen isotropen Nitrid-Ätzschritt beinhaltet.