JP2569068B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2569068B2 JP2569068B2 JP62220224A JP22022487A JP2569068B2 JP 2569068 B2 JP2569068 B2 JP 2569068B2 JP 62220224 A JP62220224 A JP 62220224A JP 22022487 A JP22022487 A JP 22022487A JP 2569068 B2 JP2569068 B2 JP 2569068B2
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- fet
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特にセンスアンプのレ
イアウト方法に関する。
イアウト方法に関する。
第４図（ａ）に従来のDRAM（ダイナミツク・ランダム
アクセスメモリ）に用いられているセンスアンプのレイ
アウト図を、第５図にその等価回路を示す。図中、Diお
よび▲▼はデータ線対であり、第１層Alが配線され
ている。CSはセンスアンプ駆動線であり、第２層Alで図
の上下方向に配線されている。10,11,12は活性領域、2
0,21,22,23はポリシリコンである。活性領域とポリシリ
コンとが重なつた部分がｎチヤネルMOSトランジスタの
ゲートとなる。第４図（ａ）の30,31,32,33がそれぞれ
第５図のMOSトランジスタQ0,Q1,Q2,Q3のゲートである。
活性領域であつてポリシリコンのない部分にMOSトラン
ジスタのソースもしくはドレイン拡散層が形成される。
図の40,41,42,43がそれぞれMOSトランジスタQ0,Q1,Q2,Q
3のドレイン拡散層、44はQ0とQ1との共通のソース拡散
層である。50〜66はコンタクト孔であり、50〜57はポリ
シリコンと第１層Alを、58〜66は拡散層と第１層Alをそ
れぞれ接続している。80は第１層Alと第２層Alとを接続
するためのスルーホールである。
アクセスメモリ）に用いられているセンスアンプのレイ
アウト図を、第５図にその等価回路を示す。図中、Diお
よび▲▼はデータ線対であり、第１層Alが配線され
ている。CSはセンスアンプ駆動線であり、第２層Alで図
の上下方向に配線されている。10,11,12は活性領域、2
0,21,22,23はポリシリコンである。活性領域とポリシリ
コンとが重なつた部分がｎチヤネルMOSトランジスタの
ゲートとなる。第４図（ａ）の30,31,32,33がそれぞれ
第５図のMOSトランジスタQ0,Q1,Q2,Q3のゲートである。
活性領域であつてポリシリコンのない部分にMOSトラン
ジスタのソースもしくはドレイン拡散層が形成される。
図の40,41,42,43がそれぞれMOSトランジスタQ0,Q1,Q2,Q
3のドレイン拡散層、44はQ0とQ1との共通のソース拡散
層である。50〜66はコンタクト孔であり、50〜57はポリ
シリコンと第１層Alを、58〜66は拡散層と第１層Alをそ
れぞれ接続している。80は第１層Alと第２層Alとを接続
するためのスルーホールである。
このセンスアンプは、第５図の等価回路に示すよう
に、１対のｎチヤネルMOSトランジスタのドレインとゲ
ートとが交差結合された差動アンプである。図には示し
ていないがデータ線Di，▲▼にはメモリセルが接続
されており、メモリセルからDiに読出された信号電圧
と、▲▼上の参照用電圧と（あるいは▲▼に読
出された信号電圧と、Di上の参照用電圧）を差動増幅す
る。増幅動作は、駆動信号CSを印加することにより、す
べてのデータ線対について同時に行われる。
に、１対のｎチヤネルMOSトランジスタのドレインとゲ
ートとが交差結合された差動アンプである。図には示し
ていないがデータ線Di，▲▼にはメモリセルが接続
されており、メモリセルからDiに読出された信号電圧
と、▲▼上の参照用電圧と（あるいは▲▼に読
出された信号電圧と、Di上の参照用電圧）を差動増幅す
る。増幅動作は、駆動信号CSを印加することにより、す
べてのデータ線対について同時に行われる。
上記のセンスアンプのレイアウト方法には、以下に述
べるような問題点がある。
べるような問題点がある。
第４図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図であ
る。図中、100は第２層Al（センスアンプ駆動線CS）、1
01は第１層Al、102は拡散層、103は保護膜、104および1
05は層間絶縁膜、106はSiO2、107はSi基板である。ここ
で拡散層102から第２層Ａ100に至る電流経路の途中
に、コンタクト孔108、第１層Al配線101、およびスルー
ホール109の寄生抵抗が存在する。この寄生抵抗Riは、
第５図の等価回路に示すように、センスアンプを構成す
るMOSトランジスタとセンスアンプ駆動線CSとの間に入
る。しかも拡散層102がMOSトランジスタQ1およびQ2で共
有されているため、寄生抵抗Riも隣接する２個のセンス
アンプSAiおよびSAi＋１で共有される。この寄生抵抗Ri
により、次のような動作上の問題が生ずる。
る。図中、100は第２層Al（センスアンプ駆動線CS）、1
01は第１層Al、102は拡散層、103は保護膜、104および1
05は層間絶縁膜、106はSiO2、107はSi基板である。ここ
で拡散層102から第２層Ａ100に至る電流経路の途中
に、コンタクト孔108、第１層Al配線101、およびスルー
ホール109の寄生抵抗が存在する。この寄生抵抗Riは、
第５図の等価回路に示すように、センスアンプを構成す
るMOSトランジスタとセンスアンプ駆動線CSとの間に入
る。しかも拡散層102がMOSトランジスタQ1およびQ2で共
有されているため、寄生抵抗Riも隣接する２個のセンス
アンプSAiおよびSAi＋１で共有される。この寄生抵抗Ri
により、次のような動作上の問題が生ずる。
第６図はセンスアンプの動作波形の一例である。この
図は、メモリセルからデータ線Diに読出された信号電圧
が▲▼上の参照電圧よりも低い場合の動作である。
センスアンプ駆動線CSは、あらかじめ高電位に設定され
ている。この状態では、センスアンプSAiを構成する２
個のMOSトランジスタQ0,Q1のゲート・ソース間電圧は、
いずれもしきい値電圧VTH以下であるため、電流は流れ
ない。
図は、メモリセルからデータ線Diに読出された信号電圧
が▲▼上の参照電圧よりも低い場合の動作である。
センスアンプ駆動線CSは、あらかじめ高電位に設定され
ている。この状態では、センスアンプSAiを構成する２
個のMOSトランジスタQ0,Q1のゲート・ソース間電圧は、
いずれもしきい値電圧VTH以下であるため、電流は流れ
ない。
次に、CSの電位が120に示すように立下ると、MOSトラ
ンジスタQ0,Q1のゲート・ソース間電圧が増大する。い
ま、Q1のゲート、すなわち▲▼の電位がDiよりも高
いので、Q1のゲート・ソース間圧の方かQ0よりも先にV
THを越える。したがつて、Q1が先に導通状態になるの
で、データ線のDi側からセンスアンプ駆動線CSへ電流が
流れ、Diの電位が121に示すように低下する。▲▼
の電位は高電位のままである。すなわち、このセンスア
ンプは、ゲート・ソース間電圧の微小な差を検出して増
幅動作を行う。
ンジスタQ0,Q1のゲート・ソース間電圧が増大する。い
ま、Q1のゲート、すなわち▲▼の電位がDiよりも高
いので、Q1のゲート・ソース間圧の方かQ0よりも先にV
THを越える。したがつて、Q1が先に導通状態になるの
で、データ線のDi側からセンスアンプ駆動線CSへ電流が
流れ、Diの電位が121に示すように低下する。▲▼
の電位は高電位のままである。すなわち、このセンスア
ンプは、ゲート・ソース間電圧の微小な差を検出して増
幅動作を行う。
ここで隣接データ線対において、Di+1の電位が▲
▼の電位よりも高かつた場合を考える。このときは
センスアンプSAi+1が動作すると▲▼からMOSト
ランジスタQ2を通してセンスアンプ駆動線CSへ電流が流
れる。この電流が寄生抵抗Riを通るときの電圧降下によ
つて、MOSトランジスタQ1のソース電位が上昇する。そ
のため、Q1のゲート・ソース間電圧が小さくなり、Q0の
ゲート・ソース間電圧との差が低下する。この低下分
は、センスアンプSAiにとつては雑音となり、この分だ
け動作マージンが低下する。極端な場合はQ1のゲート・
ソース間電圧の方が小さくなり、第６図の123,124に示
すように、▲▼側が低電位になるという誤動作が起
きる。
▼の電位よりも高かつた場合を考える。このときは
センスアンプSAi+1が動作すると▲▼からMOSト
ランジスタQ2を通してセンスアンプ駆動線CSへ電流が流
れる。この電流が寄生抵抗Riを通るときの電圧降下によ
つて、MOSトランジスタQ1のソース電位が上昇する。そ
のため、Q1のゲート・ソース間電圧が小さくなり、Q0の
ゲート・ソース間電圧との差が低下する。この低下分
は、センスアンプSAiにとつては雑音となり、この分だ
け動作マージンが低下する。極端な場合はQ1のゲート・
ソース間電圧の方が小さくなり、第６図の123,124に示
すように、▲▼側が低電位になるという誤動作が起
きる。
逆に、隣接データ線対において、Di+1の電位がDi+1の
電位よりも高かつた場合は、上に述べたような現象は生
じない。すなわち、着目するデータ線の動作が隣接デー
タ線に読出されたデータによつて影響されるという、デ
ータパターン依存性雑音が生ずる。
電位よりも高かつた場合は、上に述べたような現象は生
じない。すなわち、着目するデータ線の動作が隣接デー
タ線に読出されたデータによつて影響されるという、デ
ータパターン依存性雑音が生ずる。
この問題は、半導体メモリが高集積化するにつれてま
すます深刻になる。なぜならば、高集積にするために
は、配線を多層化し、配線幅や配線層間を接続するコン
タクト孔、スルーホールを微細化する必要があるが、こ
れはいずれも寄生抵抗Riを増加させる方向にあるからで
ある。
すます深刻になる。なぜならば、高集積にするために
は、配線を多層化し、配線幅や配線層間を接続するコン
タクト孔、スルーホールを微細化する必要があるが、こ
れはいずれも寄生抵抗Riを増加させる方向にあるからで
ある。
これらを解決したものとして、特開昭60-167360号公
報に記載の発明がある。
報に記載の発明がある。
しかし、従来のセンスアンプのレイアウトでは、セン
スアンプを構成するFETのゲート長方向はデータ線の配
線方向と直角になっているため、データ線の配線ピッチ
に制約されてゲート長を長くすることができなかった。
スアンプを構成するFETのゲート長方向はデータ線の配
線方向と直角になっているため、データ線の配線ピッチ
に制約されてゲート長を長くすることができなかった。
そこで、本発明の目的は、センスアンプのFETのゲー
ト長を長くできる半導体メモリを提供することにある。
ト長を長くできる半導体メモリを提供することにある。
上記目的を達成するため、本発明では、複数のデータ
線対と、該データ線対上の信号を増幅するための交差結
合されたFET対を含むセンス回路と、該センス回路を駆
動する駆動信号線とを有する半導体メモリにおいて、上
記FET対のゲート長方向が上記データ線対の配線方向と
ほぼ平行となるようにした。
線対と、該データ線対上の信号を増幅するための交差結
合されたFET対を含むセンス回路と、該センス回路を駆
動する駆動信号線とを有する半導体メモリにおいて、上
記FET対のゲート長方向が上記データ線対の配線方向と
ほぼ平行となるようにした。
短チャネル効果によるしきい値電圧のバラツキを抑え
るためにFETのゲート長を長くしても、データ線対の配
線方向の長さが多少長くなるだけで、データ線の配線ピ
ッチは変わらず、メモリ面積があまり大きくならない。
るためにFETのゲート長を長くしても、データ線対の配
線方向の長さが多少長くなるだけで、データ線の配線ピ
ッチは変わらず、メモリ面積があまり大きくならない。
以下、本発明の実施例を図面により説明する。
第１図は本発明によるセンスアンプのレイアウト図、
第２図はその等価回路図である。図中、Diおよび▲
▼はデータ線対、CSはセンスアンプ駆動線、13,14は活
性領域、24,25,26,27はポリシリコン、34,35,36,37はそ
れぞれｎチヤネルMOSトランジスタQ0,Q1,Q2,Q3のゲー
ト、44,45,46,47はそれぞれQ0,Q1,Q2,Q3のドレイン拡散
層、48はQ0とQ1との共通のソース拡散層、49はQ2とQ3と
の共通ソース拡散層、70〜73はポリシリコンと第１層Al
とを接続するコンタクト孔、74〜79は拡散層と第一層Al
とを接続するコンタクト孔、81〜84は第１層Alと第２層
Alとを接続するためのスルーホールである。
第２図はその等価回路図である。図中、Diおよび▲
▼はデータ線対、CSはセンスアンプ駆動線、13,14は活
性領域、24,25,26,27はポリシリコン、34,35,36,37はそ
れぞれｎチヤネルMOSトランジスタQ0,Q1,Q2,Q3のゲー
ト、44,45,46,47はそれぞれQ0,Q1,Q2,Q3のドレイン拡散
層、48はQ0とQ1との共通のソース拡散層、49はQ2とQ3と
の共通ソース拡散層、70〜73はポリシリコンと第１層Al
とを接続するコンタクト孔、74〜79は拡散層と第一層Al
とを接続するコンタクト孔、81〜84は第１層Alと第２層
Alとを接続するためのスルーホールである。
このレイアウトの特徴は、センスアンプの対をなすMO
Sトランジスタ同士（Q0とQ1,Q2とQ3）がソース拡散層を
共有していること及びそれらのゲート長方向がデータ線
対の配線方向とほぼ平行となっていることである。この
レイアウトにおいても、第４図と同じように、ソース拡
散層から第２層Alに至る電流経路には寄生抵抗が存在す
るが、この寄生抵抗は第２図に示すように１個のセンス
アンプを構成するMOSトランジスタ対間で共有される。
隣接データ線のセンスアンプの電流経路とは分離されて
いる。そのため、前述のような、着目データ線の動作が
隣接データ線に読出されたデータによつて影響を受ける
ということがない。言いかえれば、本レイアウトではデ
ータパターン依存性雑音を防止できる。
Sトランジスタ同士（Q0とQ1,Q2とQ3）がソース拡散層を
共有していること及びそれらのゲート長方向がデータ線
対の配線方向とほぼ平行となっていることである。この
レイアウトにおいても、第４図と同じように、ソース拡
散層から第２層Alに至る電流経路には寄生抵抗が存在す
るが、この寄生抵抗は第２図に示すように１個のセンス
アンプを構成するMOSトランジスタ対間で共有される。
隣接データ線のセンスアンプの電流経路とは分離されて
いる。そのため、前述のような、着目データ線の動作が
隣接データ線に読出されたデータによつて影響を受ける
ということがない。言いかえれば、本レイアウトではデ
ータパターン依存性雑音を防止できる。
また、センスアンプのMOSトランジスタのゲート長方
向がデータ線対の配線方向とほぼ平行となっているの
で、センスアンプを構成するMOSトランジスタのチヤネ
ル長の設計の自由度が大きいという別の利点がある。セ
ンスアンプのMOSトランジスタのゲート長は、短チヤネ
ル効果によるしきい値電圧のばらつきを避けるため、長
くすることが望ましい。しかし、第４図（ａ）の従来の
レイアウトではゲート長方向がデータ線の配線方向と直
角になつているため、ゲート長はデータ線の配線ピツチ
に制約されてあまり長くすることができない。それに対
して第１図のレイアウトならば、ゲート長方向がデータ
線の配線方向と平行になつているため、ゲート長を長く
してもデータ線方向（図の横方向）の長さが多少長くな
るだけで、データ線の配線パツチは変わらない。
向がデータ線対の配線方向とほぼ平行となっているの
で、センスアンプを構成するMOSトランジスタのチヤネ
ル長の設計の自由度が大きいという別の利点がある。セ
ンスアンプのMOSトランジスタのゲート長は、短チヤネ
ル効果によるしきい値電圧のばらつきを避けるため、長
くすることが望ましい。しかし、第４図（ａ）の従来の
レイアウトではゲート長方向がデータ線の配線方向と直
角になつているため、ゲート長はデータ線の配線ピツチ
に制約されてあまり長くすることができない。それに対
して第１図のレイアウトならば、ゲート長方向がデータ
線の配線方向と平行になつているため、ゲート長を長く
してもデータ線方向（図の横方向）の長さが多少長くな
るだけで、データ線の配線パツチは変わらない。
なお、本発明によつても、MOSトランジスタのゲート
長方向をデータ線の配線方向と直角にすることも可能で
ある。第３図はそのレイアウトの一例である。図中、第
１図と同じ部分には、第１図と同一の符号を付してい
る。本レイアウトにおいても、センスアンプの対をなす
MOSトランジスタ同士がソース拡散層を共有し、隣接デ
ータ線のセンスアンプのMOSトランジスタとは分離され
ているので、第１図と同様にデータパターン依存性雑音
を防止できる。また、本レイアウトでは第１図に比較し
て多少データ線方向（図の横方向）の長さを短縮でき
る。ただし、前述のように、MOSトランジスタのゲート
長の設計の自由度という点では第１図のレイアウトの方
が優れている。
長方向をデータ線の配線方向と直角にすることも可能で
ある。第３図はそのレイアウトの一例である。図中、第
１図と同じ部分には、第１図と同一の符号を付してい
る。本レイアウトにおいても、センスアンプの対をなす
MOSトランジスタ同士がソース拡散層を共有し、隣接デ
ータ線のセンスアンプのMOSトランジスタとは分離され
ているので、第１図と同様にデータパターン依存性雑音
を防止できる。また、本レイアウトでは第１図に比較し
て多少データ線方向（図の横方向）の長さを短縮でき
る。ただし、前述のように、MOSトランジスタのゲート
長の設計の自由度という点では第１図のレイアウトの方
が優れている。
本発明によれば、データ線の配線ピッチを変えること
なくセンスアンプのFETのゲート長を長くできる。
なくセンスアンプのFETのゲート長を長くできる。
第１図は本発明の一実施例のセンスアンプのレイアウト
図、第２図はその等価回路図、第３図は本発明と従来と
を比較するための参考図、第４図（ａ）は従来のセンス
アンプのレイアウト図、第４図（ｂ）と同図（ａ）のＡ
−Ａ′線断面図、第５図は第４図のセンスアンプの等価
回路、第６図はセンスアンプの動作波形図である。 Di，▲▼，Di+1，▲▼……データ線、SAi,
SAi+1……センスアンプ、CS……センスアンプ駆動線、Q
0，Q1,Q2，Q3……ｎチヤネルMOSトランジスタ。
図、第２図はその等価回路図、第３図は本発明と従来と
を比較するための参考図、第４図（ａ）は従来のセンス
アンプのレイアウト図、第４図（ｂ）と同図（ａ）のＡ
−Ａ′線断面図、第５図は第４図のセンスアンプの等価
回路、第６図はセンスアンプの動作波形図である。 Di，▲▼，Di+1，▲▼……データ線、SAi,
SAi+1……センスアンプ、CS……センスアンプ駆動線、Q
0，Q1,Q2，Q3……ｎチヤネルMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 均 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内
Claims (5)
- 【請求項１】複数のデータ線対と、該複数のデータ線対
の各データ線対上の信号を増幅するための交差結合され
たFET対を含むセンス回路と、該センス回路を駆動する
駆動信号線とを有する半導体メモリにおいて、上記FET
対の各FETのゲート長方向が上記データ線対の配線方向
とほぼ平行であることを特徴とする半導体メモリ。 - 【請求項２】上記FET対の両FETは該両FETのソース拡散
層及び該ソース拡散層から上記駆動信号線に至る電流経
路を共有することを特徴とする特許請求の範囲第１項記
載の半導体メモリ。 - 【請求項３】上記FET対の活性領域は上記複数のデータ
線対の各データ線対を構成する２つのデータ線に挟まれ
るごとく形成されてなることを特徴とする特許請求の範
囲第１項又は第２項の何れかに記載の半導体メモリ。 - 【請求項４】上記FET対のFETのゲートはポリシリコンか
らなる導電層により形成され、両FETのソースはアルミ
ニウムからなる第１配線層に接続され、該第１配線層は
アルミニウムからなる第２配線層と接続され、該第２配
線層は上記FETのゲートの上部に設けられたスルーホー
ルを介して上記第１配線層に接続されたことを特徴とす
る特許請求の範囲第１項乃至第３項の何れかに記載の半
導体メモリ。 - 【請求項５】上記複数のデータ線対は上記第１配線層に
より形成されることを特徴とする特許請求の範囲第４項
記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62220224A JP2569068B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体メモリ |
| KR1019880010991A KR970003710B1 (ko) | 1987-09-04 | 1988-08-29 | 저잡음 반도체 메모리 |
| US07/238,375 US4958325A (en) | 1987-09-04 | 1988-08-31 | Low noise semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62220224A JP2569068B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6464352A JPS6464352A (en) | 1989-03-10 |
| JP2569068B2 true JP2569068B2 (ja) | 1997-01-08 |
Family
ID=16747825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62220224A Expired - Fee Related JP2569068B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569068B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775116B2 (ja) * | 1988-12-20 | 1995-08-09 | 三菱電機株式会社 | 半導体記憶装置 |
-
1987
- 1987-09-04 JP JP62220224A patent/JP2569068B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6464352A (en) | 1989-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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