JPH07105134B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07105134B2 JPH07105134B2 JP62215915A JP21591587A JPH07105134B2 JP H07105134 B2 JPH07105134 B2 JP H07105134B2 JP 62215915 A JP62215915 A JP 62215915A JP 21591587 A JP21591587 A JP 21591587A JP H07105134 B2 JPH07105134 B2 JP H07105134B2
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- Japan
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- bit
- memory device
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。
に信号読み出し誤りの防止に関するものである。
第４図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。ビット線対BL,▲▼には複数個
のメモリセル（CS）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0，WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0，DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0，DWL1）が接続され、またワード線，ダミー
ワード線が立ち上がって、ビット線対に信号電圧差が現
われた後に、このビット線電位をセンス増幅するための
センスアンプ（SA）が接続されている。また、コラムア
ドレスに従って選択されたビット線対をデータ入出力線
対（I/O,▲▼）に接続するトランスファゲート
Q1，▲▼があり、このゲートにはコラムデコーダ１
出力が入力される。
線対の構造を示す。ビット線対BL,▲▼には複数個
のメモリセル（CS）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0，WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0，DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0，DWL1）が接続され、またワード線，ダミー
ワード線が立ち上がって、ビット線対に信号電圧差が現
われた後に、このビット線電位をセンス増幅するための
センスアンプ（SA）が接続されている。また、コラムア
ドレスに従って選択されたビット線対をデータ入出力線
対（I/O,▲▼）に接続するトランスファゲート
Q1，▲▼があり、このゲートにはコラムデコーダ１
出力が入力される。
次に、信号読み出し時に、各ビット線対上に現われる信
号電圧を考える。
号電圧を考える。
各ビット線は第５図に示すように、各々セルプレートあ
るいは基板を介して接地電圧（固定電位）に対してC1，
対をなすビット線に対してC2，隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCSとする。
るいは基板を介して接地電圧（固定電位）に対してC1，
対をなすビット線に対してC2，隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCSとする。
メモリセルには、 “H"レベル：CSVCC（VCC書き込み） “L"レベル:0 （0V書き込み） ダミーセルには、 （CSの容量に 書き込み等） なる電荷が蓄えられているものとする。
ビット線のプリチャージレベルをVCCとすると、例えば
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線▲▼にダミーセルが接続された場合、ビット
線BL1，▲▼の電位VBL1,V▲▼は、 但し、ΔＶ▲▼，ΔＶ▲▼，ΔVBL1，ΔV
BL2は各々、添字で示したビット線の電位変化である。
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線▲▼にダミーセルが接続された場合、ビット
線BL1，▲▼の電位VBL1,V▲▼は、 但し、ΔＶ▲▼，ΔＶ▲▼，ΔVBL1，ΔV
BL2は各々、添字で示したビット線の電位変化である。
式（１）〜（３）より、ビット線BL1，▲▼は共
にプリチャージレベルが等しいことを考え、式（１）−
（２），（１）−（３）の演算より、ビット線対間の電
圧差は次のようになる。
にプリチャージレベルが等しいことを考え、式（１）−
（２），（１）−（３）の演算より、ビット線対間の電
圧差は次のようになる。
“＋”は“H"読み出し時，“−”は“L"読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線▲▼，BL2から
の結合容量を介したノイズ成分である。
は隣接するビット線対のビット線▲▼，BL2から
の結合容量を介したノイズ成分である。
ところでメモリの高集積化が進んで、ビット線ピッチが
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
以下の例は本発明者らの考案になる装置で、上記の装置
のもつ問題点を解消したもので、ビット線間容量による
隣接ビット線対間での雑音による読み出し電圧振幅の低
下を完全に零にすることができる半導体記憶装置を示す
ものである。
のもつ問題点を解消したもので、ビット線間容量による
隣接ビット線対間での雑音による読み出し電圧振幅の低
下を完全に零にすることができる半導体記憶装置を示す
ものである。
この例に係る半導体記憶装置では、ビット線対上の１箇
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくすよ
うにしている。
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくすよ
うにしている。
次に、この従来の改良例による半導体記憶装置を第６図
に従って説明する。
に従って説明する。
本改良例においては、図に示すように、各ビット線対
（BL0，▲▼，BL1，▲▼……）は、４等分
の区分a,b,c,dに分かれ、これらの等分点CP1，CP2，CP3
で、以下のように交差している。
（BL0，▲▼，BL1，▲▼……）は、４等分
の区分a,b,c,dに分かれ、これらの等分点CP1，CP2，CP3
で、以下のように交差している。
BL0，▲▼は、CP2で交差、 BL1，▲▼は、CP1及びCP3で交差、 ′BL2，▲▼は、CP2で交差、 ′BL3，▲▼は、CP1及びCP3で交差、 即ち、ビット線対BL0，▲▼から数えて、奇数番
目のビット線対はCP2で交差し、偶数番目のビット線対
はCP1及びCP3で交差している。これにより、各ビット線
対が隣接するビット線対から受ける容量結合ノイズは、
前述の従来例と同様に考えると、以下のようになる。
目のビット線対はCP2で交差し、偶数番目のビット線対
はCP1及びCP3で交差している。これにより、各ビット線
対が隣接するビット線対から受ける容量結合ノイズは、
前述の従来例と同様に考えると、以下のようになる。
ビット線BL1及び▲▼が、隣接ビット線対か
ら受ける容量結合ノイズΔVBL1′，ΔＶ▲▼′
は、 であり、両者は全く等しい。
ら受ける容量結合ノイズΔVBL1′，ΔＶ▲▼′
は、 であり、両者は全く等しい。
ビット線BL2及び▲▼が、隣接ビット線対か
ら受ける容量結合ノイズΔVBL2′，ΔＶ▲▼′
は、 であり、両者は全く等しい。
ら受ける容量結合ノイズΔVBL2′，ΔＶ▲▼′
は、 であり、両者は全く等しい。
以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対BL0，▲▼についても、 となり、両者は全く等しい。
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対BL0，▲▼についても、 となり、両者は全く等しい。
このように、本改良例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
第７図は従来の第２の改良例を示す。本改良例が第６図
の改良例と異なるのは、奇数番目のビット線対（BL0，
▲▼，BL2，▲▼……）に、更に、ビット
線端CP4で交差が追加されていることである。本改良で
設ける交差CP1，CP2，CP3はいずれも、これらをビット
線対について、完全な対称形でレイアウトすることは不
可能である。第６図の改良例の場合、偶数番目のビット
線対（BL1，▲▼，BL3，▲▼……）につい
ては、各々、交差が２ケ所あるので、ビット線対全体に
ついては、バランスしたレイアウトが可能である。例え
ば、ビット線をAl層、これと交差可能な配線層をポリSi
層とすると、 CP1では、BL1をAl,▲▼をポリSi CP3では、BL1をポリSi,▲▼をAlとすればよく、
これにより、ビット線対の浮遊容量のアンバランスを避
けることができる。第７図の改良は、これと同様の趣旨
で、奇数番目のビット線対についてもバランスするよう
に、ダミーの交差CP4を追加したものであり、これによ
り、全ビット線対について容量がバランスした状態を実
現できるものである。
の改良例と異なるのは、奇数番目のビット線対（BL0，
▲▼，BL2，▲▼……）に、更に、ビット
線端CP4で交差が追加されていることである。本改良で
設ける交差CP1，CP2，CP3はいずれも、これらをビット
線対について、完全な対称形でレイアウトすることは不
可能である。第６図の改良例の場合、偶数番目のビット
線対（BL1，▲▼，BL3，▲▼……）につい
ては、各々、交差が２ケ所あるので、ビット線対全体に
ついては、バランスしたレイアウトが可能である。例え
ば、ビット線をAl層、これと交差可能な配線層をポリSi
層とすると、 CP1では、BL1をAl,▲▼をポリSi CP3では、BL1をポリSi,▲▼をAlとすればよく、
これにより、ビット線対の浮遊容量のアンバランスを避
けることができる。第７図の改良は、これと同様の趣旨
で、奇数番目のビット線対についてもバランスするよう
に、ダミーの交差CP4を追加したものであり、これによ
り、全ビット線対について容量がバランスした状態を実
現できるものである。
なお、上記改良例ではビット線対を４区分に分け、適当
な場所で各々交差させる場合を示したが、この区分は、
８区分,12区分等その整数倍であっても同様の効果を奏
する。第８図は８区分の場合の例を示し、これは、第７
図の形を２回繰り返した形であり、第７図の例と同様の
効果が得られることは明らかである。
な場所で各々交差させる場合を示したが、この区分は、
８区分,12区分等その整数倍であっても同様の効果を奏
する。第８図は８区分の場合の例を示し、これは、第７
図の形を２回繰り返した形であり、第７図の例と同様の
効果が得られることは明らかである。
次に、このような従来の改良例の問題点を述べる。この
ような例では、異なるビット線対間の容量結合ノイズは
キャンセルされるが、対をなすビット線同士の間の容量
結合ノイズは残る。例えばビット線BL0に信号電荷が読
み出され、これが電位変化すると、容量結合によりビッ
ト線▲▼が同方向に電位変化し、これにより、対
をなすビット線BL0，▲▼間の電位差（信号電位
差）が小さくなる。このようなノイズ成分は、異なるビ
ット線対間の容量結合ノイズと同程度であり、これによ
り読み出し動作余裕を低下していた。
ような例では、異なるビット線対間の容量結合ノイズは
キャンセルされるが、対をなすビット線同士の間の容量
結合ノイズは残る。例えばビット線BL0に信号電荷が読
み出され、これが電位変化すると、容量結合によりビッ
ト線▲▼が同方向に電位変化し、これにより、対
をなすビット線BL0，▲▼間の電位差（信号電位
差）が小さくなる。このようなノイズ成分は、異なるビ
ット線対間の容量結合ノイズと同程度であり、これによ
り読み出し動作余裕を低下していた。
従来の半導体記憶装置は以上のように構成されているの
で、異なるビット線対間の容量結合ノイズはキャンセル
されるが、対をなすビット線間の容量結合ノイズは残
り、これにより読み出し信号電圧が劣化し、読み出し動
作余裕が低下するという問題点があった。
で、異なるビット線対間の容量結合ノイズはキャンセル
されるが、対をなすビット線間の容量結合ノイズは残
り、これにより読み出し信号電圧が劣化し、読み出し動
作余裕が低下するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、異なるビット線間の容量結合ノイズをキャン
セルするとともに、対をなすビット線間の容量結合ノイ
ズを零にすることができる半導体記憶装置を得ることを
目的とする。
たもので、異なるビット線間の容量結合ノイズをキャン
セルするとともに、対をなすビット線間の容量結合ノイ
ズを零にすることができる半導体記憶装置を得ることを
目的とする。
複数のビット線対と、上記複数のビット線対の各々と複
数のワード線との交点に配置された複数のメモリセルか
らなるメモリセルアレイと、上記複数のビット線対の各
ビット線対毎に設けられた複数のセンスアンプとを有す
る半導体記憶装置において、上記複数のビット線対の各
ビット線対を構成する２つのビット線は、１箇所または
複数箇所で交差し、かつ、当該交差部以外では互いに隣
接せず，それぞれ他のビット線対のビット線に隣接して
いることを特徴とするものである。
数のワード線との交点に配置された複数のメモリセルか
らなるメモリセルアレイと、上記複数のビット線対の各
ビット線対毎に設けられた複数のセンスアンプとを有す
る半導体記憶装置において、上記複数のビット線対の各
ビット線対を構成する２つのビット線は、１箇所または
複数箇所で交差し、かつ、当該交差部以外では互いに隣
接せず，それぞれ他のビット線対のビット線に隣接して
いることを特徴とするものである。
この発明においては、上記構成としたから、異なるビッ
ト線対間の容量結合ノイズがキャンセルされるととも
に、各ビット線対を構成する２つのビット線間の容量結
合ノイズを無視できる程小さくすることができる。
ト線対間の容量結合ノイズがキャンセルされるととも
に、各ビット線対を構成する２つのビット線間の容量結
合ノイズを無視できる程小さくすることができる。
第１図に、本発明の一実施例による半導体記憶装置の構
成図を示す。これは第７図に示した従来例（フォールデ
ッドビット線方式）の装置で、ビット線BL0とBL1，BL2
とBL3……を入れかえて、対をなすビット線同士が隣接
することを避けたものである。また、メモリセルは第１
図中に○印で示すように各ビット線（BL0，BL1，BL0，B
L1……）と接続される。
成図を示す。これは第７図に示した従来例（フォールデ
ッドビット線方式）の装置で、ビット線BL0とBL1，BL2
とBL3……を入れかえて、対をなすビット線同士が隣接
することを避けたものである。また、メモリセルは第１
図中に○印で示すように各ビット線（BL0，BL1，BL0，B
L1……）と接続される。
このような構成とした場合の効果を、以下に述べる。
まず、前述の従来例と同様に、信号読み出し時に各ビッ
ト線が隣接ビット線から受ける容量結合ノイズ成分を考
える。
ト線が隣接ビット線から受ける容量結合ノイズ成分を考
える。
ビット線BL1及び▲▼が隣接ビット線対から受
ける容量結合ノイズΔVBL1，ΔＶ▲▼は、 で、両者は等しい。
ける容量結合ノイズΔVBL1，ΔＶ▲▼は、 で、両者は等しい。
ビット線BL2及び▲▼が隣接ビット線対から受
ける容量結合ノイズΔVBL2，ΔＶ▲▼は、 で、両者は等しい。
ける容量結合ノイズΔVBL2，ΔＶ▲▼は、 で、両者は等しい。
以下、，と同様に、各ビット線対について、隣接ビ
ット線から受ける容量結合ノイズは各々等しくなり、従
って、ノイズ成分はキャンセルされる。
ット線から受ける容量結合ノイズは各々等しくなり、従
って、ノイズ成分はキャンセルされる。
次に、この実施例では、第７図に示した従来例に比べ、
以下のような新たな利点を生ずる。第７図の従来例で
は、異なるビット線対から受けるノイズ成分は前述のよ
うにキャンセルできるが、対をなすビット線間でのノイ
ズ成分は残存する。これは、例えば、ビット線BL0に信
号が読み出されビット線BL0の電位が変化すると、これ
により、ビット線▲▼にカップリングノイズが与
えられ、信号電圧差を損失している成分である。これに
対し、本実施例では、対をなすビット線同士は隣接して
おらず、このようなノイズ成分は除去される。この代わ
り、異なるビット線対から受けるノイズ成分は増大する
が、これは、上記のように、各ビット線対についてキャ
ンセルされるので、ノイズ成分は“零”と考えてよい。
以下のような新たな利点を生ずる。第７図の従来例で
は、異なるビット線対から受けるノイズ成分は前述のよ
うにキャンセルできるが、対をなすビット線間でのノイ
ズ成分は残存する。これは、例えば、ビット線BL0に信
号が読み出されビット線BL0の電位が変化すると、これ
により、ビット線▲▼にカップリングノイズが与
えられ、信号電圧差を損失している成分である。これに
対し、本実施例では、対をなすビット線同士は隣接して
おらず、このようなノイズ成分は除去される。この代わ
り、異なるビット線対から受けるノイズ成分は増大する
が、これは、上記のように、各ビット線対についてキャ
ンセルされるので、ノイズ成分は“零”と考えてよい。
コンピュータシミュレーションにより本実施例と、第７
図に示した従来例，第５図に示した従来例（通常のフォ
ールデッドビット線方式）の３者について、最悪メモリ
セルデータパターン時の読み出し電圧差を示したもの
が、第２図である。この図で、 A:通常のフォールデッドビット線方式 B:第７図の従来例 C:本実施例 である。明らかに、本実施例では、第７図の従来例に比
べ、読み出し信号電圧の劣化が改善されている。
図に示した従来例，第５図に示した従来例（通常のフォ
ールデッドビット線方式）の３者について、最悪メモリ
セルデータパターン時の読み出し電圧差を示したもの
が、第２図である。この図で、 A:通常のフォールデッドビット線方式 B:第７図の従来例 C:本実施例 である。明らかに、本実施例では、第７図の従来例に比
べ、読み出し信号電圧の劣化が改善されている。
また、第３図はセンスアンプSAの配置法の一例を示した
ものである。このように、センスアンプSAを１ヶおき
に、ビット線対端に配置すると、各ビット線（BL0，B
L1，▲▼，▲▼……）の順序を特に入れ替
えることなくセンスアンプSAに接続でき、かつ、各セン
スアンプSAのレイアウトピッチを２倍に緩和でき、有利
である。
ものである。このように、センスアンプSAを１ヶおき
に、ビット線対端に配置すると、各ビット線（BL0，B
L1，▲▼，▲▼……）の順序を特に入れ替
えることなくセンスアンプSAに接続でき、かつ、各セン
スアンプSAのレイアウトピッチを２倍に緩和でき、有利
である。
なお、本発明は、第８図に示した従来例と同一趣旨で、
上記実施例の構造をビット線方向に整数倍した構造であ
ってもよい。
上記実施例の構造をビット線方向に整数倍した構造であ
ってもよい。
また、上記実施例に示したCP4の位置の交差は、第７図
に示した従来例と同一趣旨の、ビット線対の容量バラン
スのために設けられたものであるが、これが問題になら
ない場合は、第６図に示した従来例と同様、第１図に示
す構造で、CP4の位置の交差がない構造であってもよ
い。
に示した従来例と同一趣旨の、ビット線対の容量バラン
スのために設けられたものであるが、これが問題になら
ない場合は、第６図に示した従来例と同様、第１図に示
す構造で、CP4の位置の交差がない構造であってもよ
い。
以上のように、この発明に係る半導体記憶装置によれ
ば、複数のビット線対と、上記複数のビット線対の各々
と複数のワード線との交点に配置された複数のメモリセ
ルからなるメモリセルアレイと、上記複数のビット線対
の各ビット線対毎に設けられた複数のセンスアンプとを
有する半導体記憶装置において、上記複数のビット線対
の各ビット線対を構成する２つのビット線が、１箇所ま
たは複数箇所で交差し、かつ、当該交差部以外では互い
に隣接せず，それぞれ他のビット線対のビット線に隣接
するものとしたので、異なるビット線対間の容量結合ノ
イズがキャンセルされるとともに、各ビット線対を構成
する２つのビット線間の容量結合ノイズを無視できる程
小さくでき、その結果、読み出し電圧の劣化を防ぎ、信
号読み出し動作余裕を著しく向上することができる効果
がある。
ば、複数のビット線対と、上記複数のビット線対の各々
と複数のワード線との交点に配置された複数のメモリセ
ルからなるメモリセルアレイと、上記複数のビット線対
の各ビット線対毎に設けられた複数のセンスアンプとを
有する半導体記憶装置において、上記複数のビット線対
の各ビット線対を構成する２つのビット線が、１箇所ま
たは複数箇所で交差し、かつ、当該交差部以外では互い
に隣接せず，それぞれ他のビット線対のビット線に隣接
するものとしたので、異なるビット線対間の容量結合ノ
イズがキャンセルされるとともに、各ビット線対を構成
する２つのビット線間の容量結合ノイズを無視できる程
小さくでき、その結果、読み出し電圧の劣化を防ぎ、信
号読み出し動作余裕を著しく向上することができる効果
がある。
第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は本発明の効果を説明するための特性
図、第３図は本発明の一実施例による半導体記憶装置の
センスアンプ配置の一例を示す構成図、第４図は従来の
半導体記憶装置の回路図、第５図は従来の半導体記憶装
置のメモリセル容量を説明するための図、第６図，第７
図，第８図はそれぞれ従来のビット線対交差を有する半
導体記憶装置の構成図である。 BL0，▲▼，BL1，▲▼……はビット線、WL
0，WL1……はワード線、CSはメモリセル、SAはセンスア
ンプ，CP1，CP2，CP3，CP4は交差部分。 なお、図中、同一符号は同一、又は相当部分を示す。
構成図、第２図は本発明の効果を説明するための特性
図、第３図は本発明の一実施例による半導体記憶装置の
センスアンプ配置の一例を示す構成図、第４図は従来の
半導体記憶装置の回路図、第５図は従来の半導体記憶装
置のメモリセル容量を説明するための図、第６図，第７
図，第８図はそれぞれ従来のビット線対交差を有する半
導体記憶装置の構成図である。 BL0，▲▼，BL1，▲▼……はビット線、WL
0，WL1……はワード線、CSはメモリセル、SAはセンスア
ンプ，CP1，CP2，CP3，CP4は交差部分。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】複数のビット線対と、 上記複数のビット線対の各々と複数のワード線との交点
に位置する複数のメモリセルからなるメモリセルアレイ
と、 上記複数のビット線対の各ビット線対毎に設けられた複
数のセンスアンプとを有する半導体記憶装置において、 上記複数のビット線対の各ビット線対を構成する２つの
ビット線は、１箇所または複数箇所で交差し、かつ、当
該交差部以外では互いに隣接せず，それぞれ他のビット
線対のビット線に隣接していることを特徴とする半導体
記憶装置。 - 【請求項２】上記ビット線対を長さ方向に４等分したと
きの３つの等分点及びビット線端をCP1，CP2，CP3，CP4
としたとき、上記複数のビット線対は、上記等分点CP2
及びビット線端CP4で上記交差部をもつものと，上記等
分点CP1及びCP3で上記交差部をもつものとが、交互に配
置されたものであることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62215915A JPH07105134B2 (ja) | 1987-08-28 | 1987-08-28 | 半導体記憶装置 |
| US07/236,361 US4922459A (en) | 1987-08-28 | 1988-08-25 | Dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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