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Die Erfindung betrifft eine Schaltungsanordnung mit mindestens einer integrierten Schaltung, die mindestens einen Block mit einem Leitungsbündel aufweist, welches Steuerleitungen zum Steuern zugeordneter Schalttransistoren enthält, in deren Halbleiterstruktur die Steuerleitungen vergraben sind. Eine derartige Schaltungsanordnung kann eine Speicherschaltung sein oder enthalten, in welcher sogenannte ”vergrabene Wortleitungen” benutzt werden. Obwohl die Erfindung nicht auf Speicherschaltungen beschränkt ist, werden die mit der Erfindung zu lösenden Probleme und auch Ausführungsbeispiele in Verbindung mit einem Speicherblock eines integrierten DRAM-Bausteins beschrieben, d. h. eines dynamischen Schreib-Lese-Speichers (dynamic random access memory), der auf einem Halbleiterchip integriert ist.
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Speicherbausteine dieser Gattung enthalten als Speichermedium eine Vielzahl von Speicherzellen, die einen oder mehrere Blöcke bilden und jeweils ein binäres Datum (Datenbit) speichern können, und zwar durch Annehmen jeweils eines von zwei möglichen Zellenzuständen, die üblicherweise mit den Logiksymbolen ”0” und ”1” bezeichnet werden. Die Speicherzellen sind in der gegenwärtigen Praxis vorwiegend durch elektrische Kapazitäten bzw. Kondensatoren gebildet und speichern die Daten durch alternative unterscheidbare Ladezustände, z. B. ”geladen” und ”ungeladen”. In jedem der Speicherblöcke sind die Speicherzellen nach Art einer Matrix in Zeilen (”rows”) und Spalten (”columns”) angeordnet.
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In den derzeit üblichen DRAM-Bausteinen sind mehrere (z. B. 23 = 8) Speicherblöcke, die jeweils viele Zeilen (z. B. 28 = 256 Zeilen) und Spalten (z. B. 212 = 4196 Spalten) enthalten, in zeilenparalleler Anordnung zu einer Bank zusammengefasst, wobei der Baustein mehrere (meistens 22 = 4) solche Bänke enthält.
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Um Datenbits in die Zellen zu schreiben oder aus den Zellen zu lesen, ist jeder Zelle ein individueller Zellenschalter zugeordnet, über welchen die Zelle mit einer Schreib/Leseleitung verbunden werden kann. Diese Leitungen werden als ”Bitleitungen” bezeichnet. Die Zellenschalter, die üblicherweise durch Feldeffekttransistoren gebildet sind und als ”Auswahltransistoren” bezeichnet werden, lassen sich selektiv über sogenannte ”Wortleitungen” ansteuern, um sie wahlweise einzuschalten (d. h. leitend zu machen) oder gesperrt zu halten. Für jede Matrixzeile eines Speicherblockes ist jeweils eine gemeinsame Wortleitung vorgesehen, und für jede Matrixspalte ist jeweils eine gemeinsame Bitleitung vorgesehen. Wenn also eine Wortleitung selektiv aktiviert wird, was üblicherweise mittels eines Zeilendecoders durch Decodierung einer von außen angelegten Zeilenadresse erfolgt, werden alle Zellenschalter der betreffenden Zeile geschlossen.
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Nach dieser Zeilenselektion erfolgt die Spaltenselektion, indem eine oder mehrere Bitleitungen des Speicherblockes selektiv mit zugeordneten Datenleitungen verbunden werden, die zu einem externen Datenanschluss des Speicherbausteins führen. Diese Verbindungen werden üblicherweise hergestellt durch selektives Einschalten von Schreib/Leseverstärkern an den Bitleitungen mittels eines Spaltendecoders, der eine von außen angelegte Spaltenadresse decodiert.
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Die Wortleitungen durchziehen den Speicherblock in Zeilenrichtung, im Folgenden auch als ”x-Richtung” bezeichnet. Die Bitleitungen durchziehen den Speicherblock in Spaltenrichtung, im Folgenden auch als ”y-Richtung” bezeichnet. Diese beiden Richtungen sind vorzugsweise (aber nicht zwingend) orthogonal zueinander und verlaufen jeweils in einer zur Grundfläche des Halbleitersubstrates parallelen Ebene. Die senkrecht zu diesen ”horizontalen” Ebenen zeigende Richtung wird im Folgenden als ”vertikale” Richtung oder ”z-Richtung” bezeichnet. Die Ausdrücke ”oben” (bzw. ”über” oder ”oberhalb”) und ”unten” (bzw. ”unter” oder ”unterhalb”) beziehen sich auf die räumliche Lage entlang der z-Richtung, wobei das Substrat am weitesten ”unten” ist.
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Generell ist es erwünscht, die horizontale Packungsdichte der Komponenten von Speichermatrizen auf einem Chip möglichst hoch zu machen, um möglichst viele Komponenten auf gegebener Chipfläche unterzubringen. Ein Weg zur Erhöhung der horizontalen Packungsdichte besteht darin, jede Speicherzelle und den zugeordneten Auswahltransistor nicht horizontal nebeneinander sondern vertikal übereinander anzuordnen. Da die Kanalzone und die Drain- und Sourcezonen der Auswahltransistoren vorteilhafterweise durch Dotierung von Bereichen des Halbleitersubstrates gebildet werden, empfiehlt es sich, die Speicherzellen in einer Ebene oberhalb dieser Transistoren zu integrieren. Ein nach diesem Prinzip konzipiertes Integrationsschema für die Speicherblöcke eines DRAM-Bausteins ist ausführlich in der
US-Patentschrift US 7034408 B1 beschrieben.
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Bei dem aus dieser Patentschrift bekannten Schema sind die Auswahltransistoren derart geformt, dass ihre die ”Hauptanschlüsse” darstellenden Drain- und Sourcezonen jeweils erhabene Bereiche beidseitig einer Nut bilden, in welcher das gegenüber dem Boden und den Wänden der Nut isolierte Gate angeordnet ist. Die Gates aller Auswahltransistoren für die jeweils selbe Matrixzeile sind durch eine gemeinsame Wortleitung gebildet, die sich in x-Richtung erstreckt. Die oberen Ränder der Wortleitungen liegen unterhalb der oberen Ränder der Nuten, und der über den Wortleitungen verbleibende Raum der Nuten ist mit Isoliermaterial gefüllt, so dass die Wortleitungen in den Nuten ”vergraben” sind. Die sich in y-Richtung erstreckenden Bitleitungen sind in einer Ebene oberhalb der Auswahltransistoren integriert, unter Zwischenlegung einer Isolatorschicht. Jede Bitleitung ist über vertikale leitende Durchführungen mit den ersten Hauptanschlüssen aller derjenigen Auswahltransistoren verbunden, die jeweils der selben Matrixspalte zugeordnet sind. Die Speicherzellen sind in einer Zellenschicht oberhalb der Bitleitungsebene integriert, ebenfalls unter Zwischenlegung einer Isolatorschicht. Jede Speicherzelle ist über eine vertikale leitende Durchführung mit der zweiten Hauptelektrode des zugeordneten Auswahltransistors kontaktiert. Um die horizontale Ausdehnung der Speicherzellen möglichst gering zu halten, sind diese Zellen so geformt, dass sich große Bestandteile von ihnen in vertikaler Richtung erstrecken. Deswegen ist die Zellenschicht notgedrungen ziemlich dick.
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Da alle Auswahltransistoren auf derselben Halbleiterschicht gebildet sind, bedarf es besonderer Maßnahmen, räumlich benachbarte Transistoren voneinander zu entkoppeln. Einer besonders guten Entkopplung bzw. Isolation bedarf es jeweils zwischen benachbarten Auswahltransistoren, die verschiedenen Spalten zugeordnet sind. Hierzu ist es bekannt (u. a. auch aus der oben erwähnten
US-Patenschrift US 7034408 B1 ), zwischen diesen Auswahltransistoren jeweils einen ”Isolationstransistor” zu integrieren, der vorteilhafterweise genau so ausgebildet ist wie die Auswahltransistoren und durch Anlegen eines geeigneten Gatepotentials ständig gesperrt gehalten wird. Alle Isolationstransistoren, die entlang der selben Zeile ausgerichtet sind, haben als Gate eine gemeinsame ”Isolationsleitung”, die ähnlich ausgebildet ist wie die Wortleitungen und parallel dazu verläuft. Alle Isolationsleitungen sind permanent an eine Quelle des erwähnten Sperrpotentials angeschlossen.
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Häufig ist es erwünscht, einen Speicherblock in Zeilenrichtung zu segmentieren, insbesondere dann, wenn die Zeilen sehr lang sind. Je länger eine Wortleitungen ist, desto höher ist ihre RC-Zeitkonstante und um so länger dauert die Phase der Zeilenselektion, also die Zeit, bis nach Aktivierung der Wortleitung alle damit verbundenen Auswahltransistoren voll leiten. Um diese Ansprechzeit zu verkürzen, ist es an sich bekannt, die Wortleitungen in einzelne Abschnitte zu unterteilen und jeden Abschnitt über einen gesonderten Wortleitungstreiber anzusteuern. Diese Treiber sind einerseits mit den zugeordneten Wortleitungs-Abschnitten und anderseits mit Leiterbahnen verbunden, die sich in einer oberen Metallisierungsebene oberhalb der Zellenschicht in Zeilenrichtung erstrecken, und zwar über die gesamte Zeilenlänge.
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Die Segmentierung der Wortleitungen eines Speicherblockes bringt Probleme, wenn die Wortleitungen in der oben beschriebenen Weise vergraben sind und außerdem vergrabene Isolationsleitungen vorhanden sind. Die Wortleitungstreiber benötigen relativ viel Integrationsfläche, und alle diejenigen Teile dieser Treiber, die nicht mit der zugeordneten Wortleitung kontaktiert sind, müssen sowohl von dieser Wortleitung als auch von einer benachbarten Isolationsleitung entkoppelt bleiben. Es ist nicht bekannt oder nahegelegt, wie dies erreicht werden könnte, ohne den ”Pitch” der Wort- und Isolationsleitungen (also die räumliche Periode dieser Leitungen in y-Richtung) zu vergrößern. Außerdem bleibt die Frage offen, über welche Wege die Isolationsleitungen in allen ihren Teilen an das permanente Sperrpotential angeschlossen werden sollten.
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Aus der
US 7,034,408 B1 ist ein DRAM mit vergrabenen Steuerleitungen und Isolationsleitungen bekannt. In dem Artikel HAMAMOTO, T et a. 400-MHz random column operation SDRAM technique with self-skew compensation, IEE Journal of Solid-State Circuits, Vol. 33, 2002, S. 770–778, ISSN 0018-92000, ist ein DRAM mit segmentierten Wortleitungen offenbart.
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Eine Aufgabe der vorliegenden Erfindung besteht darin, in einer segmentierten Anordnung von vergrabenen Steuerleitungen geeignete Wege zu schaffen, um sowohl die vergrabenen Wortleitungen als auch vergrabene Isolationsleitungen mit den jeweils zugeordneten äußeren Potentialquellen verbinden zu können.
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Die Aufgabe wird mit einer Schaltanordnung gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angeben.
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Eine Schaltungsanordnung weist mindestens eine integrierten Schaltung auf, die mindestens einen Block mit einem Bündel aus einer Mehrzahl von Steuerleitungen zum Steuern zugeordneter Schalttransistoren enthält, in deren Halbleiterstruktur die Steuerleitungen vergraben sind, wobei sich zwischen Schalttransistoren, die verschiedenen Steuerleitungen zugeordnet sind, Isolationstransistoren befinden, in deren Halbleiterstruktur zusätzliche Leitungen des Bündels vergraben sind, durch deren Potential die Isolationstransistoren gesperrt gehalten werden. In Abständen längs des Bündels sind Bereiche vorgesehen, die frei von Schalttransistoren sind. Zumindest in einer Teilmenge dieser Bereiche sind Anschlüsse zum Einspeisen von Steuerpotentialen in Abschnitte der Steuerleitungen vorgesehen. Die zusätzlichen Leitungen sind am Ende des Bündels und/oder innerhalb mindestens eines der besagten Bereiche durch eine quer zum Bündel verlaufende Leiterbahn miteinander verbunden.
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Die Erfindung wird nachstehend anhand von Zeichnungen näher erläutert.
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1 zeigt das fundamentale Schaltbild eines Ausschnittes aus einer Speichermatrix mit 4 mal 4 Speicherzellen, den zugeordneten 16 Auswahltransistoren, vier Wortleitungen und vier Bitleitungen.
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2A und 2B zeigen die körperliche Struktur eines als Feldeffekttransistor ausgebildeten Auswahltransistors mit einer vergrabenen Wortleitung als Gate;
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3 zeigt perspektivisch die körperliche Struktur eines Ausschnittes einer ersten Variante einer Speichermatrix mit Isolationstransistoren und vergrabenen Isolationsleitungen zwischen benachbarten Matrixzeilen;
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4 zeigt perspektivisch die körperliche Struktur eines Ausschnittes einer zweiten Variante einer Speichermatrix mit Isolationstransistoren und vergrabenen Isolationsleitungen zwischen benachbarten Paaren von Matrixzeilen;
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5 ist die Ansicht eines vertikalen Schnittes durch die Struktur nach 4 entlang eines Streifens von Auswahl- und Isolationstransistoren;
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6 zeigt das Schaltbild eines Treibers für Wortleitungs-Segmente;
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7 zeigt fragmentarisch einen längs einer vergrabenen Wortleitung gelegten Vertikalschnitt durch einen Speicherblock mit Segmenttreibern;
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8 zeigt fragmentarisch einen längs einer vergrabenen Isolationsleitung gelegten Vertikalschnitt durch den Speicherblock nach 7;
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9 zeigt den Speicherblock nach den 7 und 8 in einer fragmentarischen perspektivischen Darstellung;
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10 und 11 zeigen in fragmentarischer perspektivischer Darstellung zwei andere Ausführungsbeispiele eines segmentierten Speicherblockes mit Segmenttreibern;
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12 bis 14 zeigen in fragmentarischen perspektivischen Darstellungen drei verschiedene Ausführungsbeispiele eines segmentierten Speicherblockes ohne Segmenttreiber.
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Die 1 zeigt das Schaltbild eines Ausschnittes aus einem Speicherblock, der eine Vielzahl von Speicherzellen enthält, die nach Art einer Matrix in Zeilen und Spalten angeordnet sind. Der gezeigte Ausschnitt umfasst sechzehn Speicherzellen, die vier Zeilen und vier Spalten bilden. Jeder Zeile ist eine Wortleitung zugeordnet, die sich in Zeilenrichtung ”x” erstreckt und mit WL bezeichnet ist, gefolgt von einer Ziffer, welche die Ordnungszahl i der betreffenden Zeile innerhalb des Speicherblockes angibt. Jeder Spalte ist eine Bitleitung zugeordnet, die sich in Spaltenrichtung ”y” erstreckt und mit BL bezeichnet ist, gefolgt von einer Ziffer, welche die Ordnungszahl j der betreffenden Spalte angibt. Die als Kondensatoren ausgebildeten Speicherzellen sind mit dem Buchstaben C bezeichnet, gefolgt von zwei Ziffern, deren erste die Ordnungszahl i der Zeile und deren zweite die Ordnungszahl j der Spalte angibt. Dieses Schema der Bezeichnungen und Nummerierungen gilt gleichermaßen auch für anderen Figuren und die gesamte folgende Beschreibung.
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Gemäß der 1 ist die eine Seite jedes Speicherkondensators Cij mit dem einen Hauptanschluss (Source oder Drain, je nach Stromflussrichtung) eines individuell zugeordneten Feldeffekttransistors Tij verbunden, dem sogenannten Auswahltransistor. Die andere Seite des Kondensators ist mit einer Quelle eines Referenzpotentials verbunden, die in der Zeichnung durch einen kurzen fetten Balkenstrich symbolisiert ist und allen Speicherkondensatoren gemeinsam ist. Der andere Hauptanschluss (Drain oder Source) jedes Transistors Tij ist mit der Bitleitung BLj verbunden, die der betreffenden Matrixspalte zugeordnet ist. Das Gate jedes Transistors Tij ist durch die Wortleitung WLi gebildet, die der betreffenden Matrixzeile zugeordnet ist.
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Bei der vorliegenden Erfindung wird für die Wortleitungen WL und die Transistoren T eine Struktur benutzt, die als ”vergrabene Wortleitungen” bekannt ist. Es gibt verschiedene Varianten einer solchen Struktur, denen das Merkmal gemeinsam ist, dass die Wortleitungen in Vertiefungen aktiver Bereiche einer Halbleiterschicht versenkt sind, welche selektiv dotierte Bereiche zur Bildung der Transistoren enthalten. Diese Transistoren können als Vertikaltransistoren ausgebildet sein, wobei die Folge von Dotierungen, welche die Strecke von der Sourcezone über die Kanalzone zur Drainzone bildet, vertikal ist und die Wortleitung in mittlerer Höhe zwischen Source- und Drainzone verläuft. Ein Beispiel für eine solche Struktur ist in der deutschen Patentveröffentlichung
DE 10362018 A1 gezeigt. Bei einer anderen Variante, die in der bereits erwähnten
US-Patenschrift US 7034408 B1 beschrieben ist, sind die Transistoren nur teilweise vertikal strukturiert, wobei die Source- und Drainzonen horizontal nebeneinander angeordnet sind und die Kanalzone an den Wänden einer dazwischen liegenden Vertiefung oder Nut gebildet wird. Eine solche Transistorstruktur, die sich anschaulich als ”tiefgezogener Horizontaltransistor” bezeichnen lässt, ist in der
2A dargestellt.
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Die 2A zeigt einen in der vorstehend erwähnten Weise tiefgezogenen Feldeffekttransistor und die darin eingebettete Wortleitung WL in einem vertikalen Schnitt in y-Richtung (also quer zur Wortleitung). Über einer Substratschicht 11, z. B. bestehend aus undotiertem Halbleitermaterial (z. B. Silicium), befindet sich eine Halbleiterschicht 12 mit p–-Dotierung und darüber eine Halbleiterschicht 13 mit n+-Dotierung, welche die Source- und Drainzonen bildet. Versenkt in einer vertikalen Nut 14, die sich in x-Richtung erstreckt und durch die p+-Schicht 13 hindurch bis tief in die p–-Schicht 12 reicht, verläuft die Wortleitung WL, die gegenüber dem Boden und den Wänden der Nut 14 durch ein Isoliermaterial 15 wie z. B. SiO2 isoliert ist. Dieses Isoliermaterial 15 füllt auch den Innenraum der Nut 14 über der Wortleitung WL und reicht vorteilhafter Weise über die Oberfläche der obersten Schicht 13 hinaus. Die Wortleitung WL besteht aus einem leitendem Material (z. B. aus Metall oder einer Metallverbindung wie beispielsweise Titannitrid TiN) und wirkt als Gate, um bei Ansteuerung mit einem geeigneten Aktivierungspotential (positiv gegenüber der Schicht 13) einen n-leitenden Kanal 16 in der p+-Schicht 12 zwischen den einander gegenüberliegenden Zonen der Drain/Source-Schicht 13 bilden. In der beschriebenen Weise wird ein N-Kanal-Feldeffekttransistor (NFET) gebildet. Alternativ können genauso gut auch P-Kanal-Feldeffekttransistoren gebildet werden, wobei die genannten Polaritäten der Dotierung und des Aktivierungspotentials umzukehren sind.
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Ein Vorteil des in 2A gezeigten Transistors besteht darin, dass seine horizontale Ausdehnung quer zur Wortleitung klein gehalten werden kann und dennoch der Länge des Kanals 16 von der Source- zur Drainzone relativ groß ist. Je größer diese Kanallänge ist, desto besser sind die Sperreigenschaften des Transistors, was gerade für die Auswahltransistoren in Speichermatrizen wichtig ist. Ein weiterer Vorteil ist, dass die Hauptanschlüsse (Drain und Source) des Transistors in der selben horizontalen Ebene liegen, so dass die Kontaktstrecken von diesen Anschlüssen zu der zugeordneten Speicherzelle C und zu der zugeordneten Bitleitung BL einfacher und auch besser platzsparend integriert werden können als im Falle von Vertikaltransistoren.
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Die 2B zeigt den in 2A als Schnittbild dargestellten Transistor mit dem darin vergrabenen Stück einer Wortleitung WL in perspektivischer Ansicht. In dieser Figur ist das Isoliermaterial nicht gezeigt, um die Darstellung übersichtlicher zu machen. In 2B sind zusätzlich die Kontaktstrecken an den Hauptanschlüssen des Transistors zum Anschließen einer Speicherzelle C und einer Bitleitung BL durch einfache vertikale Linien angedeutet.
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Hinsichtlich der relativen Orientierung der Richtungen ”x” und ”y” und der dazu senkrechten Richtung ”z” gelten die weiter oben gegebenen Definitionen. In der für die 2B gewählten Perspektive verlaufen die in y-Richtung gehenden Linien waagrecht in der Zeichenebene, die in z-Richtung gehenden Linien verlaufen vertikal innerhalb der Zeichenebene, und die in x-Richtung gehenden Linien verlaufen innerhalb der Zeichenebene schräg im Winkel von 45° nach links abfallend. Dies ist durch das kleine Pfeilbild in 2B verdeutlicht und gilt gleichermaßen auch für die folgenden Figuren.
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Die 3 zeigt in perspektivischer Darstellung ein Beispiel, wie die Komponenten der in 1 gezeigten Speichermatrix in vorteilhafter Weise räumlich angeordnet werden können, wenn für die Auswahltransistoren T eine Struktur verwendet wird, wie sie in den Figuren 2A und 2B veranschaulicht ist. Wie in 3 zu erkennen ist, sind die Transistoren entlang streifenförmiger ”aktiver” Halbleiterbereiche 21 auf dem Substrat 11 gebildet, wobei diese aktiven Bereiche die in 2A gezeigten dotierten Schichten 12, 13 mit den Nuten 14 enthalten. Die Bitleitungen BL sind in einer Ebene oberhalb der Transistorstreifen 21 integriert, und die Speicherzellen C sind in einer ”Zellenschicht” in einer Ebene oberhalb der Bitleitungsebene integriert. Der Raum zwischen den Ebenen ist mit Isoliermaterial ausgefüllt. Um das Bild übersichtlich zu halten, ist dieses Isoliermaterial in 3 nicht dargestellt und die Speicherzellen C sind nur schematisch durch Kondensator-Schaltsymbole dargestellt. Die vertikalen Kontaktstrecken zwischen den Hauptanschlüssen der Transistoren und den zugeordneten Bitleitungen BL und Speicherzellen C, also die leitenden Durchführungen durch das Isoliermaterial, sind vereinfacht durch dicke vertikale Linien symbolisiert.
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Gemäß der 3 verlaufen die aktiven Streifen 21 nicht in y-Richtung parallel zu den Bitleitungen BL sondern in einer Richtung ”s”, die in einem Winkel α schräg zur x-Richtung verläuft, wie mit dem kleinen Pfeilbild in 3 verdeutlicht. Dies erleichtert die Integration der von den Transistoren zu den Speicherzellen C führenden vertikalen Kontaktstrecken im Raum zwischen den Bitleitungen BL. Die aktiven Streifen 21 sind voneinander elektrisch getrennt durch tiefe Gräben 22, die bis zum Substrat 11 reichen und mit Isoliermaterial gefüllt sind. Diese Isolierung genügt zur Entkopplung der in Zeilenrichtung (x-Richtung) benachbarten Auswahltransistoren. Zwischen den benachbarten Auswahltransistoren innerhalb des jeweils selben Streifens 21 bedarf es jedoch einer besseren Entkopplung, sofern sie verschiedenen Bitleitungen BL zugeordnet sind. Aus diesem Grund ist es vorteilhaft und auch bekannt, diese Entkopplung innerhalb der Streifen durch zwischengeschaltete Feldeffektkanäle zu implementieren, die durch ein geeignetes Gatepotential permanent im gesperrten Zustand gehalten werden. Diese ”Isolationskanäle” sind genau so geformt wie die Kanäle der Auswahltransistoren. Sie sind gebildet durch Nuten im aktiven Streifen und darin vergrabene ”Isolationsleitungen” IL als Gate. Die Isolationsleitungen IL sind wie die Wortleitungen WL ausgebildet und verlaufen parallel zu diesen in x-Richtung. Sie sind in 3 schattig gezeichnet.
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Die 3 zeigt eine Anordnung, in welcher sich zwischen allen benachbarten Auswahltransistoren des jeweils selben Streifens 21 ein Isolationskanal mit einer eingebetteten Isolationsleitung IL befindet. Das heißt auch, dass zwischen allen benachbarten Wortleitungen WL jeweils eine Isolationsleitung IL vorgesehen ist. Wenn ein Speicherblock insgesamt n Zeilen und somit n Wortleitungen umfasst, dann müssen bei dieser Anordnung n – 1 Isolationsleitungen vorhanden sein, also insgesamt 2n – 1 parallele Leitungen und n Transistorkanäle in Serie nebeneinander entlang den Streifen 21.
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Die 4 zeigt in ähnlicher perspektivischer Darstellung wie 3 eine Anordnung, in welcher sich jeweils zwei benachbarte Auswahltransistoren im selben Streifen 21 einen gemeinsamen Hauptanschluss teilen, und zwar den Bitleitungsanschluss. Die beiden Transistoren eines jeden solchen Paares sind dementsprechend spiegelbildlich zueinander angeschlossen, wobei die Hauptanschlüsse für die Speicherzellen C voneinander abgewandt liegen. Ein Isolationskanal braucht nur zwischen benachbarten Transistorpaaren vorgesehen zu werden, und demnach braucht eine Isolationsleitung IL nur zwischen benachbarten Wortleitungspaaren vorgesehen zu werden. Dies vermindert die Anzahl der Isolationsleitungen in einem n-zeiligen Speicherblock auf n/2 – 1.
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Die 4 zeigt am vorderen Ende die Ausbildung eines in y-Richtung verlaufenden Randes 25, wo ein Bereich MAT endet, der durch eine Matrix aus Speicherzellen, Bitleitungen und Wortleitungen ausgefüllt ist.
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Die 5 zeigt die Ansicht eines vertikalen Schnittes in s-Richtung entlang der Mittellinie eines der aktiven Streifen 21, und zwar speziell desjenigen Streifens, der in 4 mit 21* bezeichnet ist. Von diesem Schnitt werden alle Wortleitungen WL1 bis WL4 und alle Isolationsleitungen IL erfasst, sowie die Auswahltransistoren T11, T22, T32 und T43 für die Speicherzellen C11 (erste Zeile, erste Spalte), C22 (zweite Zeile, zweite Spalte), C32 (dritte Zeile, zweite Spalte) und C43 (vierte Zeile, dritte Spalte). Schräg durchschnitten werden die Bitleitungen BL1, BL2 und BL3. Im Schnittbild erscheinen ferner die vertikalen Kontaktstrecken BC zwischen den Auswahltransistoren und den Bitleitungen BL (Bitleitungskontakte) und die vertikalen Kontaktstrecken CC zwischen den Auswahltransistoren und den Speicherzellen C (Zellenkontakte).
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Die Speicherzellen C sind als Kondensatoren so ausgebildet, dass sie sich überwiegend in z-Richtung erstrecken, um gleichzeitig einen hohen Kapazitätswert und eine hohe horizontale Packungsdichte zu erhalten. Die von den Auswahltransistoren T abgewandten und mit dem gemeinsamen Referenzpotential REF verbundenen Seiten der Kondensatoren C werden durch eine gemeinsame leitende Platte 30 gebildet. Die andere Seite jedes Kondensators C ist ein rohrförmiges Gebilde 31 aus leitendem Material, dessen eines Ende den zugeordneten Zellenkontakt CC kontaktiert und dessen anderes Ende in eine passend ausgebildete Ringnut in der Platte 30 greift. Ein Zwischenraum zwischen dem rohrförmigen Gebilde 31 und den Wänden der Ringnut ist mit einem Isoliermaterial gefüllt, welches das Dielektrikum des Kondensators bildet. Die Dimensionen dieser Kondensatorstruktur sind nicht maßstäblich gezeichnet. In der Praxis sind die Kondesator-Rohre 31 in z-Richtung wesentlich länger als dargestellt, so dass die Platte 30 und somit die gesamte Zellenschicht eine beträchtliche Dicke hat.
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Mit der vorliegenden Erfindung werden Wege gewiesen, wie eine Segmentierung der vergrabenen Wortleitungen WL erfolgen kann und dabei die Wortleitungen und die Isolationsleitungen IL an ihre jeweils zugeordneten Potentialquellen angeschlossen werden können.
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Zunächst sei der Fall beschrieben, dass für die einzelnen Wortleitungs-Segmente einer jeden Matrixzeile des Speicherblockes individuelle Treiber vorgesehen sind, um das elektrische Potential der betreffenden Segmente umzuschalten zwischen einem Aktivierungspotential (H-Potential), welches die Auswahltransistoren der betreffenden Zeile leitend macht, und einem Deaktivierungspotential (L-Potential), welches die Auswahltransistoren der betreffenden Zeile sperrt. Das Schaltbild eines ”Segmenttreibers” SDR aus einem der Ausführungsbeispiele ist in 6 gezeigt. Die Darstellung ist perspektivisch, um die Richtungen der räumlichen Erstreckung der Treiberkomponenten und der Anschlusskontakte grob zu veranschaulichen. Das kleine Pfeilbild in 6 zeigt die Zuordnung der Orientierung der Linien des Schaltbildes zu den drei oben definierten Raumrichtungen x (Zeilenrichtung), y (Spaltenrichtung) und z (Vertikalrichtung).
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Der aus einem PFET P1 und zwei NFETs N1 und N2 gebildete Treiber SDR belegt eine Integrationsfläche in der xy-Ebene, und seine Anschlusskontakte erstrecken sich in z-Richtung. Ein Schaltungsknoten K ist über den Kanal von P1 mit einem ”Aktivierungskontakt” AC verbunden und über den Kanal von N1 mit einem ”Fußkontakt” FC verbunden. Die Gates von P1 und N1 sind mit einem ”Selektionskontakt” SC verbunden. Die Anordnung der Transistoren P1 und N1 bildet einen Verstärker mit dem Schaltungsknoten K als Verstärker-Ausgang. Dieser Ausgang ist über einen Ausgangskontakt KC mit einer Brückenleitung BR verbunden, die ihrerseits über zwei ”Wortleitungskontakte” WC1 und WC2 mit den Enden zweier benachbarter Wortleitungs-Abschnitte WLA1 und WLA2 verbunden ist, die zu derselben Matrixzeile gehören. Der Verstärkerausgang K ist außerdem über den Kanal von N2 mit dem Fußkontakt FC verbunden. Das Gate von N2 ist mit einem ”Rücksetzkontakt” RC verbunden.
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Im Betrieb wird der Fußkontakt FC auf einem Versorgungspotential gehalten, das dem Deaktivierungspotential (”niedriges” L-Potential) für die Wortleitungen entspricht und beim dargestellten Beispiel negativ gegenüber dem Aktivierungspotential (”hohes” H-Potential) ist. Zum Aktivieren der Wortleitungs-Abschnitte WLA1 und WLA2 wird der Aktivierungskontakt AC auf H-Potential gelegt, der Rücksetzkontakt RC wird auf L-Potential gelegt, und der Selektionskontakt SC wird auf L-Potential gelegt. Hierdurch gehen der Verstärkerausgang K und somit die Wortleitungs-Abschnitte WLA1 und WLA2 auf H-Potential. Zur Deaktivierung der Wortleitungs-Abschnitte wird der Aktivierungskontakt AC auf L-Potential gelegt, der Rücksetzkontakt RC wird auf H-Potential gelegt, und der Selektionskontakt SC wird auf L-Potential gelegt. Hierdurch gehen der Verstärkerausgang K und somit die Wortleitungs-Abschnitte WLA1 und WLA2 auf L-Potential.
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Die Selektionskontakte SC aller Segmenttreiber SDR, die jeweils der selben Zeile zugeordnet sind, sind mit einer der betreffenden Zeile individuell zugeordneten Leiterbahn MWL (Master-Wortleitung) verbunden, die sich Zeilenrichtungen über den gesamten Speicherblock erstreckt und in einer Metallisierungsebene oberhalb der Integrationsebene der Segmenttreiber integriert ist. Die Aktivierungs- und Rücksetzkontakte AC und RC sind mit Leiterbahnen WLACT bzw. WLRES verbunden, die jeweils einer Gruppe von mehreren Zeilen zugeordnet sind (z. B. vier Zeilen). Somit erfolgt über diese Leitungen eine Vorselektion einer Zeilengruppe, während über die Master-Wortleitung MWL die Selektion einer einzelnen Zeile innerhalb der Zeilengruppe erfolgt. Die Master-Wortleitungen MWL sind an einem Längs-Ende des Speicherblockes (also am Ende der Zeilen) mit Master-Treibern verbunden, die ihrerseits durch eine zugeordnete Zeilendecoderstufe abhängig von einigen Bits einer Zeilenadresse selektiert werden.
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Die Leiterbahnen WLACT und WLRES und die Leiterbahn LPOT sind ebenfalls in einer oder mehreren Metallisierungsebenen oberhalb der Integrationsebene der Segmenttreiber SDR integriert. Die Leiterbahnen WLACT und WLRES sind ebenfalls mit Master-Treibern verbunden, die ihrerseits durch eine zugeordnete Zeilendecoderstufe abhängig von anderen Bits der Zeilenadresse selektiert werden. In 6 ist der Beispielsfall veranschaulicht, dass die Leiterbahnen WLACT, WLRES und LPOT innerhalb der Speicherblockes y-Richtung verlaufen, also in Spaltenrichtung quer zu den Zeilen. In diesem Fall treten die besagten Leiterbahnen an einem oder beiden Seitenrändern aus dem Speicherblock heraus und laufen dort in einem Bündel parallel zu den Seitenrändern zum Längs-Ende des Speicherblockes. Alternativ können eine oder zwei oder alle der Leiterbahnen WLACT, WLRES und LPOT innerhalb der Speicherblockes in Zeilenrichtung verlaufen.
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Die 7 zeigt die fragmentierte Ansicht eines Schnittes durch einen Speicherblock in einer längs der Wortleitungs-Abschnitte WLA1 und WLA2 nach 6 laufenden vertikalen Ebene, also in einer xz-Ebene. Gemäß dieser Darstellung gliedert sich die Länge des Speicherblockes in mehrere Abschnitte, die periodisch aufeinander folgen:
Abschnitte, die hier als ”Matrixbereiche” MAT bezeichnet sind, beinhalten jeweils die in den 4 und 5 gezeigte Struktur mit den vergrabenen Wort- und Isolationsleitungen WL und IL, den aktiven Transistorstreifen 21, den Bitleitungen BL und den Speicherzellen C befindet, wobei letztere in der über den Bitleitungen BL liegenden Zellenschicht 30 untergebracht sind. Zwischen den Matrixbereichen MAT befinden sich Abschnitte, die hier als ”Trennbereiche” SEP bezeichnet sind. Bei dem Querschnitt aus einer Ausführungsform, wie in 7 dargestellt, sind die Wortleitungen WL in allen Trennbereichen SEP unterbrochen und bilden getrennte Wortleitungs-Abschnitte WLA, die jeweils um ein Stück Δ beidseitig in alle Trennbereiche SEP hineinreichen.
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Die Darstellung in 7 erstreckt sich über eine Länge, die drei Trennbereiche SEP umfasst. Im mittleren Trennbereich SEP(a) sind die Segmenttreiber SDR integriert, welche jeweils durch die in 6 gezeigte Schaltung implementiert sein können. Die Treiberschaltung SDR selbst ist in 7 vereinfacht als Block dargestellt. Gezeigt sind ferner der vertikale Ausgangskontakt KC, die darüber befindliche Brückenleitung BR, die sich nach beiden Seiten in x-Richtung bis über die Begrenzung der Treiberschaltung SDR erstreckt, und die beiden Wortleitungskontakte WC1 und WC2, die beidseitig des Treibers SDR von der Brückenleitung BR nach unten zu den beiden benachbarten Wortleitungs-Abschnitten WLA1 und WLA2 führen. Die anderen Kontakte FC, SC, AC und RC der in 6 gezeigten Treiberschaltung SDR sind in 7 nicht dargestellt.
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Jeweils zwei Wortleitungs-Abschnitte WLA1 und WLA2, die vom selben Segmenttreiber SDR gesteuert werden, bilden zusammen mit der Brückenleitung BR ein ”Wortleitungs-Segment” WLS, das an den nächstfolgenden Trennbereichen SEP(b) endet. In diesen Trennbereichen SEP(b) befindet sich kein Segmenttreiber. Treiberbelegte Trennbereiche SEP(a) und treiberlose Trennbereiche SEP(b) folgen in x-Richtung abwechselnd aufeinander.
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Die 8 ist die fragmentierte Ansicht eines Schnittes durch den in 7 gezeigten Speicherblock in einer xz-Ebene am Ort einer vergrabenen Isolationsleitung. Die Darstellung in 8 umfasst die selben Matrixbereiche MAT und Trennbereiche SEP wie die Darstellung in 7 und zeigt diese Abschnitte nur in einer dazu versetzten xz-Ebene. Wie in 8 gezeigt, sind auch die Isolationsleitungen in Abschnitte ILA getrennt. Jeder dieser Abschnitte ILA reicht von einem treiberbelegten Trennbereich SEP(a) bis zum nächsten treiberbelegten Trennbereich SEP(a). Ein kontinuierlicher Durchlauf der Isolationsleitungen durch diese Trennbereiche SEP(a) könnte integrationstechnische Probleme bringen, weil die Integrationsleitungen dann in zu dichte Nähe der Segmenttreiber SDR kämen, die sich in den Trennbereichen S22(a) befinden. Wegen dieser Auftrennung der Isolationsleitungen in einzelne Abschnitte ILA ist es erforderlich, für jeden dieser Abschnitte einen eigenen Anschluss zum Anlegen des notwendigen Sperrpotentials vorzusehen.
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Da in den anderen Trennbereichen SEP(b), wo die Wortleitungs-Segmente WLS jeweils enden (vgl. 7), keine Segmenttreiber vorhanden sind, können dort die Isolationsleitungs-Abschnitte ILA durchgezogen werden. An diesem Ort gibt es außerdem genügend Freiheit für einen vertikal nach oben gerichteten Isolationsleitungs-Kontakt ILC, der den Isolationsleitungs-Abschnitt ILA mit einer Leiterbahn ILS verbindet, die das Sperrpotential IPOT für die Isolationsleitungen führt, also das Potential zur permanenten Sperrung der Isolationstransistoren.
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Die 9 zeigt Teile des Speicherblock-Fragmentes, dessen Schnittansichten in 7 und 8 dargestellt sind, in einer perspektivischen Ansicht, wobei die Blickrichtung die gleiche ist wie in 4. Aus Gründen der Übersichtlichkeit sind in den Matrixbereichen MAT nur die Wortleitungen und Isolationsleitungen gezeichnet. Diese Bereiche entsprechen in Wirklichkeit der Darstellung in 4 und sind in x-Richtung im Vergleich zu den Trennbereichen SEP(a) und SEP(b) natürlich wesentlich länger. Nicht gezeigt (aber natürlich dennoch vorhanden) sind die Segmenttreiber-Kontakt FC, AC, RC und die damit verbundenen Leitungen LPOT, WLACT, WLRES (siehe 6).
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In 9 sind die Wortleitungs-Abschnitte WLA, die Isolationsleitungs-Abschnitte ILA, die Segmenttreiber SDR, ihre Wortleitungskontakte WC1, WC2, ihre Ausgangskontakte KC, die Brückenleitungen BR und die zugeordneten Master-Wortleitungen MWL in ihrer körperlichen Form dargestellt, wobei die Segmenttreiber SDR vereinfacht als Blöcke gezeichnet sind und die Master-Wortleitungen MWL nur fragmentarisch dargestellt sind. Die mit den Master-Wortleitungen MWL verbundenen Selektionskontakte SC sind nur als dicke schwarze vertikale Linien gezeichnet. Auch die Aktivierungskontakte AC, die Rücksetzkontakte RC und die Fußkontakte FC der Segmenttreiber sind als dicke schwarze vertikale Linien angedeutet.
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Im gezeigten Fall verlaufen die Brückenleitungen WL als Leiterbahnen in einer Metallisierungsebene M0 (siehe 7), die zwischen der Ebene der Bitleitungen BL und der Ebene der Zellenschicht 30 liegt. Die mit den Isolationsleitungs-Kontakten ILC verbundenen Leiterbahnen ILS sind ebenfalls in der M0-Ebene integriert (siehe auch 8). Diese Leiterbahnen ILS verlaufen innerhalb der Trennbereiche SEP(b) in y-Richtung, also quer zur Zeilenrichtung, und sind an einer oder beiden Seiten des Speicherblockes herausgeführt und dort miteinander und mit einer Master-Isolationsleitung MIL verbunden, die außerhalb des Speicherblockes verläuft und ihrerseits mit der Quelle des Sperrpotentials IPOT verbunden ist.
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Bei dem in den 7 bis 9 gezeigten Ausführungsbeispiel wechseln treiberbelegte Trennbereiche SEP(a) mit treiberlosen Trennbereichen SEP(b) ab. Das heißt, in jedem Trennbereich SEP(a) liegen die Segmenttreiber SDR für alle Matrixzeilen unmittelbar nebeneinander. Eine Alternative hierzu besteht darin, die Segmenttreiber-Paare für benachbarte Zeilenpaare in abwechselnden Trennbereichen anzuordnen, so dass die Wortleitungs-Segmente jeweils paarweise in x-Richtung zueinander versetzt liegen. Eine solche ”verzahnte Wortleitungs-Segmentierung” ist in 10 gezeigt.
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Die Ausführungsform nach 10 unterscheidet sich von der Struktur nach 9 dadurch, dass alle Trennbereiche SEP mit Segmenttreibern SDR belegt sind, wobei in jedem Trennbereich SEP nur eine halb so große Anzahl von Treibern vorhanden ist wie in einem Trennbereich SEP(a) nach 9. Dies erlaubt es, die Segmenttreiber SDR in y-Richtung wesentlich breiter zu machen als im Falle der unverzahnten Wortleitungs-Segmentierung nach 9. Die Selektionskontakte SC der Treiber SDR und die damit verbundenen Master-Wortleitungen MWL sind in 10 in der gleichen Weise gezeichnet wie in 9.
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Bei der Ausführungsform nach 10 enden sowohl die Wortleitungs-Abschnitte WLA wie auch die Isolationsleitungs-Abschnitte ILA jeweils an allen Trennbereichen SEP. Im gezeigten Fall sind die Enden der Isolationsleitungs-Abschnitte ILA an einem Ende jedes Trennbereiches SEP über jeweils einen Isolationsleitungskontakt ILC mit einer Leiterbahn ILS verbunden, die in der M0-Ebene integriert ist und entlang dem Endrand des Trennbereiches SEP in y-Richtung verläuft, also quer zur Zeilenrichtung. Ähnlich wie im Falle der 9 sind die Leiterbahnen ILS an einer oder beiden Seiten des Speicherblockes herausgeführt und dort miteinander und mit einer Master-Isolationsleitung NIL verbunden, die außerhalb des Speicherblockes verläuft und ihrerseits mit der Quelle des Sperrpotentials IPOT verbunden ist. Die x-Positionen der Isolationsleitungs-Kontakte ILC und der Leiterbahnen ILS liegen zwischen den Wortleitungskontakten WC und dem benachbarten Rand 25 des Matrixbereiches MAT.
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Gemäß der 10 sind die Leiterbahnen ILS für das Anschließen der Isolationsleitungs-Abschnitte ILA jeweils nur an einem Rand jedes Trennbereiches SEP verlegt. Dies genügt, um jeden Isolationsleitungs-Abschnitt mit der Master-Isolationsleitung NIL zu verbinden. Stattdessen können solche Leiterbahnen ILS auch an beiden Rändern jedes zweiten Trennbereiches SEP verlegt werden oder, gewünschtenfalls, auch an beiden Rändern jedes Trennbereiches SEP.
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Eine Anordnung, in welcher die quer verlaufenden Leiterbahnen ILS an beiden Rändern jedes Trennbereiches vorgesehen sind, ist in 11 gezeigt. Aus Gründen der Übersichtlichkeit sind in dieser Figur die Kontakte AC, RC und FC der Segmenttreiber SDR nicht gezeichnet. Die beiden Leiterbahnen ILS in jedem Trennbereich SEP sind durch Brücken ILB, die ebenfalls in der M0-Ebene integriert sind miteinander verbunden. Somit genügt es, nur eine von allen Leiterbahnen ILS extern an das Sperrpotential IPOT anzuschließen, wie in 11 gezeigt. Vorteilhafterweise (aber nicht zwingend) ist hierzu ist diejenige Leiterbahn ILS ausgewählt, die sich an einem Ende des Speicherblockes befindet, so dass die Verdrahtung mit der Quelle des Sperrpotentials IPOT keine zusätzlichen Leitungswege entlang der Länge des Speicherblockes erfordert.
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Die vorstehend beschriebenen 9 bis 11 zeigen verschiedene Anschluss-Szenarien für die Isolationsleitungs-Abschnitte ILA, wenn die Wortleitungs-Segmente jeweils durch Segmenttreiber SDR gesteuert werden, die ihrerseits mit Master-Wortleitungen MWL verbunden sind. Alternativ können die Wortleitungs-Segmente aber auch direkt mit den zugeordneten Master-Wortleitungen verbunden sein, die in diesem Fall einen besonders niedrigen ohmschen Widerstand haben sollten (Material sehr guter Leitfähigkeit und/oder große Querschnittsfläche), um ihre RC-Zeitkonstante klein zu halten. Anstelle der Segmenttreiber sind zwischen den Wortleitungs-Segmenten und den Master-Wortleitungen einfache Kontaktstrecken in Form von ”Durchstichen” aus leitendem Material vorgesehen, ähnlich den Steppstichen beim Nähen. So lässt sich diese Technik anschaulich mit dem Ausdruck ”gesteppte Wortleitungen” (stitched wordlines) bezeichnen. Die 12 bis 14 zeigen in ähnlichen perspektivischen Darstellungen wie die 9 bis 11 verschiedene Szenarien für die Segmentierung vergrabener gesteppter Wortleitungen WL in Verbindung mit vergrabenen Isolationsleitungen IL.
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Die Struktur nach 12 entspricht hinsichtlich der Segmentierung der Wortleitungen WL und der Isolationsleitungen IL dem in 8 und 9 gezeigten Beispiel. Das heißt, die Segmentierung der Wortleitungen WL ist ”unverzahnt”. Alle Wortleitungs-Segmente WLS enden in Trennbereichen SEP(b), und alle Isolationsleitungs-Abschnitte ILA sind über diese Bereiche hindurchgezogen und enden in dazwischen liegenden Trennbereichen SEP(a), die mit den Bereichen SEP(b) abwechseln. Anders als im Falle der 9 sind die Wortleitungs-Segmente WLS gemäß 12 nicht in Abschnitte unterteilt sondern über die Trennbereiche SEP(a) durchgezogen und dort (also in der Mitte der Segmente WLS) über vertikale Kontaktstrecken STC (”Steppkontakte”) mit der jeweils zugeordneten Master-Wortleitung MWL verbunden. Diese Steppkontakte STC bestehen beim gezeigten Beispiel jeweils aus drei Teilen: einem mit dem Wortleitungs-Segment WLS verbundenen Grundkontakt ST1, einem durch eine Metallisierung in der M0-Ebene gebildeten Zwischenkontakt ST2 und einem oberen Teil ST3, der vom Zwischenkontakt ST2 zur Master-Wortleitung führt, die durch eine Leiterbahn in der M1-Metallisierungseben gebildet sein kann. Die Isolationsleitungs-Abschnitte ILA sind in den Trennbereichen SEP(b) in der gleichen Weise angeschlossen wie beim Ausführungsbeispiel nach den 7 bis 9.
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Die Struktur nach 13 entspricht hinsichtlich der Segmentierung der Wortleitungen WL und der Isolationsleitungen IL dem in 11 gezeigten Beispiel. Das heißt, die Segmentierung der Wortleitungen WL ist ”verzahnt”. Anders als im Falle der 11 sind die Wortleitungs-Segmente WLS gemäß 13 nicht in Abschnitte unterteilt, sondern jedes Segment WLS reicht durchgehend ohne Unterbrechung von einem Trennbereich SEP bis zum übernächsten Trennbereich SEP und ist innerhalb des dazwischen liegenden Trennbereiches über vertikale Steppkontakte mit der jeweils zugeordneten Master-Wortleitung MWL verbunden. Die Isolationsleitungs-Abschnitte ILA enden an allen Trennbereichen SEP und sind an beiden Enden dieser Bereiche über vertikale Kontakte ILC und quer verlaufende Leiterbahnen ILS in der M0-Ebene miteinander verbunden. Die beiden Leiterbahnen ILS in jedem Trennbereich SEP sind durch Brücken ILB, die ebenfalls in der M0-Ebene integriert sind miteinander verbunden. Somit genügt es, nur eine von allen Leiterbahnen ILS extern an das Sperrpotential IPOT anzuschließen, wie in 13 gezeigt. Vorteilhafterweise (aber nicht zwingend) ist hierzu diejenige Leiterbahn ILS ausgewählt, die sich an einem Ende des Speicherblockes befindet, so dass die Verdrahtung mit der Quelle des Sperrpotentials IPOT keine zusätzlichen Leitungswege entlang der Länge des Speicherblockes erfordert.
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Da bei einem Speicherblock, der mit gesteppten Wortleitungen ausgebildet ist, keine Segmenttreiber in den Trennbereichen vorhanden sind, können die Isolationsleitungs-Abschnitte ILA auch über mehrere aufeinander folgende Trennbereiche durchgezogen werden, so dass weniger quer verlaufende Leiterbahnen ILS erforderlich sind, als in den 12 und 13 gezeigt. Zum Verbinden der Isolationsleitungs-Abschnitte ILA untereinander und mit dem Sperrpotential IPOT kann es dann genügen, die Isolationsleitungs-Kontakte ILC und die quer verlaufenden Leiterbahnen ILS jeweils nur an einer x-Position der durchgezogenen Isolationsleitungs-Abschnitte ILA vorzusehen. Diese Position kann einer der Trennbereiche sein, wo die Isolationsleitungs-Abschnitte ILA enden, oder irgendeiner der dazwischen liegenden Trennbereiche.
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Eine solche, über eine größere Länge gehende ”Durchverdrahtung” der Isolationsleitungs-Abschnitte würde bei Wort- und Isolationsleitungen, die nicht vergraben sind, Probleme bringen, weil sich in solchen Fällen merkliche Koppelkapazitäten zwischen diesen Leitungen untereinander und zwischen diesen Leitungen und den Bitleitungen ergeben. Bei vergrabenen Wortleitungsstrukturen sind diese Koppelkapazitäten deutlich geringer. Somit ist der Anteil der Kopplungen relativ zur Gesamtkapazität der Wortleitungsanordnung so klein, dass eine hoch performante Störungsunterdrückung nicht erforderlich ist. Da die Isolationsleitungen aufgrund der vergrabenen Struktur, insbesondere bei einer Ausbildung nach den 2 bis 5, de facto keinerlei Bitleitungskopplung aufweisen und die Wortleitungskopplung ebenfalls vernachlässigbar ist, kommt es im Betrieb zu keiner wesentlichen dynamischen Störung des Potentials der Isolationsleitungen. Hinzu kommt, dass umgekehrt eine Störung der Wort- und Bitleitungen durch den Betrieb der Isolationsleitungen ausgeschlossen ist, weil das Potential der Isolationsleitungen (Sperrpotential IPOT) statisch ist.
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Wegen dieser Umstände ist es sogar problemlos möglich, die Isolationsleitungen IL im Falle von gesteppten Wortleitungssegmenten über den gesamten Speicherblock ohne Unterbrechung durchzuziehen, wie es als Beispiel in 14 gezeigt ist. Diese Figur zeigt eine Struktur mit verzahnten Wortleitungs-Segmenten, deren Aufteilung und Verbindung mit den Master-Wortleitungen dem Beispiel nach 13 entspricht. Anders als im Falle der 13 sind die Isolationsleitungen IL nicht in Abschnitte unterteilt sondern ohne Unterbrechung über die Länge des Speicherblockes durchgezogen und nur an einer x-Position über vertikale Kontakte ILC mit einer quer verlaufenden Leiterbahn ILS verbunden, die ihrerseits an das Sperrpotential IPOT abgeschlossen ist. Die x-Position der Leiterbahn ILS kann irgendeiner der Trennbereiche SEP sein, in denen Steppkontakte STC für die Wortleitungs-Abschnitte WLA vorgesehen sind. In einer besonderen Ausführungsform befindet sich die Leiterbahn ILS an einem Ende des Speicherblockes, wie in 14 gezeigt, so dass die Verdrahtung mit der Quelle des Sperrpotentials IPOT keine zusätzlichen Leitungswege entlang der Länge des Speicherblockes erfordert. Gewünschtenfalls kann zusätzlich auch am anderen Ende des Speicherblockes eine solche quer verlaufende Leiterbahn vorgesehen werden, ebenfalls mit einer Verbindung zum Sperrpotential IPOT (nicht gezeigt).
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Statt der in den 2 bis 5 dargestellten Vergrabungsstruktur mit ”tiefgezogenen Horizontaltransistoren” können auch andere Vergrabungsstrukturen benutzt werden, z. B. die oben erwähnte Struktur mit Vertikaltransistoren. Es kann auch eine Anordnung benutzt werden, in welche zwischen allen benachbarten Wortleitungen jeweils eine Isolationsleitung vorgesehen ist, wie oben anhand der 3 beschrieben.
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Falls Segmenttreiber verwendet werden, können sie auch anders ausgebildet sein als es oben anhand des Schaltbildes nach 6 beschrieben wurde. In jedem Fall wird aber zumindest ein Anschluss jedes Treibers über eine vertikale Kontaktstrecke mit einer Leiterbahn eines Bündels verbunden werden müssen, das in Zeilenrichtung verläuft und somit in einer anderen Integrationsebene liegen muss als die quer verlaufenden Leiterbahnen zur Verbindung der Isolationsleitungen.
