JPS5880189A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5880189A JPS5880189A JP56177478A JP17747881A JPS5880189A JP S5880189 A JPS5880189 A JP S5880189A JP 56177478 A JP56177478 A JP 56177478A JP 17747881 A JP17747881 A JP 17747881A JP S5880189 A JPS5880189 A JP S5880189A
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（１）０発明の技術分野
本発明社デコーダへの配線数を減らした半導体記憶装置
のセンス増幅器選択回路に関する。 （２）、技術の背景 半導体記憶装置の高集積回路化に伴い、その集積回路基
板面積の有効利用化が推進されている、このような趨勢
からＭＯ８ダイナ２ツクメモリにおいては１個のデコー
ダによって１個りセンス増幅ａｔ選択する技法を改めて
、１個のデコーダで２個のセンス増幅器を選択する方式
が実用化されている。 しかしながら、後者の方式においてもデコーダへの配線
数が多く、デコーダまでの配線距離が長くなれになるほ
ど、それらに起因するデメリフトが顕在化する傾向にあ
る。 （２）、従来技術と間一点 従来のセンス増幅器選択回路として第１図及び第２８＠
に示す如きものがある。第１ＷＩＡは集積１路基板上の
センス増幅器選択回路のレイアウトを示す−で、その詳
細な回路図は第２図に示されている。第１図レイアウト
に付されている参照番号は嬉２図に付されているものと
同じ構成要素に付されている。但し、第１図にはセンス
増幅器が２つ多く示されておシ、これらには・、櫨が付
されている。そして、これらのセンス増幅器・、ｄには
それぞれビット線ＢＬ３ム。 ＢＬ３ｍ、ＷＬ４ム、１Ｌ４Ｂが接続されておシ、ＷＬ
、Ｗ′Ｌ はワード線であシ、ワードＩＩＩＷＬ、Ｗ
Ｌと各ビットートのＩＭＩＩＫＩ）シンジスタセルが接
続さ。 れている。 第２＠の回路においてセンス増幅＠ ａ ＃ ｂ を選
択して対応するビット＠ＩＩＬＩム 若しくはＷＬ２ム
、ＢＬ１Ｂ若しくはＢＬＺＢ上の信号ｔデータ１ｉＤＢ
、Ｔ１１に出力させるべく、ゲート素子・及びｆのいづ
れか一方並びにゲート素子ｇ及びｈＯいづれか一方を選
択的に動作させるように構成されている。そのゲート素
子の選択的動作のためには、各デコーダまで共通に配線
される、同じ信・号を供給するコラム選択可能表示線Ｃ
ｆ１Ｏ、ＣＤＩがデコーダ１０両側に重複して設はカけ
れば、その所期の目的を達成することができないもので
ある。 このように、配線が多いことはこれに費やされる基板面
積がそれだけ大きくなり、集積密度の向上を阻書する原
因となるばかりでなく、その長い配ｆｌＫ生ずる静電容
量が比較的に大きく、これがため大きな駆動容量が必要
となシ、従ってその回路も大型化せざるを得逢いし、セ
ンス増幅器の選択速度の高速化に障害となる。 （２）０発明の目的 本発明は上述のような従来回路の欠点に鑑みて創案され
たもので、その目的はデコーダへの配線数を減少させ、
配−数の多いことから生ずる各種不都合な点の解渋を図
った半導体記憶装置のセン、ス増幅器選択回路を提供す
ることにある。 （２）０発＠ｔ）ｆｒｉｌｌ成 この目的紘選択して動作され九デコーダによｐこＯデコ
ー、ダヘ接続される、相補アドレス信号ｔ−伝播して来
るアドレス−の該信号をデコーダの出力端に通過させ、
その出力端側にあるゲート素子のゲート入力へ上記出力
端１＊続すると共に上記出力端からみてセンス増幅ｆＦ
の反対側にあるゲート素子のゲート入力への上記出力端
の接続ｔセンス増幅器間を介してなすことによ〕達成さ
れる。 （転 発＠１）＠成 以下、添付図＠を参照し壜がら本発明の詳細な説明する
。 第５ＳＦｉ本発明の半導体記憶装置のセンス増幅器選択
ｖｕｓｏ＊略的なレイアクトを示す平面図で、■、■、
＠、■Ｆｉ竜ンス増幅器を示し、七ンス増幅器■Ｏ左右
にビット１ｉＢＬ１ム、ＩＩＬＩＢが、センス増幅器０
０左右にビット１ｌＢＬ２ム。 ＢＬ２Ｂが、センス増幅器■の左右にビット線１１Ｌ３
ム、ＢＬ３ｍが、そしてセンス増−器■ノ左右にビット
ＩＩＩＢＬ４Ａ、ＢＬ４Ｂがそれぞれ接続されている。 １０．１１はデコーダで、これらに（これらの線の参照
文字は即、アドレス管も表わす・。）並びにアドレスＡ
。で選択されるコラム選択許容信号＠ ＣＤ Ｑ及びア
ドレスＡ０で選択されるコラム選択許容信号＊ｃｎｔ
が接続されている。 そして線１２．１３．１４，１５紘第３図にオイテハ、
これらの線がそれぞれセンス増幅器間に配置されて以下
に述べるようにビット線１１ＬＩム、ＢＬ２Ｂ、ＷＬ３
ム、ＢＬ４ｍ 上の信号をデータ１ＭＤＢ′５１紘ＤＩ
上へ転送する転送ゲートに接続する九めの信号線である
ことを強調するために図式的に示した。即ち、デコーダ
ｌ０Ｃ１図に関して右側にある出力端に出方される信号
がビット−ＢＩ、ＩＢ上の信号をデータＱＤＢ上へ転送
させると同時に、センス増幅器のとセンス増−器■との
間に配置された１１１８を経て伝播されてビット１ｌＢ
Ｌｉム上の信号をデータ１ｋＤＢ−上へ転送させ、また
、デコーダ１００図に関して左側にある出力端に出力さ
れる信号がビット＠ＢＬ２ム 上の信号をデータｇＤＢ
上へ転送させると同時に、センス増ＳＳ■とセンス増幅
器０との間に配置されたｌ１ｌ１３を経て伝播されてビ
ット１ｌｌＬ３Ｂ上の信号をデータ＠）ＤＩ上へ転送さ
せることを表わしている。 これと同様に、デコーダ１１ｏための纏１４．１５も同
様に配置されてお、９、＠１４は１１２に対応し、１１
１５は１１３に対応するものであるからその＠成約意味
もセンス増Ｓ器■。 のがセンス増幅器■、■に羨わ〉、ビット１１１ＬＩＡ
、ＢＬｌｌｌがそれぞれビット−ＢＬ３ム。 １１Ｌ３Ｂに変わシ、ビット＠ＢＬ２ム、ＢＬ２Ｂ鱒ｌ
それぞれビット＠ｌＬ４人、１Ｌ４Ｂ＆ｃ賓わるという
□ こと
のセンス増幅器選択回路に関する。 （２）、技術の背景 半導体記憶装置の高集積回路化に伴い、その集積回路基
板面積の有効利用化が推進されている、このような趨勢
からＭＯ８ダイナ２ツクメモリにおいては１個のデコー
ダによって１個りセンス増幅ａｔ選択する技法を改めて
、１個のデコーダで２個のセンス増幅器を選択する方式
が実用化されている。 しかしながら、後者の方式においてもデコーダへの配線
数が多く、デコーダまでの配線距離が長くなれになるほ
ど、それらに起因するデメリフトが顕在化する傾向にあ
る。 （２）、従来技術と間一点 従来のセンス増幅器選択回路として第１図及び第２８＠
に示す如きものがある。第１ＷＩＡは集積１路基板上の
センス増幅器選択回路のレイアウトを示す−で、その詳
細な回路図は第２図に示されている。第１図レイアウト
に付されている参照番号は嬉２図に付されているものと
同じ構成要素に付されている。但し、第１図にはセンス
増幅器が２つ多く示されておシ、これらには・、櫨が付
されている。そして、これらのセンス増幅器・、ｄには
それぞれビット線ＢＬ３ム。 ＢＬ３ｍ、ＷＬ４ム、１Ｌ４Ｂが接続されておシ、ＷＬ
、Ｗ′Ｌ はワード線であシ、ワードＩＩＩＷＬ、Ｗ
Ｌと各ビットートのＩＭＩＩＫＩ）シンジスタセルが接
続さ。 れている。 第２＠の回路においてセンス増幅＠ ａ ＃ ｂ を選
択して対応するビット＠ＩＩＬＩム 若しくはＷＬ２ム
、ＢＬ１Ｂ若しくはＢＬＺＢ上の信号ｔデータ１ｉＤＢ
、Ｔ１１に出力させるべく、ゲート素子・及びｆのいづ
れか一方並びにゲート素子ｇ及びｈＯいづれか一方を選
択的に動作させるように構成されている。そのゲート素
子の選択的動作のためには、各デコーダまで共通に配線
される、同じ信・号を供給するコラム選択可能表示線Ｃ
ｆ１Ｏ、ＣＤＩがデコーダ１０両側に重複して設はカけ
れば、その所期の目的を達成することができないもので
ある。 このように、配線が多いことはこれに費やされる基板面
積がそれだけ大きくなり、集積密度の向上を阻書する原
因となるばかりでなく、その長い配ｆｌＫ生ずる静電容
量が比較的に大きく、これがため大きな駆動容量が必要
となシ、従ってその回路も大型化せざるを得逢いし、セ
ンス増幅器の選択速度の高速化に障害となる。 （２）０発明の目的 本発明は上述のような従来回路の欠点に鑑みて創案され
たもので、その目的はデコーダへの配線数を減少させ、
配−数の多いことから生ずる各種不都合な点の解渋を図
った半導体記憶装置のセン、ス増幅器選択回路を提供す
ることにある。 （２）０発＠ｔ）ｆｒｉｌｌ成 この目的紘選択して動作され九デコーダによｐこＯデコ
ー、ダヘ接続される、相補アドレス信号ｔ−伝播して来
るアドレス−の該信号をデコーダの出力端に通過させ、
その出力端側にあるゲート素子のゲート入力へ上記出力
端１＊続すると共に上記出力端からみてセンス増幅ｆＦ
の反対側にあるゲート素子のゲート入力への上記出力端
の接続ｔセンス増幅器間を介してなすことによ〕達成さ
れる。 （転 発＠１）＠成 以下、添付図＠を参照し壜がら本発明の詳細な説明する
。 第５ＳＦｉ本発明の半導体記憶装置のセンス増幅器選択
ｖｕｓｏ＊略的なレイアクトを示す平面図で、■、■、
＠、■Ｆｉ竜ンス増幅器を示し、七ンス増幅器■Ｏ左右
にビット１ｉＢＬ１ム、ＩＩＬＩＢが、センス増幅器０
０左右にビット１ｌＢＬ２ム。 ＢＬ２Ｂが、センス増幅器■の左右にビット線１１Ｌ３
ム、ＢＬ３ｍが、そしてセンス増−器■ノ左右にビット
ＩＩＩＢＬ４Ａ、ＢＬ４Ｂがそれぞれ接続されている。 １０．１１はデコーダで、これらに（これらの線の参照
文字は即、アドレス管も表わす・。）並びにアドレスＡ
。で選択されるコラム選択許容信号＠ ＣＤ Ｑ及びア
ドレスＡ０で選択されるコラム選択許容信号＊ｃｎｔ
が接続されている。 そして線１２．１３．１４，１５紘第３図にオイテハ、
これらの線がそれぞれセンス増幅器間に配置されて以下
に述べるようにビット線１１ＬＩム、ＢＬ２Ｂ、ＷＬ３
ム、ＢＬ４ｍ 上の信号をデータ１ＭＤＢ′５１紘ＤＩ
上へ転送する転送ゲートに接続する九めの信号線である
ことを強調するために図式的に示した。即ち、デコーダ
ｌ０Ｃ１図に関して右側にある出力端に出方される信号
がビット−ＢＩ、ＩＢ上の信号をデータＱＤＢ上へ転送
させると同時に、センス増幅器のとセンス増−器■との
間に配置された１１１８を経て伝播されてビット１ｌＢ
Ｌｉム上の信号をデータ１ｋＤＢ−上へ転送させ、また
、デコーダ１００図に関して左側にある出力端に出力さ
れる信号がビット＠ＢＬ２ム 上の信号をデータｇＤＢ
上へ転送させると同時に、センス増ＳＳ■とセンス増幅
器０との間に配置されたｌ１ｌ１３を経て伝播されてビ
ット１ｌｌＬ３Ｂ上の信号をデータ＠）ＤＩ上へ転送さ
せることを表わしている。 これと同様に、デコーダ１１ｏための纏１４．１５も同
様に配置されてお、９、＠１４は１１２に対応し、１１
１５は１１３に対応するものであるからその＠成約意味
もセンス増Ｓ器■。 のがセンス増幅器■、■に羨わ〉、ビット１１１ＬＩＡ
、ＢＬｌｌｌがそれぞれビット−ＢＬ３ム。 １１Ｌ３Ｂに変わシ、ビット＠ＢＬ２ム、ＢＬ２Ｂ鱒ｌ
それぞれビット＠ｌＬ４人、１Ｌ４Ｂ＆ｃ賓わるという
□ こと
【Ｉｋいて全く同じである。
なおｗＬ、 ｗ′Ｌはワード縁であシ、ワードＶ町とビ
ット１ｉｌＬ１ム、ＢＩ、２Ａ、ＢＬ３ム、ＢＬ、４ム
との、ＩＩＬ３Ｂ、ＢＬ４１１とＯ間Ｋｌ）ランジスタ
セルが接続されている。ワード縁ＷＬ、ＷＬが選択され
て附勢されるか否か紘ローデコーダの出力によって決ま
る。 第゛３図の図式図【具体的な回路で表わし九のが第７４
図である。従って、＃１３図の各部を参照する文字は同
一部分會参熊する限度において、第３１と同−文字上付
してその説明を省略する。 そして、第３図が図式的であるが故に、敢えてその詳細
な説明１省い大部分を以下に説明する。 デコーダ１０はデコーダ部１６とクランプ部１７．１Ｂ
とから成り、デコーダ部１６の出力信号を上記両クラン
プ部へ伝達するトランジスタ１９．２０へそれぞれコラ
ム選択許容信号線ＣＤＯ，ＣＤＩがＢＩ続されている。 コラム選択許容信号線ＣＤＩが選択されると出力ＣＬＩ
はこれに半導体基板上で隣接するゲート素子２１のゲー
ト制御入力へ接続されると′ 共に半導体基板上に形成
されるセンス増幅器■とこれと隣り合う増幅器Ｃとの間
を通ってゲート素子ス】とはデコーダｌ０ＫＩＩＩして
反対１１１に設けられるゲート素子２２０ゲート制御入
力へ−１２を経て接続されている。 を九、コラム選択許容信号１１ｃＤＯが選択されると出
力ＣＬＯはこれに半導体基板上で＊＊するゲート素°子
２３のゲート制御入力へ接続されると共に半導体基板上
に形成されるセンス増ｍｕＯとこれと隣合うセンス増幅
器０とＯ閣を通ってゲート素子２３とはデコーダｌＯに
関して反対側に設けられるゲート素子２４のゲート制御
入力へ＠１３’ｉ経て接続されている。 上述し九構成になる本発明回路の動作を説明する。 デコーダ１０のデコーダ部１６から高レベルの信号が発
生するようにコラムアドレス信号が供給され友、つま〕
デコーダ１０が選択されたとき、同時にアドレス八。で
選択されたコラム選択許容信号線ＣＤＩが高レベルに切
換えられたとすると、り２ンブ部１８０ノードＮ１が＠
Ｌ″となシ、トランジスタ２５はオフとなるため出力Ｃ
ＬＩに高レベルの信号が発生ずる。−これによタセ、ン
ス増執器■が選択される、つ′ｔｐゲート素子２１．２
２が動作される。この時刻に、ビット線ＢＬ−ＩＡ、Ｉ
ＩＬＩＢに出力信号を発生させるべく対応するワード縁
及びセンス増幅器■の動作が完了していると、ビット＠
ａｔ、ｔａｏ（ｆｒ号はゲート素子２２′を経てデータ
バスｉ１ｉ！ＤＢへ転送されると共にピッ）ＩｉＢＬｌ
ｌｌ の信号はゲート素子２１を経てデータバス１ｌ
ＤＢへ転送される。 上述のようにデコーダｌＯが選択された状態においてア
ドレス八〇で選択されたコラム選択許容信号！ＩｃＤＯ
に高レベルの信号を送って来た（これａｍＩＣＤＯ上の
信号Ａ。が高レベルのときにはそＯ相補信号を伝播させ
て来る１ＩＣＤＩ上の信号Ａｏは低レベルにある）とす
ると、今度ハ、クランプ部１１０ノードＮ２が１Ｌ”と
なりトランジスタ２６がオフとなるため出力ＣＬＯに高
レベルの信号音発生する。これによ）、センス増幅器０
が選択される、つ壕）ゲート素子２３．２４が動作され
る。この時刻に、ビット＠ＢＬ２ｉ、ＢＬ２１１に出力
信号を発生すべくワード−及びセンス増幅器のの動作が
完了していると、ピッ）ｌｌＩＩＬ２ムの信号がゲート
素子２３１−経てデータバス＠Ｄｌｌへ転送されると共
にピッ）１ｉＢＬ２Ｂの信号がゲート素子２４ｔ−経て
データバス＠ＤＩへ転送される。 このようにして、ゲート素子２１．２２．２３．２４を
選択するのに従来４本のコラム選択許容信号ＩＩｌを必
要としていたのが２本のコラム選択許容信号＠（ｐ□、
ＣＤＩで足シるビとになる。このような配線の削減は配
−によって占有されてい九基板面積の縮小とな〕、ひい
ては集積密度の向上を促す。また、上述のような配線長
の減少は配ａｔ経て伝播される電気信号に作用１及ばず
静電容量の大幅な低減をも九らすから、その配ＩＩｔ駆
動する回路を簡略化しうる。 上記実施例においては、１つのデコーダｌＯで２個のセ
ンス増幅器の、■會遺択可能状態にしてＣＤＯ又はＣＤ
Ｉの信号によってビット線ＢＬＩム又はＢＬＱｋ上のビ
ット信号をデータバス１ｉＤＢ上に転送させると同時に
ピッ）ｉｌＢＬＩＢ又ｄＢＬ２Ｂ上のビット信号音デー
タバスＱＤＢ上に転送させる場合について説明したが、
データ゛バス線及びこれとビット線に接続されるフート
素子を増設してそのゲート素子を単一のデコーダ出力で
動作させてよシ多くのピッ）を−斉に胱出す多ビツト構
成にすることも出来る。 （７）９発明の効果 以上喪するに、本発明によれば、次のような効果が得ら
れる。 ■ 配線数を削減し、その余剰領域を他の素子形成等に
振り向は得るから集積密度を向上させ得る。 ■ 配線に寄生して生ずる静電容量を減少させ −るこ
とが出来る。 ■ 従ってデコーダの選択のための駆動回路を小容量化
し得る等である。
ット１ｉｌＬ１ム、ＢＩ、２Ａ、ＢＬ３ム、ＢＬ、４ム
との、ＩＩＬ３Ｂ、ＢＬ４１１とＯ間Ｋｌ）ランジスタ
セルが接続されている。ワード縁ＷＬ、ＷＬが選択され
て附勢されるか否か紘ローデコーダの出力によって決ま
る。 第゛３図の図式図【具体的な回路で表わし九のが第７４
図である。従って、＃１３図の各部を参照する文字は同
一部分會参熊する限度において、第３１と同−文字上付
してその説明を省略する。 そして、第３図が図式的であるが故に、敢えてその詳細
な説明１省い大部分を以下に説明する。 デコーダ１０はデコーダ部１６とクランプ部１７．１Ｂ
とから成り、デコーダ部１６の出力信号を上記両クラン
プ部へ伝達するトランジスタ１９．２０へそれぞれコラ
ム選択許容信号線ＣＤＯ，ＣＤＩがＢＩ続されている。 コラム選択許容信号線ＣＤＩが選択されると出力ＣＬＩ
はこれに半導体基板上で隣接するゲート素子２１のゲー
ト制御入力へ接続されると′ 共に半導体基板上に形成
されるセンス増幅器■とこれと隣り合う増幅器Ｃとの間
を通ってゲート素子ス】とはデコーダｌ０ＫＩＩＩして
反対１１１に設けられるゲート素子２２０ゲート制御入
力へ−１２を経て接続されている。 を九、コラム選択許容信号１１ｃＤＯが選択されると出
力ＣＬＯはこれに半導体基板上で＊＊するゲート素°子
２３のゲート制御入力へ接続されると共に半導体基板上
に形成されるセンス増ｍｕＯとこれと隣合うセンス増幅
器０とＯ閣を通ってゲート素子２３とはデコーダｌＯに
関して反対側に設けられるゲート素子２４のゲート制御
入力へ＠１３’ｉ経て接続されている。 上述し九構成になる本発明回路の動作を説明する。 デコーダ１０のデコーダ部１６から高レベルの信号が発
生するようにコラムアドレス信号が供給され友、つま〕
デコーダ１０が選択されたとき、同時にアドレス八。で
選択されたコラム選択許容信号線ＣＤＩが高レベルに切
換えられたとすると、り２ンブ部１８０ノードＮ１が＠
Ｌ″となシ、トランジスタ２５はオフとなるため出力Ｃ
ＬＩに高レベルの信号が発生ずる。−これによタセ、ン
ス増執器■が選択される、つ′ｔｐゲート素子２１．２
２が動作される。この時刻に、ビット線ＢＬ−ＩＡ、Ｉ
ＩＬＩＢに出力信号を発生させるべく対応するワード縁
及びセンス増幅器■の動作が完了していると、ビット＠
ａｔ、ｔａｏ（ｆｒ号はゲート素子２２′を経てデータ
バスｉ１ｉ！ＤＢへ転送されると共にピッ）ＩｉＢＬｌ
ｌｌ の信号はゲート素子２１を経てデータバス１ｌ
ＤＢへ転送される。 上述のようにデコーダｌＯが選択された状態においてア
ドレス八〇で選択されたコラム選択許容信号！ＩｃＤＯ
に高レベルの信号を送って来た（これａｍＩＣＤＯ上の
信号Ａ。が高レベルのときにはそＯ相補信号を伝播させ
て来る１ＩＣＤＩ上の信号Ａｏは低レベルにある）とす
ると、今度ハ、クランプ部１１０ノードＮ２が１Ｌ”と
なりトランジスタ２６がオフとなるため出力ＣＬＯに高
レベルの信号音発生する。これによ）、センス増幅器０
が選択される、つ壕）ゲート素子２３．２４が動作され
る。この時刻に、ビット＠ＢＬ２ｉ、ＢＬ２１１に出力
信号を発生すべくワード−及びセンス増幅器のの動作が
完了していると、ピッ）ｌｌＩＩＬ２ムの信号がゲート
素子２３１−経てデータバス＠Ｄｌｌへ転送されると共
にピッ）１ｉＢＬ２Ｂの信号がゲート素子２４ｔ−経て
データバス＠ＤＩへ転送される。 このようにして、ゲート素子２１．２２．２３．２４を
選択するのに従来４本のコラム選択許容信号ＩＩｌを必
要としていたのが２本のコラム選択許容信号＠（ｐ□、
ＣＤＩで足シるビとになる。このような配線の削減は配
−によって占有されてい九基板面積の縮小とな〕、ひい
ては集積密度の向上を促す。また、上述のような配線長
の減少は配ａｔ経て伝播される電気信号に作用１及ばず
静電容量の大幅な低減をも九らすから、その配ＩＩｔ駆
動する回路を簡略化しうる。 上記実施例においては、１つのデコーダｌＯで２個のセ
ンス増幅器の、■會遺択可能状態にしてＣＤＯ又はＣＤ
Ｉの信号によってビット線ＢＬＩム又はＢＬＱｋ上のビ
ット信号をデータバス１ｉＤＢ上に転送させると同時に
ピッ）ｉｌＢＬＩＢ又ｄＢＬ２Ｂ上のビット信号音デー
タバスＱＤＢ上に転送させる場合について説明したが、
データ゛バス線及びこれとビット線に接続されるフート
素子を増設してそのゲート素子を単一のデコーダ出力で
動作させてよシ多くのピッ）を−斉に胱出す多ビツト構
成にすることも出来る。 （７）９発明の効果 以上喪するに、本発明によれば、次のような効果が得ら
れる。 ■ 配線数を削減し、その余剰領域を他の素子形成等に
振り向は得るから集積密度を向上させ得る。 ■ 配線に寄生して生ずる静電容量を減少させ −るこ
とが出来る。 ■ 従ってデコーダの選択のための駆動回路を小容量化
し得る等である。
第１図は従来のセンス増幅器選択回路のレイアラ）１示
す図、第２図は従来のセンス増幅器選択回路図、第３図
は本発明のセンス増幅器選択回路のレイアウトを示す図
、第４図は本発明のセンス増幅器選択回路１図である。 １ｉＧＫ１０ 、１１はデコーダ、■〜０はセンス増幅
器、ＩＬＩＡ 〜１Ｌ４Ｂはビット１．１６はデコーダ
部、１７．１８はタランプ部、ＣＤＯ、ＣＤＩ紘；ラム
選択許容信号−である。 特許出願人 富士通株式会社
す図、第２図は従来のセンス増幅器選択回路図、第３図
は本発明のセンス増幅器選択回路のレイアウトを示す図
、第４図は本発明のセンス増幅器選択回路１図である。 １ｉＧＫ１０ 、１１はデコーダ、■〜０はセンス増幅
器、ＩＬＩＡ 〜１Ｌ４Ｂはビット１．１６はデコーダ
部、１７．１８はタランプ部、ＣＤＯ、ＣＤＩ紘；ラム
選択許容信号−である。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 １）単一のデコ、−ダの２出力によって複数のゲート素
子を選針的に動作させ、各々２本のビット線が接続され
た少なくとも２つのセンス増幅器を選択する半導体記憶
装置のセンス増４Ｉ＆器選択回路において、上記デコー
ダの出力端にレデコーダへ接続されるアドレス線の信号
が選択されて出力され、その出力信号に応答して該出力
信号に対応するセンス増幅器の両ピッ）ｌｉＫ接続され
たゲート素子を動作させるように構成したことを特徴と
する半導体記憶装置のセンス増幅器選択回路。 ２）上記センス増幅ｗｉを半導体基板上に一列に設ける
と共に該センス増幅器を挾んで上記デコーダを設け、同
一センス増幅器の両ビット線に接続されたゲート素子の
うちの上記デコーダの出力端からみて上記センス増幅器
の反対側に設けられたゲート素子のケート制御入力への
上記デコーダの出力端からの配Ｉ！を上記センス増幅器
間に配置して成ることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置のセンス増幅器選択回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177478A JPS5880189A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
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