DE4120248C2

DE4120248C2 - Statische Schreib-/Lesespeichervorrichtung, Dual-Port Schreib-/Lesespeichervorrichtung und Gate-Array-Vorrichtung

Info

Publication number: DE4120248C2
Application number: DE19914120248
Authority: DE
Inventors: Hideshi Maeno
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-06-20
Filing date: 1991-06-19
Publication date: 1994-01-20
Anticipated expiration: 2011-06-20
Also published as: JPH0453263A; DE4120248A1

Description

Die vorliegende Erfindung bezieht sich auf eine statische Schreib-/Lesespeichervorrichtung, eine Dual-Port Schreib-/Lesespeichervorrichtung sowie eine Gate-Array-Vorrichtung.

Obwohl die vorliegende Erfindung allgemein auf eine Speicher zellenschaltung eines Dual-Port-RAM anwendbar ist, wird nach folgend ein Beispiel beschrieben, bei dem die vorliegende Er findung auf einen Dual-Port-RAM angewendet wird, der in einem Gate-Array gebildet ist.

Ein Gate-Array ist als einer der nützlichsten Logik-LSI und zahl reichen nach Kundenwunsch gefertigten LSI bekannt. Gate- Arrays werden zum Bilden von verschiedenen Logikkreisen be nutzt, da das Vorsehen von Verdrahtungen für Basiszellen, wie einem Transistor und einer Diode, nach Kundenwunsch das ein fache, d. h. preiswerte, Erzeugen des gewünschten Logik-LSI erlaubt.

Wenn eine sehr umfangreiche Logikschaltung benötigt wird, sollte allerdings ein Speicher zum zeitweisen Speichern eines vom Gate-Array zu verarbeitenden Signals vorgesehen werden. Es ist dabei nicht wünschenswert, diesen Speicher extern am Gate-Array vorzusehen, da Verzögerungszeiten beim Zugriff er höht werden. Dadurch, daß der Speicher innerhalb des Gate- Array, d. h. auf demselben Chip, gebildet wird, wird ein Hoch geschwindigkeitsbetrieb des Logikkreises erreicht.

In einem Beispiel, bei welchem ein RAM in einem Gate-Array vorgesehen ist, wird der RAM-Kreis durch im Gate-Array vorbe reitete Basiszellen gebildet. Mit anderen Worten, durch Vor sehen von Verdrahtung zu den Basiszellen werden ein Speicher zellenfeld, ein Decoder, ein Leseverstärker usw., die zum Bilden des RAM notwendig sind, gebildet.

Fig. 1 zeigt ein Blockdiagramm eines Gate-Array mit einem Dual-Port-RAM. Wie in Fig. 1 gezeigt, umfaßt das Gate-Array einen Basiszellenbereich 6, der auf einem einzelnen Halblei tersubstrat 4 gebildet ist. Das Gate-Array umfaßt ferner einen Logikkreis 31 und einen Dual-Port-RAM 32, die jeweils im Basiszellenbereich 6 gebildet sind. Der Logikkreis 31 wird durch eine Mehrzahl von Basiszellen gebildet, abhängig vom Benutzerwunsch oder der Anwendung. Ein Dual-Port-RAM 32 wird ebenfalls durch eine Mehrzahl von Basiszellen gebildet. Der Dual-Port-RAM 32 umfaßt zwei Eingabe-/Ausgabeports, und sowohl Daten als auch Steuersignale werden zu und von dem Logikkreis 31 durch die zwei Ports übertragen. Eingabe-Aus gabe-Anschlußflächen sind rund um das Halbleitersubstrat 4 herum angeordnet, und der Logikkreis 31 wird mit anderen Schaltun gen über die Eingangs-Ausgangs-Anschlußflächen 5 verbunden.

Eine Versorgungsspannung V_DD wird über einen Anschluß 33 (oder eine Leitung) bereitgestellt. Zusätzlich wird ein Erd potential GND über einen Anschluß (oder eine Zuleitung) 34 angelegt. Der Logikkreis 31 und der Dual-Port-RAM 32 empfan gen die Versorgungsspannung V_DD und das Erdpotential GND, die von außen angelegt werden. Der Logikkreis 31 erzeugt ver schiedene Steuersignale zum Steuern des Dual-Port-RAM 32 und legt diese Signale an den Dual-Port-RAM 32 an. Es wird be tont, daß der Logikkreis 31 ein Schreibaktivierungssignal zum Steuern einer Schreiboperation des Dual-Port-RAM 32 er zeugt und dieses an den Dual-Port-RAM 32 anlegt.

Fig. 2 ist ein Blockdiagramm des in Fig. 1 gezeigten Dual- Port-RAM 32. Wie in Fig. 2 gezeigt, umfaßt der Dual-Port-RAM 32 ein Speicherzellenfeld 40 mit aus einer Mehrzahl von Basiszellen gebildeten Speicherzellen, einen X-Decoder 41, einen Y-Decoder 42 und einen Leseverstärker/Schreibtreiber 43, die jeweils mit einem Port I verbunden sind; sowie einen X-Decoder 44, einen Y-Decoder 45 und einen Leseverstär ker/Schreibtreiber 46, die jeweils mit einem Port II verbun den sind. Es wird betont, daß jede Schaltung des in Fig. 2 gezeigten Dual-Port-RAM 32 durch Basiszellen des in Fig. 1 gezeigten Basiszellenbereichs 6 gebildet wird.

Fig. 3 zeigt ein Schaltbild einer herkömmlichen Speicherzelle des in Fig. 2 gezeigten Dual-Port-RAM. Die in Fig. 3 gezeigte Schaltung wird zum Beispiel aus einem Artikel von S. G. Bowers mit dem Titel "CMOS DUAL PORT RAM MASTERSLICE", (Proceedings of the 1982 Custom Integrated Circuits Conference, IEEE, 1982, Seiten 311-314) ersichtlich.

Wie in Fig. 3 gezeigt, umfaßt die Speicherzellenschaltung eine durch zwei CMOS-Inverter 1a und 1b sowie vier Gatezu griffs-NMOS-Transistoren 2a, 2b, 2c und 2d gebildete Verrie gelungsschaltung 1. Der Inverter 1a umfaßt einen PMOS-Transi stor 3e und einen NMOS-Transistor 2e. Der Inverter 1b umfaßt einen PMOS-Transistor 3f und einen NMOS-Transistor 2f. Ein Bitleitungspaar BIT1, wird mit dem Port I über die in Fig. 2 gezeigte Leseverstärker/Schreibtreiberschaltung 43 verbunden. Ein Bitleitungspaar BIT2, wird mit dem Port II über die in Fig. 2 gezeigte Leseverstär ker/Schreibtreiberschaltung 46 verbunden. Eine Wortleitung WL1 wird mit dem in Fig. 2 gezeigten X-Decoder 41 verbunden und eine Wortleitung WL2 wird mit dem X-Decoder 44 verbunden.

Nachfolgend wird der Betrieb beschrieben. Wenn ein Zugriff (z. B. Lesen) auf den Dual-Port-RAM 32 durch den Zugriffsport I vorgenommen wird, hebt der X-Decoder 41 die Wortleitung WL1 an, wie in Fig. 4A gezeigt. Die Transistoren 2a und 2b werden als Reaktion auf ein Hochpegel-Wortleitungssignal WL1 einge schaltet, wodurch eine Potentialdifferenz zwischen den Bit leitungen BIT1 und erzeugt wird. Die Potentialdifferenz wird durch die in Fig. 2 gezeigte Leseverstär ker/Schreibtreiberschaltung 43 verstärkt, und dadurch werden Daten auf der Basis des in der Verriegelungsschaltung 1 ge haltenen Signals zwischen die Bitleitungen BIT1 und an gelegt. Die auf die Bitleitungen BIT1 und aufgebrachten Daten werden durch den Port I an die in Fig. 1 gezeigte Lo gikschaltung 31 angelegt.

Wenn ein Zugriff (Lesen) auf den Dual-Port-RAM 32 über den Zugriffsport II vorgenommen wird, hebt der X-Decoder 44 ent sprechend die Wortleitung WL2 an, wie in Fig. 4B gezeigt. Eine Potentialdifferenz auf der Basis des in der Verriege lungsschaltung 1 verriegelten Signals erscheint daher zwi schen den Bitleitungen BIT2 und und wird verstärkt. Die an das Bitleitungspaar BIT2, angelegten Daten werden zur Logikschaltung 31 über den Zugriffsport II übertragen.

Wie oben beschrieben kann ein Zugriff einer Speicherzelle des Dual-Port-RAM durch die zwei Zugriffsports I und II erfolgen. Es wird betont, daß die Speicherzellenschaltung aus zwei PMOS-Transistoren 3e und 3f sowie sechs NMOS-Transistoren 2a, 2b, 2c, 2d, 2e und 2f gebildet ist.

Fig. 5 zeigt eine vereinfachte Anordnung von Basiszellen im Basiszellenbereich 6. Wie in Fig. 5 gezeigt, umfaßt der Ba siszellenbereich 6 einen p-Typ-Diffusionsbereich 7a und einen n-Typ-Diffusionsbereich 7b, die im Halbleitersubstrat gebil det sind. Ein Polysiliziumgate 8a, das auf einem n-Typ-Diffu sionsbereich (nicht gezeigt) zwischen den p-Typ-Diffusionsbe reichen 7a gebildet ist, bildet mit diesen einen p-MOS-Tran sistor. Entsprechend wird ein n-MOS-Transistor gebildet, in dem ein Polysiliziumgate 8b auf einem p-Typ-Diffusionsbereich (nicht gezeigt) zwischen den n-Typ-Diffusionsbereichen gebil det wird.

Fig. 6 ist ein Äquivalenzschaltbild von Ketten der in Fig. 5 gezeigten PMOS-Transistoren und NMOS-Transistoren. Wie aus den Fig. 5 und 6 deutlich wird, ist eine gleiche Anzahl von PMOS-Transistoren und NMOS-Transistoren im Basiszellenbereich 6 gebildet.

Wie bereits erwähnt wurde, ist eine in Fig. 3 gezeigte Speicherzellenschaltung aus den zwei PMOS-Transistoren 3e und 3f sowie den sechs NMOS-Transistoren 2a, 2b, 2c, 2d, 2e und 2f gebildet. Wenn ein Speicherzellenfeld mit der Speicherzel lenschaltung in dem in Fig. 5 gezeigten Basiszellenbereich 6 gebildet wird, wird eine große Zahl von NMOS-Transistoren be nutzt, aber eine große Anzahl von PMOS-Transistoren bleibt unbenutzt. Dies führt zu einem Teil des Basiszellenbereiches 6, der nicht zur Bildung der Schaltung beiträgt, d. h. der p- Typ-Diffusionsbereich 7a, wodurch eine wirkliche Hochintegra tion in dem Gate-Array verhindert wird.

Eine in Fig. 7 gezeigte Schaltung wurde von der Anmelderin zur Lösung dieses Problems vorgeschlagen und ist aus der japani schen Offenlegungsschrift Nr. 60-179992, veröffentlicht am 13.9.1985, ersichtlich.

In Fig. 7 unterscheiden sich die folgenden Teile von der in Fig. 3 gezeigten herkömmlichen Speicherzellenschaltung. Ein PMOS-Transistor 3d ist anstelle des NMOS-Transistors 2d zwi schen dem Eingabe/Ausgabeknoten N1 der Verriegelungsschaltung 1 und der Bitleitung BIT2 verbunden. Zusätzlich ist ein PMOS- Transistor 3c anstelle des NMOS-Transistors 2c zwischen dem Eingabe/Ausgabeknoten N2 und der Bitleitung verbunden. Die Transistoren 3c und 3d sind mit ihren Gates zum Empfangen eines inaktiven Wortleitungssignals WL2 verbunden. Die ande ren Schaltungsbestandteile entsprechen denen in Fig. 3, und daher wird auf eine erneute Beschreibung verzichtet.

Nachfolgend wird der Betrieb beschrieben. Bei einem Zugriff (z. B. Lesen) auf die Speicherzellenschaltung über den ersten Zugriffsport I steigt die Wortleitung WL1 an, wie in Fig. 8A gezeigt, und eine Potentialdifferenz entsprechend in der Ver riegelungsschaltung 1 gespeicherter Daten erscheint zwischen den Bitleitungen BIT1 und , und die Potentialdifferenz wird verstärkt. Der in Fig. 8A beschriebene Betrieb ist mit dem in Fig. 4A herkömmlichen identisch.

Wenn ein Zugriff (Lesen) auf die Speicherzellenschaltung 32 über den zweiten Zugriffsport II vorgenommen wird, fällt das inaktive Wortleitungssignal BL2 ab. Die Transistoren 3c und 3d werden als Reaktion auf das Niedrigpegelsignal WL2 einge schaltet, wodurch eine Potentialdifferenz auf der Basis der in der Verriegelungsschaltung 1 gespeicherten Daten zwischen den Bitleitungen BIT2 und erscheint und verstärkt wird. Wie durch einen Vergleich zwischen den Fig. 8B und 4B gesehen wird, sollte das inaktive Wortleitungssignal WL2 zum Anlegen an die in Fig. 7 gezeigte Speicherzellenschaltung erzeugt werden. Das Signal WL2 wird durch Invertieren eines Logiksi gnals in der Ausgangsstufe des in Fig. 2 gezeigten X-Decoders 44 erzeugt.

Wie in Fig. 7 zu sehen ist, umfaßt die Speicherzellenschal tung vier PMOS-Transistoren 3c, 3d, 3e und 3f sowie vier NMOS-Transistoren 2a, 2b, 2e und 2f. Dieselbe Anzahl von PMOS-Transistoren und NMOS-Transistoren wird zum Bilden einer Speicherzelle benötigt, und daher wird ein etwa gleich großer Flächenbereich zum Bilden der Speicherzellenschaltung im Ba siszellenbereich 6 benötigt, wie in Fig. 5 gezeigt. Hierdurch wird die Fläche eingespart, die nicht zur Bildung der Schal tung beiträgt. Folglich ist der auf dem Basiszellenbereich 6 gebildete Dual-Port-RAM hochintegriert, und eine hohe Inte grationsdichte des Gate-Array wird unterstützt.

Die in Fig. 7 gezeigte Speicherzellenschaltung benutzt aller dings die PMOS-Transistoren 3c und 3d anstelle der herkömmli chen NMOS-Transistoren 2c und 2d, was zu den folgenden Pro blemen führt. In Fig. 9A ist eine Speicherzellenschaltung teilweise gezeigt. Die Fig. 9A zeigt eine Verriegelungsschal tung 1 zum Speichern von Datensignalen, den mit dem Ein gabe/Ausgabeknoten N1 der Verriegelungsschaltung 1 und der Bitleitung BIT2 verbundenen PMOS-Transistor 3d und den zwi schen dem Konten N2 und der Bitleitung verbundenen PMOS- Transistor 3c. Die Verriegelungsschaltung 1 ist zwischen einer Spannungsversorgungsleitung V_DD und einem extern ange legten Erdpotential GND verbunden.

Die Fig. 10 zeigt ein Zeitablaufdiagramm zum Verdeutlichen der beim Schreibbetrieb der in Fig. 9A gezeigten Speicherzel lenschaltung entstehenden Probleme. Bei der folgenden Be schreibung ist ein anfängliches Datensignal DT1 bereits in der Verriegelungsschaltung 1 gespeichert und ein entgegenge setztes Datensignal DT2 soll neu eingeschrieben werden. Durch das in der Verriegelungsschaltung 1 gespeicherte Datensignal DT1 befindet sich das Potential des Knoten N1 auf hohem Niveau, während das Potential des Knotens N2 auf niedrigem Niveau steht. Die Transistoren 2f und 3e sind daher einge schaltet, und die Transistoren 2e und 3f sind ausgeschaltet. Nachdem ein Chipauswahlsignal zu einem Zeitpunkt t1 ab fällt, fällt das Wortleitungssignal ebenfalls (Zeitpunkt t2). Die Transistoren 3c und 3d werden als Reaktion auf das Niedrigniveausignal eingeschaltet. Die Potentialdifferenz auf der Basis des ursprünglich gespeicherten Datensignals DT1 erscheint daher zwischen den Bitleitungen BIT2 und . Zum Zeitpunkt t3 fällt ein extern angelegtes Schreibaktivie rungssignal ab. Die Bitleitungen BIT2 und werden auf einander entgegengesetzten Potentialniveaus gesetzt, als Re aktion auf den Abfall des Signals . Mit anderen Worten, um die den ursprünglich gespeicherten Daten DT1 entgegengesetz ten Daten DT2 einzuschreiben, reagiert der in Fig. 2 gezeigte Leseverstärker/Schreibtreiber 46 auf das einzuschreibende Da tensignal DT2, um jedes Potentialniveau der Bitleitungen BIT2 und zu invertieren. Wenn die Potentiale auf den Bitlei tungen BIT2 und invertiert sind, befinden sich die Potentiale an den Knoten N1 und N2 während des normalen Be triebs in jeweils invertiertem Zustand, aber die Inversion könnte aus nachfolgendem Grund nicht stattfinden. Mit anderen Worten, ein Schreibfehler wird erzeugt.

Das Äquivalenzschaltbild in Fig. 9B zeigt den Schreibbetrieb des in Fig. 9A gezeigten Kreises. Wie oben beschrieben, sind die in Fig. 9A gezeigten Transistoren 2f und 3e als Reaktion auf das ursprünglich gespeicherte Datensignal DT1 eingeschal tet, und die Transistoren 3c und 3d sind als Reaktion auf das Niedrigpegel-Wortleitungssignal eingeschaltet. Unter der Annahme, daß ein NMOS-Transistor und PMOS-Transistor eine identische Kanalbreite aufweisen, besitzt der NMOS-Transistor einen Einschaltwiderstand des Werts R und der PMOS-Transistor einen Einschaltwiderstand, der etwa doppelt so groß ist, d. h. 2R. Der Unterschied in den Einschaltwiderstandswerten wird durch die verschiedene Beweglichkeit von Elektronen und Löchern bewirkt, die Majoritätsträger im NMOS-Transistor bzw. im PMOS-Transistor sind. Der Schaltungszustand, in welchem die Transistoren 2f, 3e, 3c und 3d eingeschaltet sind, ent spricht daher dem in Fig. 9B gezeigten. Wie in Fig. 9B zu se hen, verkörpern die Widerstände 2f′, 3e′, 3c′ und 3d′ die Einschaltwiderstände der Transistoren 2f, 3e, 3c bzw. 3d. Die Bitleitung wird auf hohes Niveau gebracht, und die Bit leitung BIT2 wird auf niedrigen Pegel verbracht, wie oben be schrieben, um die entgegengesetzten Daten DT2 in die Speicherzellen einzuschreiben. Mit anderen Worten, die Bit leitung ist äquivalent mit der Versorgungsspannungslei tung V_DD verbunden, und die Bitleitung BIT2 ist äquivalent mit dem von außen angelegten Erdpotential GND verbunden.

Die Spannungen V_N1 und V_N2 an den Knoten N1 bzw. N2 werden daher durch die folgenden Gleichungen verkörpert.

V_N1 = V_DD/2 (1)

V_N2 = V_DD/3 (2)

In der Praxis ist der Transistor 3f leicht eingeschaltet als Reaktion auf die geänderte Spannung V_N1 und der Transistor 2e ist entsprechend leicht eingeschaltet als Reaktion auf die geänderte Spannung V_N2. Folglich fällt die Spannung V_N1 unter den durch die Gleichung (1) verkörperten Wert, während ande rerseits die Spannung V_N2 über den durch die Gleichung (2) verkörperten Wert ansteigt. Wenn der Spannungswert V_N1 nied riger als die Spannung V_N2 ist (V_N1<V_N2), dann wird der Zu stand der Verriegelungsschaltung 1 invertiert, aber wenn an dererseits V_N1<V_N2, findet eine Inversion des Zustands der Verriegelungsschaltung 1 nicht statt. Dies führt zu Schreib fehlern.

Die Fig. 10 zeigt einen Zustand, in welchem ein Schreibfehler bewirkt wird. Mit anderen Worten, die Potentialdifferenz auf der Basis der zu schreibenden Daten DT2 wird zwischen die Bit leitungen BIT2 und angelegt, aber die Daten DT2 werden nicht erfolgreich eingeschrieben, da die Beziehung zwischen den Spannungen V_N1 und V_N2 in dem durch V_N1<V_N2 zu be schreibenden Zustand gehalten wird. Das bedeutet, daß die Verriegelungsschaltung weiterhin die ursprünglich gespeicher ten Daten DT1 speichert, da der Zustand der Verriegelungs schaltung nicht invertiert wird.

Aus der US 4 409 679 ist eine Speicherschaltung bekannt, deren statische Speicherzellen mit einer Erdleitung verbunden sind, die über eine Potentialsetzschaltung (Spannungsteiler) auf einen vorbestimmten Pegel gesetzt wird. Damit wird der jeweilige Laststrom und somit die Leistungsaufnahme der Vorrichtung vermindert.

Aus IEEE Journal of Solid-State Circuits, Vol. SC-22, Nr. 5, Oktober 1987, Seiten 712 bis 720 sind verschiedene Arten von Dual-Port-Speicherzellen, in NMOS- oder CMOS-Bauweise, bekannt.

Aufgabe der vorliegenden Erfindung ist es, bei einem statischen Schreib/Lesespeicher Schreibfehler zu verhindern.

Die Aufgabe wird durch die statische Schreib-/Lesespeichervorrichtung nach dem Patentanspruch 1, die Dual-Port-Schreib-/Lesespeichervorrichtung nach dem Patentanspruch 6 sowie die Gate- Array-Vorrichtung nach dem Patentanspruch 9 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Während des Betriebs ist die Widerstandsvorrichtung zwischen dem extern angelegten Erdpotential und der virtuellen Erdleitung verbun den, und daher ist es einfach, die betreffenden Potentialbe ziehungen an den ersten und zweiten Eingabe/Ausgabeknoten durch Datensignale zu invertieren, die von den ersten und zweiten Bitleitungen über die ersten und zweiten Schaltele mente angelegt werden. Der Zustand der Datenspeicherschaltung wird leicht als Reaktion auf das zu schreibende Datensignal geändert, und daher kann das fehlerhafte Schreiben von Daten verhindert werden.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockdiagramm mit einem Gate-Array, das einen Dual-Port-RAM aufweist;

Fig. 2 ein Blockdiagramm mit dem in Fig. 1 ge zeigten Dual-Port-RAM;

Fig. 3 ein Schaltbild mit einer herkömmlichen Speicherzelle des in Fig. 2 gezeigten Dual-Port-RAM;

Fig. 4A ein Zeitablaufdiagramm zum Verdeutlichen des Lesevorgangs über den ersten Zu griffsport eines Dual-Port-RAM;

Fig. 4B ein Zeitablaufdiagramm zum Verdeutlichen des Lesevorgangs durch den zweiten Zu griffsport des Dual-Port-RAM;

Fig. 5 eine vereinfachte Anordnung mit Basiszel len in dem in Fig. 1 gezeigten Basiszel lenbereich;

Fig. 6 ein Äquivalenzschaltbild mit einem im Basiszellenbereich nach Fig. 5 gebildeten Transistor;

Fig. 7 ein Schaltbild mit einer Speicherzelle eines Dual-Port-RAM entsprechend einer Ausführungsform der vorliegenden Erfin dung;

Fig. 8A ein Zeitablaufdiagramm zum Verdeutlichen des Lesebetriebs über den ersten Zu griffsport des Dual-Port-RAM nach Fig. 7;

Fig. 8B ein Zeitablaufdiagramm zum Verdeutlichen des Lesebetriebs über den zweiten Zu griffsport des in Fig. 7 gezeigten Dual- Port-RAM;

Fig. 9A ein Schaltbild, das einen Teil des in Fig. 7 gezeigten Speicherzellenkreises zeigt;

Fig. 9B ein Äquivalenzschaltbild der in Fig. 9A gezeigten Schaltung im Schreibbetrieb;

Fig. 10 ein Zeitablaufdiagramm zum Verdeutlichen eines Problems, welches in der in Fig. 9A ge zeigten Schaltung bewirkt wird;

Fig. 11 ein Schaltbild mit einem Dual-Port-RAM entsprechend einer Ausführungsform der vorliegenden Erfindung;

Fig. 12A ein Schaltbild, das einen Teil einer in Fig. 11 gezeigten Speicherzellenschaltung zeigt;

Fig. 12B ein Äquivalenzschaltbild der in Fig. 12A gezeigten Schaltung im Schaltbetrieb;

Fig. 13 ein Zeitablaufdiagramm zum Verdeutlichen, daß ein normaler Schreibbetrieb in Fig. 12A durchgeführt wird;

Fig. 14 ein Schaltbild mit einem Dual-Port-RAM entsprechend einer anderen Ausführungs form der vorliegenden Erfindung;

Fig. 15 ein Schaltbild mit den Speicherzellen schaltungen eines Dual-Port-RAM entspre chend einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 16A eine Anordnung der in Fig. 15 gezeigten Speicherzellenschaltung;

Fig. 16B das in Fig. 16A gezeigte Layout mit hin zugefügten Wortleitungen;

Fig. 17 ein Schaltbild mit den Speicherzellen schaltungen eines Dual-Port-RAM entspre chend einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 18A eine Anordnung der in Fig. 17 gezeigten Speicherzellenschaltung und

Fig. 18B das in Fig. 18A gezeigte Layout mit hin zugefügten Wortleitungen.

Wie in Fig. 11 gezeigt, umfaßt ein Dual-Port-RAM ein Speicherzellenfeld, in dem eine Anzahl von Speicherzellen MC in Zeilen- und Spaltenrichtungen angeordnet sind. Eine Speicherzellenspalte umfaßt zum Beispiel Speicherzellen MC, die jeweils mit Bitleitungspaaren BIT1/ und BIT2/ verbunden sind. Eine Speicherzelle MC ist mit den oben er wähnten zwei Wortleitungen WL1 und verbunden. Jede der Speicherzellen MC weist eine Schaltungskonfiguration auf, die im wesentlichen der in Fig. 7 gezeigten entspricht. Jede der Speicherzellenspalten ist zwischen einer Versorgungsspan nungsleitung V_DD und einer entsprechenden von Zellenerdlei tungen (virtuellen Erdleitungen) CGL0 bis CGLk verbunden. Die Speicherzelle MC der ersten Spalte ist zum Beispiel mit der Versorgungsspannungsleitung V_DD und der Zellenerdleitung CGL0 verbunden. Die Zellenerdleitung CGL0 ist mit einer Erdleitung GL verbunden, die ein Erdpotential GND aufweist, das extern über einen erfindungsgemäß neu geschaffenen Widerstandskreis 101 angelegt wird. Jeder der Widerstandskreise 101 bis 10k umfaßt einen Widerstand und einen NMOS-Transistor, die paral lel zwischen einer entsprechenden der Zellenerdleitungen CGL0 bis CGLk und der Erdleitung GL verbunden sind. Jeder der NMOS-Transistoren wird als Reaktion auf ein Schreibaktivie rungssignal betrieben.

Im Schreibbetrieb wird das Schreibaktivierungssignal mit niedrigem Pegel angelegt, und daher sind die NMOS-Transisto ren in jedem der Widerstandskreise 100 bis 10k ausgeschaltet. Jede der Zellenerdleitungen CGL0 bis CGLk ist mit der Erdlei tung GL über einen entsprechenden Widerstand verbunden. Wenn andererseits während des Lesebetriebs ein Schreibaktivie rungssignal mit hohem Pegel angelegt wird, schaltet dieser den MOS-Transistor ein. Folglich werden alle der Zellenerd leitungen CGL0 bis CGLk auf einen Pegel gebracht, der in etwa dem Pegel des extern angelegten Erdpotentials entspricht. Das Vorsehen der Widerstandskreise 101 bis 10k im Schreibbetrieb führt zu den folgenden Vorteilen.

Eine der in Fig. 11 gezeigten Speicherzellenschaltungen MC ist teilweise in Fig. 12A gezeigt. Wie aus dem Vergleich mit Fig. 9A gesehen werden kann, wird der Widerstandskreis 101, der zwischen der Zellenerdleitung CGL0 und der Erdleitung GL verbunden ist, gezeigt. Der Widerstandskreis 101 umfaßt einen Widerstand 10 mit einem Widerstandswert RG sowie einen über den Widerstand 10 verbundenen NMOS-Transistor 11. Der Transi stor 11 ist mit seinem Gate zum Empfangen des Schreibaktivie rungssignals verbunden. Die anderen Schaltungsbereiche entsprechen im wesentlichen denen in Fig. 9A, so daß auf eine erneute Beschreibung verzichtet wird.

Die Fig. 12B zeigt eine Äquivalenzschaltung der in Fig. 12A gezeigten Schaltung während des Schreibbetriebs. Ein Unter schied zu der Fig. 9B besteht darin, daß der Widerstand 10 zwischen der Zellenerdleitung CGL0 und der Erdleitung GL ver bunden ist. Die Wirkung des Widerstands 10 verhindert Schreibfehler, was im folgenden beschrieben wird.

Die Transistoren 2f, 3e, 3c und 3d, die in Fig. 12A gezeigt sind, werden im Schreibbetrieb eingeschaltet, und daher sind diese Transistoren durch entsprechende Einschaltwiderstände 2f′, 3e′, 3c′ und 3d′ ersetzt, wie in Fig. 12B gezeigt. Die Spannung V_N2 des Eingabe/Ausgabeknotens N2 wird durch die folgende Gleichung repräsentiert:

V_N2 = V_DD · (R + Rg)/(3R + Rg) (3)

Die Spannung V_N1 am Knoten N1 entspricht der im herkömmlichen Fall in Fig. 9B und wird daher ebenfalls durch Gleichung (1) dargestellt.

Wie durch einen Vergleich der Gleichungen (2) und (3) festge stellt werden kann, ist die Spannung N₂ in Fig. 12B höher (V_N2<V_DD/3). Der Zustand der Verriegelungsschaltung 1 wird leichter durch den Anstieg der Spannung V_N2 invertiert. Mit anderen Worten, die Spannung V_N2 steigt an, und daher wird der Transistor 2e eingeschaltet, mit einem niedrigeren Ein schaltwiderstand, als Reaktion auf die erhöhte Spannung V_N2. Die Spannung V_N1 am Knoten N1 wird ebenfalls vermindert, wo durch der Einschaltwiderstand des Transistors 3f verringert wird. Mit anderen Worten, der Anstieg der Spannung V_N2 am Knoten N2 erleichtert die Inversion des Zustands der Verrie gelungsschaltung 1 im Schreibbetrieb, und Schreibfehler sind daher sehr unwahrscheinlich.

Fig. 13 zeigt, daß ein normaler Schreibbetrieb in dem in Fig. 11 gezeigten Dual-Port-RAM durchgeführt wird. Wie in Fig. 13 gezeigt, ist während der Periode, in der sich das Schreibaktivierungssignal auf niedrigem Pegel befindet, ein neu einzuschreibendes Datensignal DT2 zwischen die Bit leitungen BIT2 und angelegt, so daß die Potentialbezie hungen an den Knoten N1 und N2 während dieser Periode inver tiert sind. Mit anderen Worten, während dieser Periode wird der Zustand von V_N1<V_N2 nach V_N1<V_N2 geändert. Folglich wird das neue Datensignal DT2 in die Verriegelungsschaltung 1 eingeschrieben und dort gespeichert.

Fig. 14 zeigt einen Dual-Port-RAM entsprechend einer anderen Ausführungsform der vorliegenden Erfindung. Wie durch einen Vergleich mit dem in Fig. 11 gezeigten, weist der Dual- Port-RAM in Fig. 14 die folgenden Unterschiede auf. Ein Paar von Zellenerdleitungen CGL1a und CGL1b bis CGLka und CGLkb ist für jede Speicherzellenspalte vorgesehen. An jeder der Speicherzellenspalten wird eine ungerade numerierte Speicher zelle mit der Zellenerdleitung CGL1a verbunden, und eine gerade num merierte Speicherzelle wird mit der Zellenerdleitung CGLb verbunden. Jedes Paar von Zellenerdleitungen CGL1a und CGL1b bis CGLka und CGLkb ist mit der Erdleitung GL über ein ent sprechendes Paar der Widerstandskreise 101a und 101b bis 10ka und 10kb verbunden. Die in Fig. 14 gezeigte Speicherzelle MC besitzt eine Schaltungskonfiguration im wesentlichen iden tisch mit der in Fig. 7, wobei jedes Paar von Widerstands schaltungen 101a und 101b bis 10ka und 10kb entsprechend funktioniert. Folglich werden gleiche Vorteile wie bei dem in Fig. 11 gezeigten Dual-Port-RAM erzeugt, wobei aber der in Fig. 14 gezeigte Dual-Port-RAM weiter die folgenden Vorteile aufweist.

Bei dem in Fig. 11 gezeigten Dual-Port-RAM existiert eine Streukapazität zwischen jeder der Zellenerdleitungen CGL0 bis CGLk und dem Erdpotential GND. Das Vorhandensein dieser Streukapazität vergrößert die zum Schreiben benötigte Zeit. Mit anderen Worten, eine längere Zeitperiode ist zum Schrei ben notwendig. Es ist daher wünschenswert, die Streukapazität zwischen jeder der Zellenerdleitungen CGL0 bis CGLk und dem Erdpotential GND zu vermindern. Bei dem in Fig. 14 gezeigten Dual-Port-RAM sind ungerade numerierte Speicherzellen und ge radzahlig numerierte Speicherzellen einer Spalte abwechselnd mit den Zellenerdleitungen CGLa und CGLb verbunden, und daher ist die Streukapazität zwischen jeder der Zellenerdleitungen und dem Erdpotential GND im Vergleich zu Fig. 11 vermindert. Folglich kann ein schnellerer Schreibbetrieb durchgeführt werden.

Bei dem in den Fig. 11 und 14 gezeigten Dual-Port-RAM kann ein in jedem der Widerstandskreise enthaltener NMOS-Transi stor entfernt werden. In diesem Fall ist jede der Zellenerd leitungen mit der Erdleitung GL über den Widerstand nicht nur während des Schreibbetriebs sondern auch im Lesebetrieb ver bunden.

Fig. 15 zeigt eine Speicherzellenschaltung eines Dual-Port- RAM entsprechend einer weiteren Ausführungsform der vorlie genden Erfindung. Der Dual-Port-RAM wird durch Benutzen von Basiszellen in einem Gate-Array gebildet. Wie in Fig. 15 ge zeigt, sind zwei benachbarte Speicherzellen MCn und Mcn+1 zwischen einer Spannungsversorgungsleitung V_DD und einer Zel lenerdleitung CGL verbunden. Die Speicherzelle MCn ist mit der n-ten Wortleitung WL1n und WL2n verbunden. Entsprechend ist die n+1-te Speicherzelle MCn+1 mit den n+1-ten Wortlei tungen WL1n+1 sowie WL2n+1 verbunden. Zwei NMOS-Transistoren 2g und 2h sind zum Bilden eines Widerstands zwischen der Zel lenerdleitung CGL und der Erdleitung GL verbunden. Die Tran sistoren 2g und 2h sind mit ihren Gates mit der Spannungsver sorgungsleitung V_DD verbunden. Die Transistoren 2g und 2h sind daher stets eingeschaltet und wirken als Widerstandsele mente.

Fig. 16A zeigt ein Layout der in Fig. 15 gezeigten Schaltung. In Fig. 16a sind die Wortleitungen nicht gezeigt, um die An ordnung des Speicherzellenkreises zu verdeutlichen. Das Layout mit den hinzugefügten Wortleitungen wird in Fig. 16B gezeigt.

Die Speicherzellenschaltungen des Dual-Port-RAM entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung sind in Fig. 17 gezeigt. Der Dual-Port-RAM wird ebenfalls durch Benutzung von Basiszellen in einem Gate-Array gebildet. Wie in Fig. 17 gezeigt, ist die n-te Speicherzelle MCn zwi schen einer Spannungsversorgungsleitung VDD und einer Zel lenerdleitung CGLa verbunden. Die n+1-te Speicherzelle MCn+1 ist zwischen der Spannungsversorgungsleitung V_DD und einer Zellenerdleitung CGLb verbunden. Zwei NMOS-Transistoren 2g und 2h sind als Widerstand 10b zwischen der Zellenerdleitung CGLa und der Erdleitung GL verbunden. Genauso sind zwei NMOS- Transistoren 2i und 2j als Widerstand 10a zwischen der Zel lenerdleitung CGLb und der Erdleitung GL verbunden. Die Tran sistoren 2g, 2h, 2i und 2j sind mit ihren Gates mit der Ver sorgungsspannungsleitung V_DD verbunden.

Das Layout der in Fig. 11 gezeigten Speicherzellenschaltung ist in Fig. 18A gezeigt. In Fig. 18A sind zum Zwecke der Klarheit die Wortleitungen der Speicherzellenschaltung nicht gezeigt. Das Layout mit den Wortleitungen wird in Fig. 18B gezeigt.

Wie oben beschrieben wurde, erlaubt das zusätzliche Vorsehen der in den Fig. 11 und 14 gezeigten Widerstandskreisen das Erzeugen der in Fig. 12B gezeigten Äquivalenzschaltung. Durch die Wirkung des im Widerstandskreis vorgesehenen Widerstands 10 kann die durch die Gleichung (3) dargestellte Spannung V_N2 des Eingabe/Ausgabeknotens N2 der Verriegelungsschaltung 1 erhalten werden. Die durch die Gleichung (3) dargestellte Spannung V_N2 ist höher als die durch die Gleichung (2) darge stellte Spannung V_N2, und daher kann der Zustand der Verrie gelungsschaltung 1 während des Schreibbetriebs leichter in vertiert werden. Das einzuschreibende Datensignal wird folg lich in die Speicherzellen eingeschrieben, wodurch ein feh lerhaftes Datenschreiben in den Dual-Port-RAM vermieden wird.

Es wird betont, daß der in jedem Widerstandskreis zur Umge hung vorgesehene NMOS-Transistor weggelassen werden kann. In einem solchen Fall ist die Zellenerdleitung mit der Erdlei tung GL über den Widerstand nicht nur während des Schreibbe triebs, sondern auch während des Lesebetriebs verbunden, und die oben beschriebene vorteilhafte Wirkung kann immer noch erreicht werden.

Es wird ferner betont, daß der in den Fig. 11 und 14 gezeigte Dual-Port-RAM gebildet wird, indem in einem Gate-Array vorge sehene Basiszellen benutzt werden. Mit anderen Worten, die Speicherzellenschaltung des Dual-Port-RAM wird gebildet, wie in den Fig. 16A oder 18A gezeigt, und daher kann ein Dual- Port-RAM mit höherer Integrationsdichte und geringerer Wahr scheinlichkeit von Schreibfehlern erzeugt werden.

Claims

1. Statische Schreib-/Lesespeichervorrichtung (SRAM) mit einer Mehrzahl von mit jeweils ersten und zweiten Bitleitungen (BIT2, ) verbundenen Speicherzellenschaltungen (MC), die je weils
eine Datenspeichervorrichtung (1) umfassen, die zwischen einer Versorgungspotentialleitung (V_DD) und einer virtuellen Erdlei tung (CGL) verbunden ist und über Kreuz verbundene erste und zweite Inverter (1a, 1b) aufweist,
wobei die Datenspeichervorrichtung (1) erste und zweite Ein gabe-/Ausgabeknoten (N1, N2) zum jeweiligen Eingeben/Ausgeben von Datensignalen mit einander entgegengesetzten Pegeln auf weist,
ein erstes Schaltelement (3d) umfaßt, das zwischen der ersten Bitleitung (BIT2) und dem ersten Eingabe-/Ausgabeknoten (N1) der Datenspeichervorrichtung (1) verbunden ist und als Reak tion auf ein Wortleitungssignal () eingeschaltet wird, und
ein zweites Schaltelement (3c) umfaßt, das zwischen der zwei ten Bitleitung () und dem zweiten Eingabe-/Ausgabeknoten (N2) der Datenspeichervorrichtung (1) verbunden ist und als Reaktion auf das Wortleitungssignal () eingeschaltet wird,
die SRAM-Vorrichtung eine Widerstandsvorrichtung (101) aufweist, die zwischen einem extern angelegten Erdpotential (GND) und der virtuellen Erdleitung (CGL) verbunden ist, und der erste und der zweite Inverter (1a, 1b) jeweils einen in Reihe zwischen der Versorgungspotentialleitung (V_DD) und der virtuellen Erdleitung (CGL) verbundenen N-Kanal-MOS-Transistor und P-Kanal-MOS-Transistor aufweisen.

2. Statische Schreib-/Lesespeichervorrichtung nach Anspruch 1, gekennzeichnet durch eine über der Widerstandsvorrichtung (101) verbundene Umge hungsvorrichtung (11), die auf ein extern angelegtes Schreibaktivierungssignal () zum Umgehen der Widerstandsvor richtung (101) reagiert, wobei die virtuelle Erdleitung (CGL) auf das extern angelegte Erdpotential durch die Funktion der Umgehungsvorrichtung (11) gebracht wird.

3. Statische Schreib-/Lesespeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die virtuelle Erdleitung (CGL)
eine mit ungeradzahligen der Mehrzahl von Speicherzellen (MC) verbundene erste virtuelle Erdleitung (CGL1a) aufweist und
eine mit geradzahligen der Mehrzahl von Speicherzellen (MC) verbundene zweite virtuelle Erdleitung (CGL1b) aufweist,
daß die Widerstandsvorrichtung (101)
eine erste zwischen dem extern angelegten Erdpotential und der ersten virtuellen Erdleitung (CGL1a) verbundene Widerstands vorrichtung (101a, 10) aufweist, sowie
eine zweite zwischen dem extern angelegten Erdpotential und der zweiten virtuellen Erdleitung (CGL1b) verbundene Wider standsvorrichtung (101a, 10) aufweist,
und daß die Umgehungsvorrichtung (11)
eine über der ersten Widerstandsvorrichtung verbundene erste Umgehungsvorrichtung (101a, 11) zum Umgehen der ersten Wider standsvorrichtung aufweist, die auf das extern angelegte Schreibaktivierungssignal () reagiert, und
eine über der zweiten Widerstandsvorrichtung verbundene zweite Umgehungsvorrichtung (101b, 11) zum Umgehen der zweiten Wider standsvorrichtung aufweist, die auf das extern angelegte Schreibaktivierungssignal () reagiert.

4. Statische Schreib-/Lesespeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Inverter (1a) einen ersten aus einem ersten P-Kanal Feldeffekttransistor (3e) und einem zweiten N-Kanal Feldef fekttransistor (2e) gebildeten komplementären Inverter auf weist,
der zweite Inverter (1b) einen zweiten aus einem dritten P-Ka nal Feldeffekttransistor (3f) und einem vierten N-Kanal Feld effekttransistor (2f) gebildeten komplementären Inverter auf weist,
die ersten und zweiten komplementären Inverter (1a, 1b) zwi schen der Versorgungspotentialleitung (V_DD) und der virtuellen Erdleitung (CGL) verbunden sind und miteinander über Kreuz verbunden sind,
das erste Schaltelement einen fünften P-Kanal Feldeffekttran sistor (3d) aufweist, der zwischen der ersten Bitleitung (BIT2) und dem ersten Eingabe-/Ausgabeknoten (N1) der Daten speichervorrichtung (1) verbunden ist und als Reaktion auf das Wortleitungssignal eingeschaltet wird, und
das zweite Schaltelement einen sechsten P-Kanal Feldef fekttransistor (3c) aufweist, der zwischen der zweiten Bitlei tung () und dem zweiten Eingabe-/Ausgabeknoten (N2) der Datenspeichervorrichtung (1) verbunden ist und als Reaktion auf das Wortleitungssignal eingeschaltet wird.

5. Statische Schreib-/Lesespeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Widerstandsvorrichtung (101) einen siebenten Feldef fekttransistor (2g, 2h) aufweist, der zwischen dem extern an gelegten Erdpotential (GND) und der virtuellen Erdleitung (CGL) verbunden ist und stets leitend gemacht wird.

6. Dual-Port Schreib-/Lesespeichervorrichtung für den Zugriff über erste und zweite Zugriffsports mit
ersten und zweiten Bitleitungen (BIT1, ) die mit dem er sten Zugriffsport gekoppelt sind, zum Übertragen von Datensi gnalen einander entgegengesetzter Pegel,dritten und vierten Bitleitungen (BIT2, ), die mit dem zweiten Zugriffsport gekoppelt sind, zum Übertragen von Daten signalen einander entgegengesetzter Pegel, undeiner Mehrzahl von mit jeweils den ersten bis vierten Bitlei tungen (BIT1, , BIT2, ) verbundenen Speicherzellen schaltungen (MC),
wobei jede der Speicherzellenschaltungen (MC) eine zwischen einer Versorgungspotentialleitung (V_DD) und einer virtuellen Erdleitung (CGL) verbundene Datenspeichervorrichtung (1) um faßt, die über Kreuz gekoppelte erste und zweite komplementäre Inverter (1a, 1b) aufweist und die erste und zweite Eingabe/ Ausgabeknoten (N1, N2) zum Eingeben/Ausgeben von Datensigna len mit einander entgegengesetzten Pegeln aufweist,
jede der Speicherzellenschaltungen (MC)
einen ersten Feldeffekttransistor (2b) eines ersten Leitungs typs aufweist, der zwischen der ersten Bitleitung (BIT1) und dem ersten Eingabe-/Ausgabeknoten (N1) der Datenspeichervor richtung (1) verbunden ist und als Reaktion auf ein erstes Wortleitungssignal (WL1) eingeschaltet wird,
einen zweiten Feldeffekttransistor (2a) des ersten Leitungs type aufweist, der zwischen der zweiten Bitleitung () und dem zweiten Eingabe-/Ausgabeknoten (N2) der Datenspeichervor richtung (1) verbunden ist und als Reaktion auf das erste Wortleitungssignal (WL1) eingeschaltet wird,
einen dritten Feldeffekttransistor (3d) eines zweiten Lei tungstyps aufweist, der zwischen der dritten Bitleitung (BIT2) und dem ersten Eingabe-/Ausgabeknoten (N1) der Datenspeicher vorrichtung (1) verbunden ist und als Reaktion auf ein zweites Wortleitungssignal () eingeschaltet wird, und
einen vierten Feldeffekttransistor (3c) des zweiten Leitungs typs aufweist, der zwischen der vierten Bitleitung () und dem zweiten Eingabe-/Ausgabeknoten (N2) der Datenspeichervor richtung (1) verbunden ist und als Reaktion auf das zweite Wortleitungssignal () eingeschaltet wird,
und die Dual-Port Schreib-/Lesespeichervorrichtung eine zwi schen einem extern angelegten Erdpotential (GND) und der vir tuellen Erdleitung (CGL) verbundene Widerstandsvorrichtung (101) aufweist.

7. Dual-Port Schreib-/Lesespeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
der erste komplementäre Inverter (1a) aus einem fünften Feld effekttransistor (2e) des ersten Leitungstyps und einem sech sten Feldeffekttransistor (3e) des zweiten Leitungstyps gebil det ist, und
der zweite komplementäre Inverter (1b) aus einem siebenten Feldeffekttransistor (2f) des ersten Leitungstyps und einem achten Feldeffekttransistor (3f) des zweiten Leitungstyps ge bildet ist.

8. Dual-Port Schreib-/Lesespeichervorrichtung nach Anspruch 7, gekennzeichnet durch
ein Halbleitersubstrat (4),
einen ersten im Substrat (4) gebildeten vorbestimmten Stör stellenbereich (7b) zum Bilden von Feldeffekttransistoren des ersten Leitungstyps und
einen zweiten im Substrat (4) gebildeten vorbestimmten Stör stellenbereich (7a) zum Bilden von Feldeffekttransistoren des zweiten Leitungstyps,
wobei die ersten, zweiten, fünften und siebenten Feldef fekttransistoren (2b, 2a, 2e, 2f) unter Benutzung des ersten vorbestimmten Störstellenbereichs (7b) gebildet werden und
die dritten, vierten, sechsten und achten Feldeffekttransisto ren (3d, 3c, 3e, 3f) unter Benutzung des zweiten vorbestimmten Störstellenbereichs (7a) gebildet werden.

9. Gate-Array-Vorrichtung zum Bilden eines Dual-Port RAM auf einem einzelnen Halbleitersubstrat mit ersten und zweiten Zu griffsports, mit
einem ersten auf dem Halbleitersubstrat gebildeten Störstel lenbereich (7b) zum Bilden eines Feldeffekttransistors eines ersten Leitungstyps als Basiszelle,
einem zweiten auf dem Halbleitersubstrat gebildeten Störstel lenbereich (7a) zum Bilden eines Feldeffekttransistors eines zweiten Leitungstyps als Basiszelle, undeiner jeweils mit ersten bis vierten Bitleitungen (BIT1, , BIT2, ) verbundenen Mehrzahl von Speicherzellenschaltungen (MC),
wobei jede der Speicherzellenschaltungen (MC) eine zwischen einer Versorgungspotentialleitung (V_DD) und einer virtuellen Erdleitung (CGL) verbundene Datenspeichervorrichtung (1) um faßt, die über Kreuz gekoppelte erste und zweite komplementäre Inverter (1a, 1b) aufweist und die erste und zweite Eingabe/ Ausgabeknoten (N1, N2) zum Eingeben/Ausgeben von Datensigna len mit einander entgegengesetzten Pegeln aufweist,
jede der Speicherzellenschaltungen (MC)
einen ersten Feldeffekttransistor (2b) eines ersten Leitungs typs aufweist, der zwischen der ersten Bitleitung (BIT1) und dem ersten Eingabe-/Ausgabeknoten (N1) der Datenspeichervor richtung (1) verbunden ist und als Reaktion auf ein erstes Wortleitungssignal (WL1) eingeschaltet wird,
einen zweiten Feldeffekttransistor (2a) des ersten Leitungs typs aufweist, der zwischen der zweiten Bitleitung () und dem zweiten Eingabe-/Ausgabeknoten (N2) der Datenspeichervor richtung (1) verbunden ist und als Reaktion auf das erste Wortleitungssignal (WL1) eingeschaltet wird,
einen dritten Feldeffekttransistor (3d) eines zweiten Lei tungstyps aufweist, der zwischen der dritten Bitleitung (BIT2) und dem ersten Eingabe-/Ausgabeknoten (N1) der Datenspeicher vorrichtung (1) verbunden ist und als Reaktion auf ein zweites Wortleitungssignal () eingeschaltet wird, und
einen vierten Feldeffekttransistor (3c) des zweiten Leitungs typs aufweist, der zwischen der vierten Bitleitung () und dem zweiten Eingabe-/Ausgabeknoten (N2) der Datenspeichervor richtung (1) verbunden ist und als Reaktion auf das zweite Wortleitungssignal () eingeschaltet wird,
wobei die ersten und zweiten komplementären Inverter (1a, 1b) über den ersten und zweiten Störstellenbereichen (7b, 7a) ge bildet sind,
die ersten und zweiten Feldeffekttransistoren (2b, 2a) unter Benutzung des ersten Störstellenbereichs (7b) und die dritten und vierten Feldeffekttransistoren (3d, 3c) unter Benutzung des zweiten Störstellenbereichs (7a) gebildet sind, und
die Gate-Array-Vorrichtung eine zwischen einem extern angeleg ten Erdpotential (GND) und der virtuellen Erdleitung (CGL) verbundene Widerstandsvorrichtung (101) aufweist.