JP3129336B2 - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）等の半導体記憶装
置、特にそのセンスアンプ駆動回路に関するものであ
る。
ク・ランダム・アクセス・メモリ）等の半導体記憶装
置、特にそのセンスアンプ駆動回路に関するものであ
る。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置、例えば
ＤＲＡＭの要部の一構成例を示す回路図である。この半
導体記憶装置は、データ格納用の複数のメモリセルアレ
イ１０を備えている。これらのメモリセルアレイ１０
は、複数本のワード線ＷＬ１〜ＷＬ４，…、及び複数対
の相補的なビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，…を有し、それらの各交差箇所には、メモリ
セル１１−１〜１１−８，…がそれぞれ接続されマトリ
クス状に配列されている。各メモリセル１１−１〜１１
−８，…は、例えば転送用のトランジスタ及びキャパシ
タの１トランジスタ型で構成されている。
ＤＲＡＭの要部の一構成例を示す回路図である。この半
導体記憶装置は、データ格納用の複数のメモリセルアレ
イ１０を備えている。これらのメモリセルアレイ１０
は、複数本のワード線ＷＬ１〜ＷＬ４，…、及び複数対
の相補的なビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，…を有し、それらの各交差箇所には、メモリ
セル１１−１〜１１−８，…がそれぞれ接続されマトリ
クス状に配列されている。各メモリセル１１−１〜１１
−８，…は、例えば転送用のトランジスタ及びキャパシ
タの１トランジスタ型で構成されている。
【０００３】各ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２
a ・ＢＬ２b ，…には、ビット線用プリチャージ信号Ｂ
Ｐによって該ビット線対を電位ＶＣＣ／２（但し、ＶＣ
Ｃは電源電位）にプリチャージするプリチャージ回路２
０−１，２０−２，…がそれぞれ接続されている。各プ
リチャージ回路２０−１，２０−２，…は、ビット線用
プリチャージ信号ＢＰによってゲート制御されるＮチャ
ネル型ＭＯＳトランジ スタ（以下、ＮＭＯＳという）２
１−１・２２−１，２１−２・２２−２，…対でそれぞ
れ構成されている。
a ・ＢＬ２b ，…には、ビット線用プリチャージ信号Ｂ
Ｐによって該ビット線対を電位ＶＣＣ／２（但し、ＶＣ
Ｃは電源電位）にプリチャージするプリチャージ回路２
０−１，２０−２，…がそれぞれ接続されている。各プ
リチャージ回路２０−１，２０−２，…は、ビット線用
プリチャージ信号ＢＰによってゲート制御されるＮチャ
ネル型ＭＯＳトランジ スタ（以下、ＮＭＯＳという）２
１−１・２２−１，２１−２・２２−２，…対でそれぞ
れ構成されている。
【０００４】プリチャージ回路２０−１，２０−２，…
の右側の各ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，…には、該ビット線対の電位差を検知・増幅
するＰ型センスアンプ３０−１，３０−２，…がそれぞ
れ接続され、さらに左側の各ビット線対ＢＬ１a ・ＢＬ
１b ，ＢＬ２a ・ＢＬ２b ，…にも、該ビット線対の電
位差を検知・増幅するＮ型センスアンプ４０−１，４０
−２，…がそれぞれ接続されている。
の右側の各ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，…には、該ビット線対の電位差を検知・増幅
するＰ型センスアンプ３０−１，３０−２，…がそれぞ
れ接続され、さらに左側の各ビット線対ＢＬ１a ・ＢＬ
１b ，ＢＬ２a ・ＢＬ２b ，…にも、該ビット線対の電
位差を検知・増幅するＮ型センスアンプ４０−１，４０
−２，…がそれぞれ接続されている。
【０００５】各Ｐ型センスアンプ３０−１，３０−２，
…は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）３１−１・３２−１，３１−２・３２−２，
…対でそれぞれ構成されている。Ｐ型センスアンプ３０
−１のＰＭＯＳ３１−１，３２−１の各ゲートは、相補
的なビット線ＢＬ１a ，ＢＬ１b にそれぞれ接続され、
その各ドレインが、ビット線ＢＬ１b ，ＢＬ１a にそれ
ぞれ接続されている。ＰＭＯＳ３１−１のソース側セン
スノードＳ１は、コンタクトＣ１を介して第１のセンス
アンプ信号供給線であるセンス線ＳＬＰに接続され、Ｐ
ＭＯＳ３２−１のソース側センスノードＳ２も、コンタ
クトＣ２を介してセンス線ＳＬＰに接続されている。
…は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）３１−１・３２−１，３１−２・３２−２，
…対でそれぞれ構成されている。Ｐ型センスアンプ３０
−１のＰＭＯＳ３１−１，３２−１の各ゲートは、相補
的なビット線ＢＬ１a ，ＢＬ１b にそれぞれ接続され、
その各ドレインが、ビット線ＢＬ１b ，ＢＬ１a にそれ
ぞれ接続されている。ＰＭＯＳ３１−１のソース側セン
スノードＳ１は、コンタクトＣ１を介して第１のセンス
アンプ信号供給線であるセンス線ＳＬＰに接続され、Ｐ
ＭＯＳ３２−１のソース側センスノードＳ２も、コンタ
クトＣ２を介してセンス線ＳＬＰに接続されている。
【０００６】同様に、Ｐ型センスアンプ３０−２のＰＭ
ＯＳ３１−２，３２−２の各ゲートがビット線ＢＬ
２a ，ＢＬ２b に、各ドレインがビット線ＢＬ２b ，Ｂ
Ｌ２a にそれぞれ接続されている。ＰＭＯＳ３１−２の
ソース側センスノードＳ２がコンタクトＣ２を介して、
ＰＭＯＳ３２−２のソース側センスノードＣ３がコンタ
クトＣ３を介して、センス線ＳＬＰにそれぞれ接続され
ている。
ＯＳ３１−２，３２−２の各ゲートがビット線ＢＬ
２a ，ＢＬ２b に、各ドレインがビット線ＢＬ２b ，Ｂ
Ｌ２a にそれぞれ接続されている。ＰＭＯＳ３１−２の
ソース側センスノードＳ２がコンタクトＣ２を介して、
ＰＭＯＳ３２−２のソース側センスノードＣ３がコンタ
クトＣ３を介して、センス線ＳＬＰにそれぞれ接続され
ている。
【０００７】各Ｎ型センスアンプ４０−１，４０−２，
…は、ＮＭＯＳ４１−１・４２−１，４１−２・４２−
２，…対でそれぞれ構成されている。Ｎ型センスアンプ
４０−１のＮＭＯＳ４１−１，４２−１の各ゲートがビ
ット線ＢＬ１a ，ＢＬ１b に、各ドレインがビット線Ｂ
Ｌ１b ，ＢＬ１a にそれぞれ接続されている。ＮＭＯＳ
４１−１のソース側センスノードＳ４がコンタクトＣ４
を介して、ＮＭＯＳ４２−１のソース側センスノードＳ
５がコンタクトＣ５を介して、第２のセンスアンプ信号
供給線であるセンス線ＳＬＮにそれぞれ接続されてい
る。
…は、ＮＭＯＳ４１−１・４２−１，４１−２・４２−
２，…対でそれぞれ構成されている。Ｎ型センスアンプ
４０−１のＮＭＯＳ４１−１，４２−１の各ゲートがビ
ット線ＢＬ１a ，ＢＬ１b に、各ドレインがビット線Ｂ
Ｌ１b ，ＢＬ１a にそれぞれ接続されている。ＮＭＯＳ
４１−１のソース側センスノードＳ４がコンタクトＣ４
を介して、ＮＭＯＳ４２−１のソース側センスノードＳ
５がコンタクトＣ５を介して、第２のセンスアンプ信号
供給線であるセンス線ＳＬＮにそれぞれ接続されてい
る。
【０００８】同様に、Ｎ型センスアンプ４０−２のＮＭ
ＯＳ４１−２，４２−２の各ゲートがビット線ＢＬ
２a ，ＢＬ２b に、各ドレインがビット線ＢＬ２b ，Ｂ
Ｌ２a にそれぞれ接続されている。ＮＭＯＳ４１−２の
ソース側センスノードＳ５がコンタクトＣ５を介して、
ＮＭＯＳ４２−２のソース側センスノードＳ６がコンタ
クトＣ６を介して、センス線ＳＬＮにそれぞれ接続され
ている。
ＯＳ４１−２，４２−２の各ゲートがビット線ＢＬ
２a ，ＢＬ２b に、各ドレインがビット線ＢＬ２b ，Ｂ
Ｌ２a にそれぞれ接続されている。ＮＭＯＳ４１−２の
ソース側センスノードＳ５がコンタクトＣ５を介して、
ＮＭＯＳ４２−２のソース側センスノードＳ６がコンタ
クトＣ６を介して、センス線ＳＬＮにそれぞれ接続され
ている。
【０００９】２本のセンス線ＳＬＰ，ＳＬＮの内、一方
のセンス線ＳＬＰにはドライバ３５によって電源電位Ｖ
ＣＣが印加され、他方のセンス線ＳＬＮにはドライバ４
５によって接地電位ＶＳＳが印加される。ドライバ３５
は、センス制御信号ＳＣＰによってゲート制御されるＰ
ＭＯＳ３６で構成されている。ドライバ４５は、センス
制御信号ＳＣＮによってゲート制御されるＮＭＯＳ４６
で構成されている。センス線ＳＬＰ，ＳＬＮには、該セ
ンス線を電位ＶＣＣ／２にプリチャージするプリチャー
ジ回路５０が接続されている。プリチャージ回路５０
は、センス線用プリチャージ信号ＳＰによってゲート制
御されるＮＭＯＳ５１〜５３で構成されている。
のセンス線ＳＬＰにはドライバ３５によって電源電位Ｖ
ＣＣが印加され、他方のセンス線ＳＬＮにはドライバ４
５によって接地電位ＶＳＳが印加される。ドライバ３５
は、センス制御信号ＳＣＰによってゲート制御されるＰ
ＭＯＳ３６で構成されている。ドライバ４５は、センス
制御信号ＳＣＮによってゲート制御されるＮＭＯＳ４６
で構成されている。センス線ＳＬＰ，ＳＬＮには、該セ
ンス線を電位ＶＣＣ／２にプリチャージするプリチャー
ジ回路５０が接続されている。プリチャージ回路５０
は、センス線用プリチャージ信号ＳＰによってゲート制
御されるＮＭＯＳ５１〜５３で構成されている。
【００１０】各ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２
a ・ＢＬ２b ，…は、選択信号ＹＤ１，ＹＤ２，…によ
ってオン、オフ制御されるトランスファゲート６０−
１，６０−２，…を介して相補的なデータバスＤＢａ，
ＤＢｂに接続されている。各トランスファゲート６０−
１，６０−２，…は、選択信号ＹＤ１，ＹＤ２，…でゲ
ート制御されるＮＭＯＳ６１−１・６２−１，６１−２
・６２−２，…対でそれぞれ構成されている。データバ
スＤＢａ，ＤＢｂには、該データバスを電位ＶＣＣ／２
にプリチャージするプリチャージ回路７０が接続されて
いる。プリチャージ回路７０は、データバス用プリチャ
ージ信号ＤＰによってゲート制御されるＮＭＯＳ７１〜
７３で構成されている。
a ・ＢＬ２b ，…は、選択信号ＹＤ１，ＹＤ２，…によ
ってオン、オフ制御されるトランスファゲート６０−
１，６０−２，…を介して相補的なデータバスＤＢａ，
ＤＢｂに接続されている。各トランスファゲート６０−
１，６０−２，…は、選択信号ＹＤ１，ＹＤ２，…でゲ
ート制御されるＮＭＯＳ６１−１・６２−１，６１−２
・６２−２，…対でそれぞれ構成されている。データバ
スＤＢａ，ＤＢｂには、該データバスを電位ＶＣＣ／２
にプリチャージするプリチャージ回路７０が接続されて
いる。プリチャージ回路７０は、データバス用プリチャ
ージ信号ＤＰによってゲート制御されるＮＭＯＳ７１〜
７３で構成されている。
【００１１】図３は、図２中のＰ型センスアンプ３０−
１，３０−２，…のパターン例を示す図である。半導体
基板の主表面上に配置された各ビット線対ＢＬ１a ・Ｂ
Ｌ１b ，ＢＬ２a ・ＢＬ２b ，…はポリＳｉ、センス線
ＳＬＰはアルミニウムでそれぞれ形成されている。図
中、Ｃ，Ｃ１，Ｃ２，Ｃ３はコンタクト、Ｄは半導体基
板の主表面中に形成されてソース・ドレインを構成する
拡散層、Ｇはゲートである。ＰＭＯＳ３１−１のソース
側センスノードＳ１、ＰＭＯＳ３２−１，３１−２のソ
ース側センスノードＳ２、及びＰＭＯＳ３２−２のソー
ス側センスノードＳ３等は、それぞれ別々のコンタクト
Ｃ１，Ｃ２，Ｃ３，…を介してセンス線ＳＬＰにそれぞ
れ接続されている。
１，３０−２，…のパターン例を示す図である。半導体
基板の主表面上に配置された各ビット線対ＢＬ１a ・Ｂ
Ｌ１b ，ＢＬ２a ・ＢＬ２b ，…はポリＳｉ、センス線
ＳＬＰはアルミニウムでそれぞれ形成されている。図
中、Ｃ，Ｃ１，Ｃ２，Ｃ３はコンタクト、Ｄは半導体基
板の主表面中に形成されてソース・ドレインを構成する
拡散層、Ｇはゲートである。ＰＭＯＳ３１−１のソース
側センスノードＳ１、ＰＭＯＳ３２−１，３１−２のソ
ース側センスノードＳ２、及びＰＭＯＳ３２−２のソー
ス側センスノードＳ３等は、それぞれ別々のコンタクト
Ｃ１，Ｃ２，Ｃ３，…を介してセンス線ＳＬＰにそれぞ
れ接続されている。
【００１２】図２中のＮ型センスアンプ４０−１，４０
−２，…も、図３と同様に形成されている。図４は図２
の読出し動作の波形図であり、この図を参照しつつ、例
えばメモリセル１１−１に記憶されたデータ“０”の読
出し動作について説明する。ここで、各センスアンプ３
０−１，３０−２，…，４０−１，４０−２，…とセン
ス線ＳＬＰ，ＳＬＮとは、ほぼ同一の抵抗値を有するコ
ンタクトＣ１〜Ｃ６，…でそれぞれ接続されているとす
る。
−２，…も、図３と同様に形成されている。図４は図２
の読出し動作の波形図であり、この図を参照しつつ、例
えばメモリセル１１−１に記憶されたデータ“０”の読
出し動作について説明する。ここで、各センスアンプ３
０−１，３０−２，…，４０−１，４０−２，…とセン
ス線ＳＬＰ，ＳＬＮとは、ほぼ同一の抵抗値を有するコ
ンタクトＣ１〜Ｃ６，…でそれぞれ接続されているとす
る。
【００１３】まず、ビット線用プリチャージ信号ＤＰ、
センス線用プリチャージ信号ＳＰ及びデータバス用プリ
チャージ信号ＤＰをＶＣＣレベルとし、ビット線対ＢＬ
１a・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，…、センス線Ｓ
ＬＰ，ＳＬＮ、及びデータバスＤＢａ，ＤＢｂをＶＣＣ
／２レベルにプリチャージする。
センス線用プリチャージ信号ＳＰ及びデータバス用プリ
チャージ信号ＤＰをＶＣＣレベルとし、ビット線対ＢＬ
１a・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，…、センス線Ｓ
ＬＰ，ＳＬＮ、及びデータバスＤＢａ，ＤＢｂをＶＣＣ
／２レベルにプリチャージする。
【００１４】次に、ビット線用プリチャージ信号ＢＰを
ＶＳＳレベルにしてビット線対ＢＬ１a ・ＢＬ１b ，Ｂ
Ｌ２a ・ＢＬ２b ，…のプリチャージを終了し、ワード
線ＷＬ１を立ち上げる。すると、メモリセル１１−１，
…がオンし、そのメモリセル１１−１の記憶データ
“０”によってビット線ＢＬ１a がビット線ＢＬ１b よ
り低くなり、該ビット線対ＢＬ１a ・ＢＬ１b 間に微小
な電位差が生じる。
ＶＳＳレベルにしてビット線対ＢＬ１a ・ＢＬ１b ，Ｂ
Ｌ２a ・ＢＬ２b ，…のプリチャージを終了し、ワード
線ＷＬ１を立ち上げる。すると、メモリセル１１−１，
…がオンし、そのメモリセル１１−１の記憶データ
“０”によってビット線ＢＬ１a がビット線ＢＬ１b よ
り低くなり、該ビット線対ＢＬ１a ・ＢＬ１b 間に微小
な電位差が生じる。
【００１５】センス線用プリチャージ信号ＳＰをＶＣＣ
レベルからＶＳＳレベルにし、センス線ＳＬＰ，ＳＬＮ
のプリチャージを終了した後、センス制御信号ＳＣＰを
ＶＣＣレベルからＶＳＳレベルにしてセンス線ＳＬＰを
ＶＣＣレベルに引上げると共に、センス制御信号ＳＣＮ
をＶＳＳレベルからＶＣＣレベルにしてセンス線ＳＬＮ
をＶＳＳレベルに引下げる。ここで、コンタクトＣ１，
Ｃ２，Ｃ４，Ｃ５が製造プロセスのばらつきがなくてほ
ぼ同等の抵抗値を有するため、Ｐ型センスアンプ３０−
１内のＰＭＯＳ３１−１，３２−１のセンスノードＳ１
とＳ２の電位が同じ速さで上昇する。また、Ｎ型センス
アンプ４０内のＮＭＯＳ４１−１，４２−１のセンスノ
ードＳ４とＳ５の電位も同じ速さで降下する。
レベルからＶＳＳレベルにし、センス線ＳＬＰ，ＳＬＮ
のプリチャージを終了した後、センス制御信号ＳＣＰを
ＶＣＣレベルからＶＳＳレベルにしてセンス線ＳＬＰを
ＶＣＣレベルに引上げると共に、センス制御信号ＳＣＮ
をＶＳＳレベルからＶＣＣレベルにしてセンス線ＳＬＮ
をＶＳＳレベルに引下げる。ここで、コンタクトＣ１，
Ｃ２，Ｃ４，Ｃ５が製造プロセスのばらつきがなくてほ
ぼ同等の抵抗値を有するため、Ｐ型センスアンプ３０−
１内のＰＭＯＳ３１−１，３２−１のセンスノードＳ１
とＳ２の電位が同じ速さで上昇する。また、Ｎ型センス
アンプ４０内のＮＭＯＳ４１−１，４２−１のセンスノ
ードＳ４とＳ５の電位も同じ速さで降下する。
【００１６】この時、ＰＭＯＳ３１−１のゲート側のビ
ット線ＢＬ１a の電位は、ＰＭＯＳ３２−１のゲート側
のビット線ＢＬ１b の電位よりも低いために、該ＰＭＯ
Ｓ３２−１よりＰＭＯＳ３１−１が早くオンし、ビット
線ＢＬ１ｂの電位を上昇させる。同時に、ＮＭＯＳ４２
−１の方がＮＭＯＳ４１−１より早くオンし、ビット線
ＢＬ１a の電位を下降させる。ＰＭＯＳ３１−１は、そ
のゲート側のビット線ＢＬ１a の電位が下がるので、さ
らにビット線ＢＬ１b の電位を上昇させる。そして、上
昇したビット線ＢＬ１b の電位はＮＭＯＳ４２−１のゲ
ートに印加されているので、ビット線ＢＬ１a の電位を
さらに降下させる。このような相互作用の繰り返しの結
果、ビット線ＢＬ１a がＶＳＳレベルに、ビット線ＢＬ
１b がＶＣＣレベルにそれぞれ増幅される。
ット線ＢＬ１a の電位は、ＰＭＯＳ３２−１のゲート側
のビット線ＢＬ１b の電位よりも低いために、該ＰＭＯ
Ｓ３２−１よりＰＭＯＳ３１−１が早くオンし、ビット
線ＢＬ１ｂの電位を上昇させる。同時に、ＮＭＯＳ４２
−１の方がＮＭＯＳ４１−１より早くオンし、ビット線
ＢＬ１a の電位を下降させる。ＰＭＯＳ３１−１は、そ
のゲート側のビット線ＢＬ１a の電位が下がるので、さ
らにビット線ＢＬ１b の電位を上昇させる。そして、上
昇したビット線ＢＬ１b の電位はＮＭＯＳ４２−１のゲ
ートに印加されているので、ビット線ＢＬ１a の電位を
さらに降下させる。このような相互作用の繰り返しの結
果、ビット線ＢＬ１a がＶＳＳレベルに、ビット線ＢＬ
１b がＶＣＣレベルにそれぞれ増幅される。
【００１７】その後、データバス用のプリチャージ信号
ＤＰをＶＣＣレベルからＶＳＳレベルにしてデータバス
ＤＢａ，ＤＢｂのプリチャージを終了した後、データバ
ス転送用の選択信号ＹＤ１をＶＳＳレベルからＶＣＣレ
ベルにすることにより、ビット線情報をデータバスＤＢ
ａ，ＤＢｂへ転送する。
ＤＰをＶＣＣレベルからＶＳＳレベルにしてデータバス
ＤＢａ，ＤＢｂのプリチャージを終了した後、データバ
ス転送用の選択信号ＹＤ１をＶＳＳレベルからＶＣＣレ
ベルにすることにより、ビット線情報をデータバスＤＢ
ａ，ＤＢｂへ転送する。
【００１８】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体記憶装置では、次のような課題があった。 （１） Ｐ型センスアンプ３０−１内のＰＭＯＳ３１−
１，３２−１のソース側センスノードＳ１，Ｓ２がそれ
ぞれ別々のコンタクトＣ１，Ｃ２を介してセンス線ＳＬ
Ｐに接続されているため、製造上、コンタクト抵抗値に
ばらつきが生じた場合、センス動作時のセンスノードＳ
１，Ｓ２の動作に差が生じ、正常な検知・増幅動作を妨
げるという問題があった。このような問題は、他のセン
スアンプ３０−２，…，４０−１，４０−２，…のコン
タクトＣ３，Ｃ４，Ｃ５，Ｃ６，…についても同様に生
じる。
成の半導体記憶装置では、次のような課題があった。 （１） Ｐ型センスアンプ３０−１内のＰＭＯＳ３１−
１，３２−１のソース側センスノードＳ１，Ｓ２がそれ
ぞれ別々のコンタクトＣ１，Ｃ２を介してセンス線ＳＬ
Ｐに接続されているため、製造上、コンタクト抵抗値に
ばらつきが生じた場合、センス動作時のセンスノードＳ
１，Ｓ２の動作に差が生じ、正常な検知・増幅動作を妨
げるという問題があった。このような問題は、他のセン
スアンプ３０−２，…，４０−１，４０−２，…のコン
タクトＣ３，Ｃ４，Ｃ５，Ｃ６，…についても同様に生
じる。
【００１９】例えば、製造ばらつきにより、Ｐ型センス
アンプ３０−１のコンタクトＣ１の抵抗値が無限大（つ
まり、コンタクトＣ１が断線）の時のメモリセル１１−
１の記憶データ“０”の読出し動作を、図５を参照しつ
つ説明する。図５は、図２の欠陥時（コンタクトＣ１の
抵抗値が無限大）の読出し動作を示す波形図である。こ
の図は、図４の正常波形に対応している。
アンプ３０−１のコンタクトＣ１の抵抗値が無限大（つ
まり、コンタクトＣ１が断線）の時のメモリセル１１−
１の記憶データ“０”の読出し動作を、図５を参照しつ
つ説明する。図５は、図２の欠陥時（コンタクトＣ１の
抵抗値が無限大）の読出し動作を示す波形図である。こ
の図は、図４の正常波形に対応している。
【００２０】センス線ＳＬＰの電位が上昇し、センス線
ＳＬＮの電位が下降した時、センスノードＳ４，Ｓ５の
電位は同じ速さで降下する。ところが、コンタクトＣ１
の抵抗値は無限大であるので、センスノードＳ１の電位
が上昇しない。そして、Ｎ型センスアンプ４０−１にお
ける高電位側のビット線ＢＬ１b をゲートとするＮＭＯ
Ｓ４２−１がオンし、ビット線ＢＬ１a の電位を下げ
る。しかし、Ｐ型センスアンプ３０−１のセンスノード
Ｓ１をソースとするＰＭＯＳ３１−１は、該センスノー
ドＳ１の電位が上昇しないため、実質的にオフしたまま
となり、ビット線ＢＬ１b の電位を上げることができな
い。
ＳＬＮの電位が下降した時、センスノードＳ４，Ｓ５の
電位は同じ速さで降下する。ところが、コンタクトＣ１
の抵抗値は無限大であるので、センスノードＳ１の電位
が上昇しない。そして、Ｎ型センスアンプ４０−１にお
ける高電位側のビット線ＢＬ１b をゲートとするＮＭＯ
Ｓ４２−１がオンし、ビット線ＢＬ１a の電位を下げ
る。しかし、Ｐ型センスアンプ３０−１のセンスノード
Ｓ１をソースとするＰＭＯＳ３１−１は、該センスノー
ドＳ１の電位が上昇しないため、実質的にオフしたまま
となり、ビット線ＢＬ１b の電位を上げることができな
い。
【００２１】また、ＰＭＯＳ３２−１のソース側センス
ノードＳ２の電位が上昇すると、該ＰＭＯＳ３２−１が
オンし、ビット線ＢＬ１ａの電位を上げようとするが、
ＮＭＯＳ４２−１がオンしているために電位が上がらな
い。そのため、ビット線対ＢＬ１a ・ＢＬ１b の増幅動
作が行われず、正常に読出し動作ができないという問題
があった。
ノードＳ２の電位が上昇すると、該ＰＭＯＳ３２−１が
オンし、ビット線ＢＬ１ａの電位を上げようとするが、
ＮＭＯＳ４２−１がオンしているために電位が上がらな
い。そのため、ビット線対ＢＬ１a ・ＢＬ１b の増幅動
作が行われず、正常に読出し動作ができないという問題
があった。
【００２２】（２） 図６（ａ）〜（ｃ）は、図２の半
導体記憶装置のセンスアンプ群を分割動作する場合の説
明図であり、同図（ａ）は非分割動作、同図（ｂ）は２
分割動作、及び同図（ｃ）は４分割動作をそれぞれ示す
図である。図２のセンス線ＳＬＰ，ＳＬＮに対応する複
数のセンス線ＳＬ１〜ＳＬ４を共有する図２のセンスア
ンプ３０−１，３０−２，…，４０−１，４０−２，…
を複数個並べたものを、センスアンプ群８０，８０−１
〜８０−４とする。センス線ＳＬ１〜ＳＬ４は、コンタ
クトＣによって各センスアンプ群８０，８０−１〜８０
−４内のセンスアンプに接続されている。また、各セン
ス線ＳＬ１〜ＳＬ４をＶＣＣレベル側に駆動するＰＭＯ
Ｓ３６−１〜３６−４は、図２のドライバ３５内のＰＭ
ＯＳ３６に対応し、該センス線ＳＬ１〜ＳＬ４をＶＳＳ
側に駆動するＮＭＯＳ４６−１〜４６−４は、図２のド
ライバ４５内のＮＭＯＳ４６に対応している。
導体記憶装置のセンスアンプ群を分割動作する場合の説
明図であり、同図（ａ）は非分割動作、同図（ｂ）は２
分割動作、及び同図（ｃ）は４分割動作をそれぞれ示す
図である。図２のセンス線ＳＬＰ，ＳＬＮに対応する複
数のセンス線ＳＬ１〜ＳＬ４を共有する図２のセンスア
ンプ３０−１，３０−２，…，４０−１，４０−２，…
を複数個並べたものを、センスアンプ群８０，８０−１
〜８０−４とする。センス線ＳＬ１〜ＳＬ４は、コンタ
クトＣによって各センスアンプ群８０，８０−１〜８０
−４内のセンスアンプに接続されている。また、各セン
ス線ＳＬ１〜ＳＬ４をＶＣＣレベル側に駆動するＰＭＯ
Ｓ３６−１〜３６−４は、図２のドライバ３５内のＰＭ
ＯＳ３６に対応し、該センス線ＳＬ１〜ＳＬ４をＶＳＳ
側に駆動するＮＭＯＳ４６−１〜４６−４は、図２のド
ライバ４５内のＮＭＯＳ４６に対応している。
【００２３】図６（ａ）の非分割動作の場合、センス線
ＳＬ１，ＳＬ２はコンタクトＣによってセンスアンプ群
８０内の全てのセンスアンプに接続されている。そのた
め、図２のビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，…の充放電の大きな負荷をセンス線ＳＬ１，
ＳＬ２を介して駆動しなければならないので、センス動
作を高速に行わせるためには、該センス線ＳＬ１，ＳＬ
２の配線幅を太くして該センス線ＳＬ１，ＳＬ２の寄生
抵抗を小さくしなければならない。しかも、ビット線対
ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，…の充放電
の大きな負荷を駆動するため、トランジスタサイズの大
きなドライバ用ＰＭＯＳ３６−１，３６−２及びＮＭＯ
Ｓ４６−１，４６−２を設けなければならない。
ＳＬ１，ＳＬ２はコンタクトＣによってセンスアンプ群
８０内の全てのセンスアンプに接続されている。そのた
め、図２のビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，…の充放電の大きな負荷をセンス線ＳＬ１，
ＳＬ２を介して駆動しなければならないので、センス動
作を高速に行わせるためには、該センス線ＳＬ１，ＳＬ
２の配線幅を太くして該センス線ＳＬ１，ＳＬ２の寄生
抵抗を小さくしなければならない。しかも、ビット線対
ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，…の充放電
の大きな負荷を駆動するため、トランジスタサイズの大
きなドライバ用ＰＭＯＳ３６−１，３６−２及びＮＭＯ
Ｓ４６−１，４６−２を設けなければならない。
【００２４】図６（ｂ）の２分割動作、或いは図６
（ｃ）の４分割動作の場合、センス制御信号によって複
数のＰＭＯＳ３６−１〜３６−４及びＮＭＯＳ４６−１
〜４６−４をオン、オフ動作させて複数のセンスアンプ
群８０−１〜８０−４を選択的に動作させるために、該
センスアンプ群８０−１〜８０−４間で、配線幅の太い
複数のセンス線ＳＬ１〜ＳＬ４を交差配置しなければな
らない。そのため、パターン面積が大きくなるという問
題があった。
（ｃ）の４分割動作の場合、センス制御信号によって複
数のＰＭＯＳ３６−１〜３６−４及びＮＭＯＳ４６−１
〜４６−４をオン、オフ動作させて複数のセンスアンプ
群８０−１〜８０−４を選択的に動作させるために、該
センスアンプ群８０−１〜８０−４間で、配線幅の太い
複数のセンス線ＳＬ１〜ＳＬ４を交差配置しなければな
らない。そのため、パターン面積が大きくなるという問
題があった。
【００２５】本発明は、前記従来技術が持っていた課題
として （１）各センスアンプ３０−１，３０−２，…，４０−
１，４０−２，…のセンスノードＳ１〜Ｓ６，…がパタ
ーンレイアウト上、別ノードになっていてそれぞれ別の
コンタクトＣ１〜Ｃ６，…でセンス線ＳＬＰ，ＳＬＮに
接続する構造であるため、該コンタクトＣ１〜Ｃ６，…
の抵抗値の製造ばらつきによってセンス動作が不安定に
なること、 （２）センス線ＳＬ１〜ＳＬ４をセンスアンプ群８０，
８０−１〜８０−４の遠端から駆動する方式では、該セ
ンス線ＳＬ１〜ＳＬ４の寄生抵抗を下げるために、配線
幅の太い配線を用いて各センスアンプ群８０，８０−１
〜８０−４内に配置しなければならず、しかもそのセン
ス線ＳＬ１〜ＳＬ４を大きなトランジスタサイズのドラ
イバ用ＰＭＯＳ３６−１〜３６−４及びＮＭＯＳ４６−
１〜４６−４を用いて駆動しなければならないので、パ
ターン面積が大きくなってしまう、という点について解
決した半導体記憶装置を提供するものである。
として （１）各センスアンプ３０−１，３０−２，…，４０−
１，４０−２，…のセンスノードＳ１〜Ｓ６，…がパタ
ーンレイアウト上、別ノードになっていてそれぞれ別の
コンタクトＣ１〜Ｃ６，…でセンス線ＳＬＰ，ＳＬＮに
接続する構造であるため、該コンタクトＣ１〜Ｃ６，…
の抵抗値の製造ばらつきによってセンス動作が不安定に
なること、 （２）センス線ＳＬ１〜ＳＬ４をセンスアンプ群８０，
８０−１〜８０−４の遠端から駆動する方式では、該セ
ンス線ＳＬ１〜ＳＬ４の寄生抵抗を下げるために、配線
幅の太い配線を用いて各センスアンプ群８０，８０−１
〜８０−４内に配置しなければならず、しかもそのセン
ス線ＳＬ１〜ＳＬ４を大きなトランジスタサイズのドラ
イバ用ＰＭＯＳ３６−１〜３６−４及びＮＭＯＳ４６−
１〜４６−４を用いて駆動しなければならないので、パ
ターン面積が大きくなってしまう、という点について解
決した半導体記憶装置を提供するものである。
【００２６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、主表面を有する半導
体基板を備えた半導体記憶装置において、前記主表面上
に形成され、第１のビット線と第２のビット線とから構
成された第１のビット線対と、前記第１のビット線に接
続され、前記第１と第２のビット線間に第１の電位差を
生じさせる第１のメモリセルと、前記主表面上に形成さ
れ、第３のビット線と第４のビット線とから構成された
第２のビット線対と、前記第３のビット線に接続され、
前記第３と第４のビット線間に第２の電位差を生じさせ
る第２のメモリセルと、前記第１のビット線に一方の電
極が接続され、前記第２のビット線に制御電極が接続さ
れ、第１のノードに他方の電極が接続された第１のＭＯ
Ｓトランジスタ、及び前記第２のビット線に一方の電極
が接続され、前記第１のビット線に制御電極が接続さ
れ、前記第１のノードに他方の電極が接続された第２の
ＭＯＳトランジスタか ら構成され、前記第１のノードに
与えられる第１のセンスアンプ制御信号に応答して前記
第１と第２のビット線間の前記第１の電位差を増幅する
第１のセンスアンプと、前記第３のビット線に一方の電
極が接続され、前記第４のビット線に制御電極が接続さ
れ、第２のノードに他方の電極が接続された第３のＭＯ
Ｓトランジスタ、及び前記第４のビット線に一方の電極
が接続され、前記第３のビット線に制御電極が接続さ
れ、前記第２のノードに他方の電極が接続された第４の
ＭＯＳトランジスタから構成され、前記第２のノードに
与えられる前記第１のセンスアンプ制御信号に応答して
前記第３と第４のビット線間の前記第２の電位差を増幅
する第２のセンスアンプと、前記第１及び第２のノード
に前記第１のセンスアンプ制御信号を与える第１のセン
スアンプ信号供給線と、前記第１及び第２のノードに接
続され、前記主表面中に形成された第１の不純物層とを
有している。 第２の発明では、第１の発明の半導体記憶
装置において、前記第１乃至第４のＭＯＳトランジスタ
は同一導電型である。
に、本発明のうちの第１の発明は、主表面を有する半導
体基板を備えた半導体記憶装置において、前記主表面上
に形成され、第１のビット線と第２のビット線とから構
成された第１のビット線対と、前記第１のビット線に接
続され、前記第１と第２のビット線間に第１の電位差を
生じさせる第１のメモリセルと、前記主表面上に形成さ
れ、第３のビット線と第４のビット線とから構成された
第２のビット線対と、前記第３のビット線に接続され、
前記第３と第４のビット線間に第２の電位差を生じさせ
る第２のメモリセルと、前記第１のビット線に一方の電
極が接続され、前記第２のビット線に制御電極が接続さ
れ、第１のノードに他方の電極が接続された第１のＭＯ
Ｓトランジスタ、及び前記第２のビット線に一方の電極
が接続され、前記第１のビット線に制御電極が接続さ
れ、前記第１のノードに他方の電極が接続された第２の
ＭＯＳトランジスタか ら構成され、前記第１のノードに
与えられる第１のセンスアンプ制御信号に応答して前記
第１と第２のビット線間の前記第１の電位差を増幅する
第１のセンスアンプと、前記第３のビット線に一方の電
極が接続され、前記第４のビット線に制御電極が接続さ
れ、第２のノードに他方の電極が接続された第３のＭＯ
Ｓトランジスタ、及び前記第４のビット線に一方の電極
が接続され、前記第３のビット線に制御電極が接続さ
れ、前記第２のノードに他方の電極が接続された第４の
ＭＯＳトランジスタから構成され、前記第２のノードに
与えられる前記第１のセンスアンプ制御信号に応答して
前記第３と第４のビット線間の前記第２の電位差を増幅
する第２のセンスアンプと、前記第１及び第２のノード
に前記第１のセンスアンプ制御信号を与える第１のセン
スアンプ信号供給線と、前記第１及び第２のノードに接
続され、前記主表面中に形成された第１の不純物層とを
有している。 第２の発明では、第１の発明の半導体記憶
装置において、前記第１乃至第４のＭＯＳトランジスタ
は同一導電型である。
【００２７】第３の発明では、第２の発明の半導体記憶
装置において、前記第１のビット線に一方の電極が接続
され、前記第２のビット線に制御電極が接続され、第３
のノードに他方の電極が接続された第５のＭＯＳトラン
ジスタ、及び前記第２のビット線に一方の電極が接続さ
れ、前記第１のビット線に制御電極が接続され、前記第
３のノードに他方の電極が接続された第６のＭＯＳトラ
ンジスタから構成され、前記第１のセンスアンプ制御信
号が与えられる期間と同じ期間に前記第３のノードに与
えられる第２のセンスアンプ制御信号に応答して前記第
１と第２のビット線間の前記第１の電位差を増幅する第
３のセンスアンプと、前記第３のビット線に一方の電極
が接続され、前記第４のビット線に制御電極が接続さ
れ、第４のノードに他方の電極が接続された第７のＭＯ
Ｓトランジスタ、及び前記第４のビット線に一方の電極
が接続され、前記第３のビット線に制御電極が接続さ
れ、前記第４のノードに他方の電極が接続された第８の
ＭＯＳトランジスタから構成され、前記第４のノードに
与えられる前記第２のセンスアンプ制御信号に応答して
前記第３と第４のビット線間の前記第２の電位差を増幅
する第４のセンスアンプと、前記第３及び第４のノード
に前記第２のセンスアンプ制御信号を与える第２ のセン
スアンプ信号供給線と、前記第３及び第４のノードに接
続され、前記主表面中に形成された第２の不純物層とを
有し、前記第５乃至第８のＭＯＳトランジスタは、前記
第１乃至第４のＭＯＳトランジスタとは反対の導電型で
ある。
装置において、前記第１のビット線に一方の電極が接続
され、前記第２のビット線に制御電極が接続され、第３
のノードに他方の電極が接続された第５のＭＯＳトラン
ジスタ、及び前記第２のビット線に一方の電極が接続さ
れ、前記第１のビット線に制御電極が接続され、前記第
３のノードに他方の電極が接続された第６のＭＯＳトラ
ンジスタから構成され、前記第１のセンスアンプ制御信
号が与えられる期間と同じ期間に前記第３のノードに与
えられる第２のセンスアンプ制御信号に応答して前記第
１と第２のビット線間の前記第１の電位差を増幅する第
３のセンスアンプと、前記第３のビット線に一方の電極
が接続され、前記第４のビット線に制御電極が接続さ
れ、第４のノードに他方の電極が接続された第７のＭＯ
Ｓトランジスタ、及び前記第４のビット線に一方の電極
が接続され、前記第３のビット線に制御電極が接続さ
れ、前記第４のノードに他方の電極が接続された第８の
ＭＯＳトランジスタから構成され、前記第４のノードに
与えられる前記第２のセンスアンプ制御信号に応答して
前記第３と第４のビット線間の前記第２の電位差を増幅
する第４のセンスアンプと、前記第３及び第４のノード
に前記第２のセンスアンプ制御信号を与える第２ のセン
スアンプ信号供給線と、前記第３及び第４のノードに接
続され、前記主表面中に形成された第２の不純物層とを
有し、前記第５乃至第８のＭＯＳトランジスタは、前記
第１乃至第４のＭＯＳトランジスタとは反対の導電型で
ある。
【００２８】第４の発明では、第３の発明の半導体記憶
装置において、前記第１のノードと前記第１のセンスア
ンプ信号供給線との間に配置された第１の制御用トラン
ジスタと、前記第２のノードと前記第１のセンスアンプ
信号供給線との間に配置された第２の制御用トランジス
タと、前記第３のノードと前記第２のセンスアンプ信号
供給線との間に配置された第３の制御用トランジスタ
と、前記第４のノードと前記第２のセンスアンプ信号供
給線との間に配置された第４の制御用トランジスタとを
備え、前記第１乃至第４の制御用トランジスタは、前記
第１及び第２のセンスアンプ制御信号が前記第１及び第
２のセンスアンプ信号供給線にそれぞれ与えられている
間、オン状態である。
装置において、前記第１のノードと前記第１のセンスア
ンプ信号供給線との間に配置された第１の制御用トラン
ジスタと、前記第２のノードと前記第１のセンスアンプ
信号供給線との間に配置された第２の制御用トランジス
タと、前記第３のノードと前記第２のセンスアンプ信号
供給線との間に配置された第３の制御用トランジスタ
と、前記第４のノードと前記第２のセンスアンプ信号供
給線との間に配置された第４の制御用トランジスタとを
備え、前記第１乃至第４の制御用トランジスタは、前記
第１及び第２のセンスアンプ制御信号が前記第１及び第
２のセンスアンプ信号供給線にそれぞれ与えられている
間、オン状態である。
【００２９】
【作用】第１及び第２の発明によれば、以上のように半
導体記憶装置を構成したので、例えば、第１のメモリセ
ルに記憶されたデータの読出し時において、該第１のメ
モリセルによって第１と第２のビット線間に第１の電位
差が生じる。そして、第１のセンスアンプ信号供給線か
ら供給された第１のセンスアンプ制御信号が、第１の不
純物層で相互に接続された第１及び第２のノードに与え
られると、第１と第２のビット線間の第１の電位差が第
１のセンスアンプによって増幅される。 第３の発明によ
れば、例えば、第１のメモリセルに記憶されたデータの
読出し時において、第１のセンスアンプ制御信号が与え
られる期間と同じ期間に、第２のセンスアンプ信号供給
線から供給された第２のセンスアンプ制御信号が、第２
の不純物層で相互に接続された第３及び第４のノードに
与えられると、前記第１と第２のビット線間の第１の電
位差が第３のセンスアンプによって増幅される。 第４の
発明によれば、前記第１及び第２のセンスアンプ制御信
号が第１及び第２のセンスアンプ信号供給線にそれぞれ
与えられている間、第１〜第４の制御用トランジスタが
オン状態になり、第１、第２のノードと第１のセンスア
ンプ信号 供給線とが電気的に接続されると共に、第３、
第４のノードと第２のセンスアンプ信号供給線とが電気
的に接続される。
導体記憶装置を構成したので、例えば、第１のメモリセ
ルに記憶されたデータの読出し時において、該第１のメ
モリセルによって第１と第２のビット線間に第１の電位
差が生じる。そして、第１のセンスアンプ信号供給線か
ら供給された第１のセンスアンプ制御信号が、第１の不
純物層で相互に接続された第１及び第２のノードに与え
られると、第１と第２のビット線間の第１の電位差が第
１のセンスアンプによって増幅される。 第３の発明によ
れば、例えば、第１のメモリセルに記憶されたデータの
読出し時において、第１のセンスアンプ制御信号が与え
られる期間と同じ期間に、第２のセンスアンプ信号供給
線から供給された第２のセンスアンプ制御信号が、第２
の不純物層で相互に接続された第３及び第４のノードに
与えられると、前記第１と第２のビット線間の第１の電
位差が第３のセンスアンプによって増幅される。 第４の
発明によれば、前記第１及び第２のセンスアンプ制御信
号が第１及び第２のセンスアンプ信号供給線にそれぞれ
与えられている間、第１〜第４の制御用トランジスタが
オン状態になり、第１、第２のノードと第１のセンスア
ンプ信号 供給線とが電気的に接続されると共に、第３、
第４のノードと第２のセンスアンプ信号供給線とが電気
的に接続される。
【００３０】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体記憶装置の
要部の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。
要部の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。
【００３１】この半導体記憶装置は、従来の図２と同様
に、メモリセルアレイ１０と、ビット線用プリチャージ
信号ＢＰによってビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ
２a・ＢＬ２ b ，…をＶＣＣ／２レベルにプリチャージ
するプリチャージ回路２０−１，２０−２，…と、セン
ス制御信号ＳＣＰによって第１のセンスアンプ信号供給
線であるセンス線ＳＬＰをＶＣＣレベルに駆動するドラ
イバ３５と、センス制御信号ＳＣＮによって第２のセン
スアンプ信号供給線であるセンス線ＳＬＮをＶＳＳレベ
ルに駆動するドライバ４５とを、備えている。さらに、
センス線用プリチャージ信号ＳＰによってセンス線ＳＬ
Ｐ，ＳＬＮをＶＣＣ／２レベルにプリチャージするプリ
チャージ回路５０と、選択信号ＹＤ１，ＹＤ２，…によ
ってビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２
b ，…上のデータをデータバスＤＢａ，ＤＢｂへ転送す
るトランスファゲート６０−１，６０−２，…と、デー
タバス用プリチャージ信号ＤＰによってデータバスＤＢ
ａ，ＤＢｂをＶＣＣ／２レベルにプリチャージするプリ
チャージ回路７０とが、設けられている。
に、メモリセルアレイ１０と、ビット線用プリチャージ
信号ＢＰによってビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ
２a・ＢＬ２ b ，…をＶＣＣ／２レベルにプリチャージ
するプリチャージ回路２０−１，２０−２，…と、セン
ス制御信号ＳＣＰによって第１のセンスアンプ信号供給
線であるセンス線ＳＬＰをＶＣＣレベルに駆動するドラ
イバ３５と、センス制御信号ＳＣＮによって第２のセン
スアンプ信号供給線であるセンス線ＳＬＮをＶＳＳレベ
ルに駆動するドライバ４５とを、備えている。さらに、
センス線用プリチャージ信号ＳＰによってセンス線ＳＬ
Ｐ，ＳＬＮをＶＣＣ／２レベルにプリチャージするプリ
チャージ回路５０と、選択信号ＹＤ１，ＹＤ２，…によ
ってビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２
b ，…上のデータをデータバスＤＢａ，ＤＢｂへ転送す
るトランスファゲート６０−１，６０−２，…と、デー
タバス用プリチャージ信号ＤＰによってデータバスＤＢ
ａ，ＤＢｂをＶＣＣ／２レベルにプリチャージするプリ
チャージ回路７０とが、設けられている。
【００３２】そして、この半導体記憶装置が従来の図２
と異なる点は、図２のＰ型センスアンプ３０−１，３０
−２，…とＮ型センスアンプ４０−１，４０−２，…に
代えて、異なる配線構造のＰ型センスアンプ１３０−
１，１３０−２，…とＮ型センスアンプ１４０−１，１
４０−２，…とを設けている。
と異なる点は、図２のＰ型センスアンプ３０−１，３０
−２，…とＮ型センスアンプ４０−１，４０−２，…に
代えて、異なる配線構造のＰ型センスアンプ１３０−
１，１３０−２，…とＮ型センスアンプ１４０−１，１
４０−２，…とを設けている。
【００３３】各Ｐ型センスアンプ１３０−１，１３０−
２，…のセンスノードＳ１とＳ２、Ｓ２とＳ３、…を第
１の不純物層（例えば、拡散層）Ｄ１で相互に接続して
いる。即ち、第１のＰ型センスアンプ１３０−１は、２
つのＰＭＯＳ１３１−１，１３２−１を有し、該第２の
ＰＭＯＳ１３１−１のゲートが第１のビット線ＢＬ１a
に、ドレインが第２のビット線ＢＬ１b に、ソース側セ
ンスノードＳ１が拡散層Ｄ１にそれぞれ接続されてい
る。他方の第１のＰＭＯＳ１３２−１のゲートはビット
線ＢＬ１b に、ドレインがビット線ＢＬ１a に、ソース
側センスノードＳ２が拡散層Ｄ１に、それぞれ接続され
ている。
２，…のセンスノードＳ１とＳ２、Ｓ２とＳ３、…を第
１の不純物層（例えば、拡散層）Ｄ１で相互に接続して
いる。即ち、第１のＰ型センスアンプ１３０−１は、２
つのＰＭＯＳ１３１−１，１３２−１を有し、該第２の
ＰＭＯＳ１３１−１のゲートが第１のビット線ＢＬ１a
に、ドレインが第２のビット線ＢＬ１b に、ソース側セ
ンスノードＳ１が拡散層Ｄ１にそれぞれ接続されてい
る。他方の第１のＰＭＯＳ１３２−１のゲートはビット
線ＢＬ１b に、ドレインがビット線ＢＬ１a に、ソース
側センスノードＳ２が拡散層Ｄ１に、それぞれ接続され
ている。
【００３４】同様に、第２のＰ型センスアンプ１３０−
２は、２つのＰＭＯＳ１３１−２，１３２−２を有し、
一方の第４のＰＭＯＳ１３１−２のゲートが第３のビッ
ト線ＢＬ２ a に、ドレインが第４のビット線ＢＬ２
b に、ソース側センスノードＳ２が拡散層Ｄ１に、それ
ぞれ接続されている。他方の第３のＰＭＯＳ１３２−２
のゲートはビット線ＢＬ２ b に、ドレインがビット線Ｂ
Ｌ２a に、ソース側センスノードＳ３が拡散層Ｄ１に、
それぞれ接続されている。
２は、２つのＰＭＯＳ１３１−２，１３２−２を有し、
一方の第４のＰＭＯＳ１３１−２のゲートが第３のビッ
ト線ＢＬ２ a に、ドレインが第４のビット線ＢＬ２
b に、ソース側センスノードＳ２が拡散層Ｄ１に、それ
ぞれ接続されている。他方の第３のＰＭＯＳ１３２−２
のゲートはビット線ＢＬ２ b に、ドレインがビット線Ｂ
Ｌ２a に、ソース側センスノードＳ３が拡散層Ｄ１に、
それぞれ接続されている。
【００３５】各Ｎ型センスアンプ１４０−１，１４０−
２，…は、それらのソースノードＳ４とＳ５、Ｓ５とＳ
６、…が第２の不純物層（例えば、拡散層）Ｄ２で相互
に接続されている。即ち、第３のＮ型センスアンプ１４
０−１は２つのＮＭＯＳ１４１−１，１４２−１を有
し、一方の第６のＮＭＯＳ１４１−１のゲートはビット
線ＢＬ１a に、ドレインがビット線ＢＬ１b に、ソース
側のソースノードＳ４が拡散層Ｄ２に、それぞれ接続さ
れている。他方の第５のＮＭＯＳ１４２−１のゲートは
ビット線ＢＬ１b に、ドレインがビット線ＢＬ１a に、
ソース側のソースノードＳ５が拡散層Ｄ２に、それぞれ
接続されている。
２，…は、それらのソースノードＳ４とＳ５、Ｓ５とＳ
６、…が第２の不純物層（例えば、拡散層）Ｄ２で相互
に接続されている。即ち、第３のＮ型センスアンプ１４
０−１は２つのＮＭＯＳ１４１−１，１４２−１を有
し、一方の第６のＮＭＯＳ１４１−１のゲートはビット
線ＢＬ１a に、ドレインがビット線ＢＬ１b に、ソース
側のソースノードＳ４が拡散層Ｄ２に、それぞれ接続さ
れている。他方の第５のＮＭＯＳ１４２−１のゲートは
ビット線ＢＬ１b に、ドレインがビット線ＢＬ１a に、
ソース側のソースノードＳ５が拡散層Ｄ２に、それぞれ
接続されている。
【００３６】同様に、第４のＮ型センスアンプ１４０−
２は、２つのＮＭＯＳ１４１−２，１４２−２を有し、
一方の第８のＮＭＯＳ１４１−２のゲートがビット線Ｂ
Ｌ２a に、ドレインがビット線ＢＬ２b に、ソース側の
ソースノードＳ５が拡散層Ｄ２に、それぞれ接続されて
いる。他方の第７のＮＭＯＳ１４２−２のゲートはビッ
ト線ＢＬ２b に、ドレインがビット線ＢＬ２a に、ソー
ス側のソースノードＳ６が拡散層Ｄ２に、それぞれ接続
されている。
２は、２つのＮＭＯＳ１４１−２，１４２−２を有し、
一方の第８のＮＭＯＳ１４１−２のゲートがビット線Ｂ
Ｌ２a に、ドレインがビット線ＢＬ２b に、ソース側の
ソースノードＳ５が拡散層Ｄ２に、それぞれ接続されて
いる。他方の第７のＮＭＯＳ１４２−２のゲートはビッ
ト線ＢＬ２b に、ドレインがビット線ＢＬ２a に、ソー
ス側のソースノードＳ６が拡散層Ｄ２に、それぞれ接続
されている。
【００３７】拡散層Ｄ１は、各Ｐ型センスアンプ１３０
−１，１３０−２，…側のコンタクトＣ１，Ｃ２，Ｃ
３，…を介してセンス線ＳＬＰに接続されている。同様
に、拡散層Ｄ２は、各Ｎ型センスアンプ１４０−１，１
４０−２，…側のコンタクトＣ４，Ｃ５，Ｃ６，…を介
してセンス線ＳＬＮに接続されている。図７は、図１中
のＰ型センスアンプ１３０−１，１３０−２，…のパタ
ーン例を示す図である。
−１，１３０−２，…側のコンタクトＣ１，Ｃ２，Ｃ
３，…を介してセンス線ＳＬＰに接続されている。同様
に、拡散層Ｄ２は、各Ｎ型センスアンプ１４０−１，１
４０−２，…側のコンタクトＣ４，Ｃ５，Ｃ６，…を介
してセンス線ＳＬＮに接続されている。図７は、図１中
のＰ型センスアンプ１３０−１，１３０−２，…のパタ
ーン例を示す図である。
【００３８】例えば、半導体基板の主表面上に配置され
てポリＳｉで形成された各ビット線対ＢＬ１a ・ＢＬ１
b ，ＢＬ２a ・ＢＬ２ b ，…間には、各センスアンプ１
３０−１，１３０−２，…が形成されている。ＰＭＯＳ
１３１−１は、ゲートＧがコンタクトＣを介してビット
線ＢＬ１a に接続され、ドレインがコンタクトＣを介し
てビット線ＢＬ１b に接続され、さらにソース側センス
ノードＳ１が半導体基板の主表面中に形成された拡散層
Ｄ１に接続されている。この拡散層Ｄ１は、コンタクト
Ｃ１を介して例えばアルミニウム（Ａｌ）からなるセン
ス線ＳＬＰに接続されている。他のＰＭＯＳ１３２−
１，１３１−２，１３２−２，…も同様の配置構造であ
る。
てポリＳｉで形成された各ビット線対ＢＬ１a ・ＢＬ１
b ，ＢＬ２a ・ＢＬ２ b ，…間には、各センスアンプ１
３０−１，１３０−２，…が形成されている。ＰＭＯＳ
１３１−１は、ゲートＧがコンタクトＣを介してビット
線ＢＬ１a に接続され、ドレインがコンタクトＣを介し
てビット線ＢＬ１b に接続され、さらにソース側センス
ノードＳ１が半導体基板の主表面中に形成された拡散層
Ｄ１に接続されている。この拡散層Ｄ１は、コンタクト
Ｃ１を介して例えばアルミニウム（Ａｌ）からなるセン
ス線ＳＬＰに接続されている。他のＰＭＯＳ１３２−
１，１３１−２，１３２−２，…も同様の配置構造であ
る。
【００３９】図１のＮ型センスアンプ１４０−１，１４
０−２，…も図７と同様の配置構造である。図８は、図
１の読出し動作の波形図であり、この図を参照しつつ、
例えばメモリセル１１−１に記憶されたデータ“０”の
読出し動作を説明する。例えば、製造ばらつきによって
コンタクトＣ１の抵抗値が無限大（コンタクトＣ１が切
断状態）のときの動作を説明する。
０−２，…も図７と同様の配置構造である。図８は、図
１の読出し動作の波形図であり、この図を参照しつつ、
例えばメモリセル１１−１に記憶されたデータ“０”の
読出し動作を説明する。例えば、製造ばらつきによって
コンタクトＣ１の抵抗値が無限大（コンタクトＣ１が切
断状態）のときの動作を説明する。
【００４０】まず、ビット線用プリチャージ信号ＢＰ、
センス線用プリチャージ信号ＳＰ、及びデータバス用プ
リチャージ信号ＤＰをＶＣＣレベルとし、プリチャージ
回路２０−１，２０−２，…によって各ビット線対ＢＬ
１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b ，…をＶＣＣ／２
レベルにプリチャージする。その後、ビット線用プリチ
ャージ信号ＢＰをＶＳＳレベルにし、プリチャージ回路
２０−１，２０−２，…をオフ状態にしてビット線対Ｂ
Ｌ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b ，…のプリチャ
ージを終了する。そして、ワード線ＷＬ１を立ち上げる
と、メモリセル１１−１，…がオン状態となり、該メモ
リセル１１−１のデータ“０”により、ビット線ＢＬ１
a の電位が下がり、該ビット線対ＢＬ１a ・ＢＬ１b 間
には微小電位差が生じる。
センス線用プリチャージ信号ＳＰ、及びデータバス用プ
リチャージ信号ＤＰをＶＣＣレベルとし、プリチャージ
回路２０−１，２０−２，…によって各ビット線対ＢＬ
１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b ，…をＶＣＣ／２
レベルにプリチャージする。その後、ビット線用プリチ
ャージ信号ＢＰをＶＳＳレベルにし、プリチャージ回路
２０−１，２０−２，…をオフ状態にしてビット線対Ｂ
Ｌ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b ，…のプリチャ
ージを終了する。そして、ワード線ＷＬ１を立ち上げる
と、メモリセル１１−１，…がオン状態となり、該メモ
リセル１１−１のデータ“０”により、ビット線ＢＬ１
a の電位が下がり、該ビット線対ＢＬ１a ・ＢＬ１b 間
には微小電位差が生じる。
【００４１】次に、センス線用プリチャージ信号ＳＰを
ＶＳＳレベルに下げ、プリチャージ回路５０をオフ状態
にしてセンス線ＳＬＰ，ＳＬＮのプリチャージを終了す
る。このとき、コンタクトＣ１の抵抗値は無限大である
ので、センス線ＳＬＰからコンタクトＣ１を介してＰＭ
ＯＳ３１−１のソース側センスノードＳ１への電荷の供
給はないが、拡散層Ｄ１で相互に接続しているセンスノ
ードＳ２，Ｓ３よりセンスノードＳ１へ電荷が供給され
るため、Ｐ型センスアンプ１３０−１の正常なセンス動
作が可能となる。
ＶＳＳレベルに下げ、プリチャージ回路５０をオフ状態
にしてセンス線ＳＬＰ，ＳＬＮのプリチャージを終了す
る。このとき、コンタクトＣ１の抵抗値は無限大である
ので、センス線ＳＬＰからコンタクトＣ１を介してＰＭ
ＯＳ３１−１のソース側センスノードＳ１への電荷の供
給はないが、拡散層Ｄ１で相互に接続しているセンスノ
ードＳ２，Ｓ３よりセンスノードＳ１へ電荷が供給され
るため、Ｐ型センスアンプ１３０−１の正常なセンス動
作が可能となる。
【００４２】Ｐ型センスアンプ１３０−１でビット線対
ＢＬ１a ・ＢＬ１b を充分増幅した後、データバス用プ
リチャージ信号ＤＰをＶＳＳレベルにし、プリチャージ
回路７０をオフ状態にしてデータバスＤＢａ，ＤＢｂの
プリチャージを終了した後、データバス転送用の選択信
号ＹＤ１を立ち上げる。すると、トランスファゲート６
０−１がオン状態なり、該トランスファゲート６０−１
を介してビット線情報がデータバスＤＢａ，ＤＢｂへ転
送される。
ＢＬ１a ・ＢＬ１b を充分増幅した後、データバス用プ
リチャージ信号ＤＰをＶＳＳレベルにし、プリチャージ
回路７０をオフ状態にしてデータバスＤＢａ，ＤＢｂの
プリチャージを終了した後、データバス転送用の選択信
号ＹＤ１を立ち上げる。すると、トランスファゲート６
０−１がオン状態なり、該トランスファゲート６０−１
を介してビット線情報がデータバスＤＢａ，ＤＢｂへ転
送される。
【００４３】この第１の実施例では、各センスアンプ１
３０−１，１３０−２，…，１４０−１，１４０−２，
…内の隣接するＰＭＯＳ１３１−１・１３２−１，１３
１−２・１３２−２，…のソース側センスノードＳ１と
Ｓ２、Ｓ２とＳ３、…を拡散層Ｄ１で相互に接続し、さ
らに各Ｎ型センスアンプ１４０−１，１４０−２，…内
の隣接するＮＭＯＳ１４１−１・１４２−１，１４１−
２・１４２−２，…のソース側センスノードＳ４とＳ
５、Ｓ５とＳ６、…を拡散層Ｄ２で相互に接続してい
る。そのため、コンタクＣ１〜Ｃ６，…の抵抗値のばら
つきによる読出し時の誤動作（不安定動作）を的確に防
止することができる。
３０−１，１３０−２，…，１４０−１，１４０−２，
…内の隣接するＰＭＯＳ１３１−１・１３２−１，１３
１−２・１３２−２，…のソース側センスノードＳ１と
Ｓ２、Ｓ２とＳ３、…を拡散層Ｄ１で相互に接続し、さ
らに各Ｎ型センスアンプ１４０−１，１４０−２，…内
の隣接するＮＭＯＳ１４１−１・１４２−１，１４１−
２・１４２−２，…のソース側センスノードＳ４とＳ
５、Ｓ５とＳ６、…を拡散層Ｄ２で相互に接続してい
る。そのため、コンタクＣ１〜Ｃ６，…の抵抗値のばら
つきによる読出し時の誤動作（不安定動作）を的確に防
止することができる。
【００４４】第２の実施例 図９は、本発明の第２の実施例を示す半導体記憶装置の
要部の回路図であり、図１中の要素と共通の要素には共
通の符号が付されている。この半導体記憶装置では、図
１のセンス線ＳＬＰ，ＳＬＮ及びそれを駆動するための
ドライバ３５，４５に代えて、図１のドライバ用ＰＭＯ
Ｓ３６に対応する複数の第１、第２、…のセンス制御用
トランジスタ（例えば、ＰＭＯＳ）３６−１〜３６−
３，…を各Ｐ型センスアンプ１３０−１，１３０−２，
…毎に分散配置している。また、図１のセンス線ＳＬＮ
及びドライバ４５に代えて、該ドライバ用ＮＭＯＳ４６
に対応する複数の第３、第４、…のセンス制御用トラン
ジスタ（例えば、ＮＭＯＳ）４６−１〜４６−３，…を
各Ｎ型センスアンプ１４０−１，１４０−２，…毎に分
散配置している。さらに、図１のセンス線ＳＬＰ，ＳＬ
Ｎに代えて、センス制御信号ＳＣＰ，ＳＣＮの各信号
線、電源電位ＶＣＣ配線、及び接地電位ＶＳＳ配線を、
各Ｐ型センスアンプ１３０−１，１３０−２，…及びＮ
型センスアンプ１４０−１，１４０−２，…間に配置し
ている。
要部の回路図であり、図１中の要素と共通の要素には共
通の符号が付されている。この半導体記憶装置では、図
１のセンス線ＳＬＰ，ＳＬＮ及びそれを駆動するための
ドライバ３５，４５に代えて、図１のドライバ用ＰＭＯ
Ｓ３６に対応する複数の第１、第２、…のセンス制御用
トランジスタ（例えば、ＰＭＯＳ）３６−１〜３６−
３，…を各Ｐ型センスアンプ１３０−１，１３０−２，
…毎に分散配置している。また、図１のセンス線ＳＬＮ
及びドライバ４５に代えて、該ドライバ用ＮＭＯＳ４６
に対応する複数の第３、第４、…のセンス制御用トラン
ジスタ（例えば、ＮＭＯＳ）４６−１〜４６−３，…を
各Ｎ型センスアンプ１４０−１，１４０−２，…毎に分
散配置している。さらに、図１のセンス線ＳＬＰ，ＳＬ
Ｎに代えて、センス制御信号ＳＣＰ，ＳＣＮの各信号
線、電源電位ＶＣＣ配線、及び接地電位ＶＳＳ配線を、
各Ｐ型センスアンプ１３０−１，１３０−２，…及びＮ
型センスアンプ１４０−１，１４０−２，…間に配置し
ている。
【００４５】センス制御信号ＳＣＰ，ＳＣＮは、それぞ
れドライバ１５１，１５２より供給される。拡散層Ｄ
１，Ｄ２には、プリチャージ信号ＳＰにより該拡散層Ｄ
１，Ｄ２をＶＣＣ／２レベルにプリチャージするプリチ
ャージ回路５０が接続されている。
れドライバ１５１，１５２より供給される。拡散層Ｄ
１，Ｄ２には、プリチャージ信号ＳＰにより該拡散層Ｄ
１，Ｄ２をＶＣＣ／２レベルにプリチャージするプリチ
ャージ回路５０が接続されている。
【００４６】図１０は、図９の読出し動作の波形図であ
り、この図を参照しつつ、例えばメモリセル１１−１に
記憶されたデータ“０”の読出し動作について説明す
る。ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２
b ，…のプリチャージから該ビット線対ＢＬ１a ・ＢＬ
１b 間に電位差が生じるまでは、第１の実施例と同様の
動作となる。その後、プリチャージ信号ＳＰをＶＳＳレ
ベルにし、プリチャージ回路５０をオフ状態にして拡散
層Ｄ１，Ｄ２のプリチャージを終了する。そして、ドラ
イバ１５１によってセンス制御信号ＳＣＰを立ち下げる
と、センス制御用ＰＭＯＳ３６−１〜３６−３，…がオ
ンし、拡散Ｄ１がＶＣＣレベルへ上昇する。同時に、ド
ライバ１５２によってセンス制御信号ＳＣＮを立ち上げ
てセンス制御用ＮＭＯＳ４６−１〜４６−３，…をオン
すると、拡散層Ｄ２がＶＳＳレベルになる。これによ
り、Ｐ型センスアンプ１３０−１及びＮ型センスアンプ
１４０−１によってビット線対ＢＬ１a ・ＢＬ１b 間の
電位差が増幅され、第１の実施例と同様に、トランスフ
ァゲート６０−１を介してデータバスＤＢａ，ＤＢｂへ
データ転送が行われる。
り、この図を参照しつつ、例えばメモリセル１１−１に
記憶されたデータ“０”の読出し動作について説明す
る。ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２
b ，…のプリチャージから該ビット線対ＢＬ１a ・ＢＬ
１b 間に電位差が生じるまでは、第１の実施例と同様の
動作となる。その後、プリチャージ信号ＳＰをＶＳＳレ
ベルにし、プリチャージ回路５０をオフ状態にして拡散
層Ｄ１，Ｄ２のプリチャージを終了する。そして、ドラ
イバ１５１によってセンス制御信号ＳＣＰを立ち下げる
と、センス制御用ＰＭＯＳ３６−１〜３６−３，…がオ
ンし、拡散Ｄ１がＶＣＣレベルへ上昇する。同時に、ド
ライバ１５２によってセンス制御信号ＳＣＮを立ち上げ
てセンス制御用ＮＭＯＳ４６−１〜４６−３，…をオン
すると、拡散層Ｄ２がＶＳＳレベルになる。これによ
り、Ｐ型センスアンプ１３０−１及びＮ型センスアンプ
１４０−１によってビット線対ＢＬ１a ・ＢＬ１b 間の
電位差が増幅され、第１の実施例と同様に、トランスフ
ァゲート６０−１を介してデータバスＤＢａ，ＤＢｂへ
データ転送が行われる。
【００４７】この第２の実施例では、図１のコンタクト
Ｃ１〜Ｃ６，…に代えてセンス制御用ＰＭＯＳ３６−１
〜３６−３，…、及びＮＭＯＳ４６−１〜４６−３，…
を設けたので、センス制御信号ＳＣＰ，ＳＣＮの信号線
と拡散層Ｄ１，Ｄ２との間の図１のようなコンタクト抵
抗を気にする必要がなくなるため、設計が容易となる。
しかも、図１のセンス線ＳＬＰ，ＳＬＮに比べてセンス
制御信号ＳＣＰ，ＳＣＮの信号線の容量が極めて小さい
ため、それを駆動するためのドライバ１５１，１５２を
小さくできる。さらに、電源電位ＶＣＣ及び接地電位Ｖ
ＳＳの配線を各センスアンプ１３０−１，１３０−２，
…，１４０−１，１４０−２，…にまたがり直線的に配
線できるので、そのレイアウト設計が容易になる。その
他に、図１１（ａ）〜（ｃ）に示すような利点もある。
Ｃ１〜Ｃ６，…に代えてセンス制御用ＰＭＯＳ３６−１
〜３６−３，…、及びＮＭＯＳ４６−１〜４６−３，…
を設けたので、センス制御信号ＳＣＰ，ＳＣＮの信号線
と拡散層Ｄ１，Ｄ２との間の図１のようなコンタクト抵
抗を気にする必要がなくなるため、設計が容易となる。
しかも、図１のセンス線ＳＬＰ，ＳＬＮに比べてセンス
制御信号ＳＣＰ，ＳＣＮの信号線の容量が極めて小さい
ため、それを駆動するためのドライバ１５１，１５２を
小さくできる。さらに、電源電位ＶＣＣ及び接地電位Ｖ
ＳＳの配線を各センスアンプ１３０−１，１３０−２，
…，１４０−１，１４０−２，…にまたがり直線的に配
線できるので、そのレイアウト設計が容易になる。その
他に、図１１（ａ）〜（ｃ）に示すような利点もある。
【００４８】図１１（ａ）〜（ｃ）は、図９の分割動作
を説明するための図であり、同図（ａ）は非分割動作、
同図（ｂ）２分割動作、及び同図（ｃ）は４分割動作を
示す図であり、これらは従来の図６（ａ）〜（ｃ）に対
応している。
を説明するための図であり、同図（ａ）は非分割動作、
同図（ｂ）２分割動作、及び同図（ｃ）は４分割動作を
示す図であり、これらは従来の図６（ａ）〜（ｃ）に対
応している。
【００４９】図１１（ａ）の非分割動作では、図９のセ
ンスアンプ１３０−１，１３０−２，…，１４０−１，
１４０−２，…を複数個並べたセンスアンプ群８０を、
ドライバ１５１，１５２でそれぞれ駆動するようになっ
ている。
ンスアンプ１３０−１，１３０−２，…，１４０−１，
１４０−２，…を複数個並べたセンスアンプ群８０を、
ドライバ１５１，１５２でそれぞれ駆動するようになっ
ている。
【００５０】図１１（ｂ）の２分割動作の場合、各セン
スアンプ群８０−１，８０−２を、各ドライバ１５１−
１，１５２−１と１５１−２，１５２−２とで交互に動
作させることにより、２分割動作が行われる。図１１
（Ｃ）の４分割動作の場合、各センスアンプ群８０−１
〜８０−４毎に設けたドライバ１５１−１・１５２−１
〜１５１−４・１５２−４対で、該センスアンプ群８０
−１〜８０−４を交互に駆動することによって４分割動
作が行われる。図１１（ｂ），（ｃ）に示すように、複
数のセンスアンプ群８０−１〜８０−４を選択的に動作
させる場合、各センスアンプ群８０−１〜８０−４にま
たがり配置した電源電位ＶＣＣ及び接地電位ＶＳＳの配
線を直線的に配線でき、従来の図６（ｂ），（ｃ）のよ
うな信号線の交差配置をする必要がないので、小さなパ
ターン面積で分割動作を行わせることができる。
スアンプ群８０−１，８０−２を、各ドライバ１５１−
１，１５２−１と１５１−２，１５２−２とで交互に動
作させることにより、２分割動作が行われる。図１１
（Ｃ）の４分割動作の場合、各センスアンプ群８０−１
〜８０−４毎に設けたドライバ１５１−１・１５２−１
〜１５１−４・１５２−４対で、該センスアンプ群８０
−１〜８０−４を交互に駆動することによって４分割動
作が行われる。図１１（ｂ），（ｃ）に示すように、複
数のセンスアンプ群８０−１〜８０−４を選択的に動作
させる場合、各センスアンプ群８０−１〜８０−４にま
たがり配置した電源電位ＶＣＣ及び接地電位ＶＳＳの配
線を直線的に配線でき、従来の図６（ｂ），（ｃ）のよ
うな信号線の交差配置をする必要がないので、小さなパ
ターン面積で分割動作を行わせることができる。
【００５１】第３の実施例 図１２は、本発明の第３の実施例を示す半導体記憶装置
の概略の構成図であり、第２の実施例の図９及び図１１
と共通の要素には共通の符号が付されている。この半導
体記憶装置では、複数のセンスアンプ１３０−１，１３
０−２，…，１４０−１，１４０−２，…からなるセン
スアンプ群８０−１，８０−２，…を駆動するために、
図９のドライバ１５１に対応する１つのドライバ１６０
を設け、さらに図９のドライバ１５２に対応する複数の
ドライバ１５２−１１〜１５２−１３，…を各センスア
ンプ群８０−１，８８−２，…毎に配置している。そし
て、ドライバ１６０から出力される制御信号ＳＣの信号
線を、複数のコンタクトＣを介してセンス制御信号ＳＣ
Ｐの信号線に接続すると共に、該制御信号ＳＣを反転す
る複数のドライバ１５２−１１〜１５２−１３，…を介
してセンス制御信号ＳＣＮの信号線に接続している。制
御信号ＳＣの信号線は例えばＡｌで形成され、センス制
御信号ＳＣＰ，ＳＣＮの信号線は例えばポリＳｉで形成
されている。
の概略の構成図であり、第２の実施例の図９及び図１１
と共通の要素には共通の符号が付されている。この半導
体記憶装置では、複数のセンスアンプ１３０−１，１３
０−２，…，１４０−１，１４０−２，…からなるセン
スアンプ群８０−１，８０−２，…を駆動するために、
図９のドライバ１５１に対応する１つのドライバ１６０
を設け、さらに図９のドライバ１５２に対応する複数の
ドライバ１５２−１１〜１５２−１３，…を各センスア
ンプ群８０−１，８８−２，…毎に配置している。そし
て、ドライバ１６０から出力される制御信号ＳＣの信号
線を、複数のコンタクトＣを介してセンス制御信号ＳＣ
Ｐの信号線に接続すると共に、該制御信号ＳＣを反転す
る複数のドライバ１５２−１１〜１５２−１３，…を介
してセンス制御信号ＳＣＮの信号線に接続している。制
御信号ＳＣの信号線は例えばＡｌで形成され、センス制
御信号ＳＣＰ，ＳＣＮの信号線は例えばポリＳｉで形成
されている。
【００５２】図１３は、図１２の動作波形図であり、こ
の図を参照しつつ図３の動作を説明する。図９のビット
線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b ，…のプ
リチャージから該ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ
２a ・ＢＬ２ b ，…に微小電位差が発生するまでは、図
９の動作と同様である。その後、ドライバ１６０によ
り、制御信号ＳＣをＶＣＣレベルからＶＳＳレベルに引
下げる。この制御信号ＳＣの信号線は、センス制御信号
ＳＣＰの信号線を立下げると共に、ドライバ１５２−１
１〜１５２−１３，…を介してセンス制御信号ＳＣＮの
信号線をＶＳＳレベルからＶＣＣレベルへ引上げる。
の図を参照しつつ図３の動作を説明する。図９のビット
線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b ，…のプ
リチャージから該ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ
２a ・ＢＬ２ b ，…に微小電位差が発生するまでは、図
９の動作と同様である。その後、ドライバ１６０によ
り、制御信号ＳＣをＶＣＣレベルからＶＳＳレベルに引
下げる。この制御信号ＳＣの信号線は、センス制御信号
ＳＣＰの信号線を立下げると共に、ドライバ１５２−１
１〜１５２−１３，…を介してセンス制御信号ＳＣＮの
信号線をＶＳＳレベルからＶＣＣレベルへ引上げる。
【００５３】センス制御信号ＳＣＰがＶＳＳレベルにな
ると、図９のセンス制御用ＰＭＯＳ３６−１〜３６−
３，…がオンし、さらにセンス制御信号ＳＣＮがＶＣＣ
レベルになると、図９のセンス制御用ＮＭＯＳ４６−１
〜４６−３，…がオンし、センスアンプ群８０−１，８
０−２，…がセンス動作を開始し、第２の実施例と同様
に、ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２
b ，…の微小電位差が増幅され、トランスファゲート６
０−１，６０−２，…介してデータバスＤＢａ，ＤＢｂ
へ転送される。
ると、図９のセンス制御用ＰＭＯＳ３６−１〜３６−
３，…がオンし、さらにセンス制御信号ＳＣＮがＶＣＣ
レベルになると、図９のセンス制御用ＮＭＯＳ４６−１
〜４６−３，…がオンし、センスアンプ群８０−１，８
０−２，…がセンス動作を開始し、第２の実施例と同様
に、ビット線対ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２
b ，…の微小電位差が増幅され、トランスファゲート６
０−１，６０−２，…介してデータバスＤＢａ，ＤＢｂ
へ転送される。
【００５４】この第３の実施例では、各センスアンプ群
８０−１，８０−２，…毎にセンス制御用のドライバ１
５２−１１〜１５２−１３，…をそれぞれ配置したの
で、センスアンプ群８０−１，８０−２，…外のセンス
制御用のドライバ１６０が１つでよく、それによって回
路設計がより容易になる。
８０−１，８０−２，…毎にセンス制御用のドライバ１
５２−１１〜１５２−１３，…をそれぞれ配置したの
で、センスアンプ群８０−１，８０−２，…外のセンス
制御用のドライバ１６０が１つでよく、それによって回
路設計がより容易になる。
【００５５】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 上記実施例において各トランジスタのＮＭＯＳ
をＰＭＯＳに代えたり、或はその逆にＰＭＯＳをＮＭＯ
Ｓに代えてもよい。この際、信号線の極性や電源の極性
等をそれに応じて変更すればよい。また、上記実施例を
構成するトランジスタをＭＯＳトランジスタ以外のトラ
ンジスタで構成することも可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 上記実施例において各トランジスタのＮＭＯＳ
をＰＭＯＳに代えたり、或はその逆にＰＭＯＳをＮＭＯ
Ｓに代えてもよい。この際、信号線の極性や電源の極性
等をそれに応じて変更すればよい。また、上記実施例を
構成するトランジスタをＭＯＳトランジスタ以外のトラ
ンジスタで構成することも可能である。
【００５６】（ｂ） 図７に示すセンスアンプのパター
ン形状を、図示以外の形状等に変更することも可能であ
る。 （ｃ）上記実施例ではＤＲＡＭについて説明したが、他
の半導体記憶装置にも上記実施例を適用できる。
ン形状を、図示以外の形状等に変更することも可能であ
る。 （ｃ）上記実施例ではＤＲＡＭについて説明したが、他
の半導体記憶装置にも上記実施例を適用できる。
【００５７】
【発明の効果】以上詳細に説明したように、第１乃至第
３の発明によれば、複数のセンスアンプのノード（即
ち、センスアンプ信号供給線を介してセンスアンプ制御
信号が与えられるノード）を、半導体基板の主表面中に
形成された不純物層により接続する構成にしたので、各
ノードがセンスアンプ信号供給線及び不純物層の両方に
より電気的に接続される。そのため、製造時におけるコ
ンタクト抵抗のばらつきによる読出し動作の誤動作を防
止でき、安定したアクセス動作が可能になる。
３の発明によれば、複数のセンスアンプのノード（即
ち、センスアンプ信号供給線を介してセンスアンプ制御
信号が与えられるノード）を、半導体基板の主表面中に
形成された不純物層により接続する構成にしたので、各
ノードがセンスアンプ信号供給線及び不純物層の両方に
より電気的に接続される。そのため、製造時におけるコ
ンタクト抵抗のばらつきによる読出し動作の誤動作を防
止でき、安定したアクセス動作が可能になる。
【００５８】第４の発明によれば、各ノードと各センス
アンプ信号供給線との間に制御用トランジスタをそれぞ
れ設けたので、該制御用トランジスタを駆動するドライ
バを小さくできると共に、電源配線を各センスアンプに
またがり直線的に配置することが可能になる。従って、
センスアンプのレイアウト及びメモリセルアレイのレイ
アウト設計が容易になり、パターン面積を小さくでき
る。
アンプ信号供給線との間に制御用トランジスタをそれぞ
れ設けたので、該制御用トランジスタを駆動するドライ
バを小さくできると共に、電源配線を各センスアンプに
またがり直線的に配置することが可能になる。従って、
センスアンプのレイアウト及びメモリセルアレイのレイ
アウト設計が容易になり、パターン面積を小さくでき
る。
【図１】本発明の第１の実施例を示す半導体記憶装置の
要部の回路図である。
要部の回路図である。
【図２】従来の半導体記憶装置の要部の回路図である。
【図３】図２中のＰ型センスアンプのパターン図であ
る。
る。
【図４】図２の読出し動作の波形図である。
【図５】図２の欠陥時における読出し動作の波形図であ
る。
る。
【図６】図２の分割動作を示す図である。
【図７】図１中のＰ型センスアンプのパターン図であ
る。
る。
【図８】図１の読出し動作の波形図である。
【図９】本発明の第２の実施例を示す半導体記憶装置の
要部の回路図である。
要部の回路図である。
【図１０】図９の読出し動作の波形図である。
【図１１】図９の分割動作を示す図である。
【図１２】本発明の第３の実施例を示す半導体記憶装置
の概略の構成図である。
の概略の構成図である。
【図１３】図１２の動作波形図である。
１０ メモリセルアレイ １１−１〜１１−８ メモリセル ２０−１，２０−２，５０，７０ プリチャージ回路 ３５，４５ ドライバ ３６−１〜３６−３ センス制御用ＰＭ
ＯＳ ４６−１〜４６−３ センス制御用ＮＭ
ＯＳ ６０−１，６０−２ トランスファゲー
ト ８０，８０−１〜８０−４ センスアンプ群 １３０−１，１３０−２ Ｐ型センスアンプ １３１−１・１３２−１，１３１−２・１３２−２
ＰＭＯＳ １４０−１，１４０−２ Ｎ型センスアンプ １４１−１・１４２−１，１４１−２・１４２−２
ＮＭＯＳ １５１，１５１−１〜１５１−４，１５２，１５２−１
〜１５２−４，１５２−１１〜１５２−１３，１６０
ドライバ ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b
ビット線対 Ｃ，Ｃ１〜Ｃ３ コンタクト Ｄ１，Ｄ２ 拡散層 Ｓ１〜Ｓ６ センスノード ＷＬ１〜ＷＬ４ ワード線
ＯＳ ４６−１〜４６−３ センス制御用ＮＭ
ＯＳ ６０−１，６０−２ トランスファゲー
ト ８０，８０−１〜８０−４ センスアンプ群 １３０−１，１３０−２ Ｐ型センスアンプ １３１−１・１３２−１，１３１−２・１３２−２
ＰＭＯＳ １４０−１，１４０−２ Ｎ型センスアンプ １４１−１・１４２−１，１４１−２・１４２−２
ＮＭＯＳ １５１，１５１−１〜１５１−４，１５２，１５２−１
〜１５２−４，１５２−１１〜１５２−１３，１６０
ドライバ ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２ b
ビット線対 Ｃ，Ｃ１〜Ｃ３ コンタクト Ｄ１，Ｄ２ 拡散層 Ｓ１〜Ｓ６ センスノード ＷＬ１〜ＷＬ４ ワード線
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409 H01L 21/8242 H01L 27/108
Claims (4)
- 【請求項１】 主表面を有する半導体基板を備えた半導
体記憶装置において、 前記主表面上に形成され、第１のビット線と第２のビッ
ト線とから構成された第１のビット線対と、 前記第１のビット線に接続され、前記第１と第２のビッ
ト線間に第１の電位差を生じさせる第１のメモリセル
と、 前記主表面上に形成され、第３のビット線と第４のビッ
ト線とから構成された第２のビット線対と、 前記第３のビット線に接続され、前記第３と第４のビッ
ト線間に第２の電位差を生じさせる第２のメモリセル
と、 前記第１のビット線に一方の電極が接続され、前記第２
のビット線に制御電極が接続され、第１のノードに他方
の電極が接続された第１のＭＯＳトランジスタ、及び前
記第２のビット線に一方の電極が接続され、前記第１の
ビット線に制御電極が接続され、前記第１のノードに他
方の電極が接続された第２のＭＯＳトランジスタから構
成され、前記第１のノードに与えられる第１のセンスア
ンプ制御信号に応答して前記第１と第２のビット線間の
前記第１の電位差を増幅する第１のセンスアンプと、 前記第３のビット線に一方の電極が接続され、前記第４
のビット線に制御電極が接続され、第２のノードに他方
の電極が接続された第３のＭＯＳトランジスタ、及び前
記第４のビット線に一方の電極が接続され、前記第３の
ビット線に制御電極が接続され、前記第２のノードに他
方の電極が接続された第４のＭＯＳトランジスタから構
成され、前記第２のノードに与えられる前記第１のセン
スアンプ制御信号に応答して前記第３と第４のビット線
間の前記第２の電位差を増幅する第２のセンスアンプ
と、 前記第１及び第２のノードに前記第１のセンスアンプ制
御信号を与える第１のセンスアンプ信号供給線と、 前記第１及び第２のノードに接続され、前記主表面中に
形成された第１の不純物層とを有することを特徴とする
半導体記憶装置。 - 【請求項２】 前記第１乃至第４のＭＯＳトランジスタ
は同一導電型であることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記第１のビット線に一方の電極が接続
され、前記第２のビット線に制御電極が接続され、第３
のノードに他方の電極が接続された第５のＭＯＳトラン
ジスタ、及び前記第２のビット線に一方の電極が接続さ
れ、前記第１のビット線に制御電極が接続され、前記第
３のノードに他方の電極が接続された第６のＭＯＳトラ
ンジスタから構成され、前記第１のセンスアンプ制御信
号が与えられる期間と同じ期間に前記第３のノードに与
えられる第２のセンスアンプ制御信号に応答して前記第
１と第２のビット線間の前記第１の電位差を増幅する第
３のセンスアンプと、 前記第３のビット線に一方の電極が接続され、前記第４
のビット線に制御電極が接続され、第４のノードに他方
の電極が接続された第７のＭＯＳトランジスタ、及び前
記第４のビット線に一方の電極が接続され、前記第３の
ビット線に制御電極が接続され、前記第４のノードに他
方の電極が接続された第８のＭＯＳトランジスタから構
成され、前記第４のノードに与えられる前記第２のセン
スアンプ制御信号に応答して前記第３と第４のビット線
間の前記第２の電位差を増幅する第４のセンスアンプ
と、 前記第３及び第４のノードに前記第２のセンスアンプ制
御信号を与える第２のセンスアンプ信号供給線と、 前記第３及び第４のノードに接続され、前記主表面中に
形成された第２の不純物層とを有し、 前記第５乃至第８のＭＯＳトランジスタは前記第１乃至
第４のＭＯＳトランジスタとは反対の導電型であること
を特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記第１のノードと前記第１のセンスア
ンプ信号供給線との間に配置された第１の制御用トラン
ジスタと、 前記第２のノードと前記第１のセンスアンプ信号供給線
との間に配置された第２の制御用トランジスタと、 前記第３のノードと前記第２のセンスアンプ信号供給線
との間に配置された第３の制御用トランジスタと、 前記第４のノードと前記第２のセンスアンプ信号供給線
との間に配置された第４の制御用トランジスタとを備
え、 前記第１乃至第４の制御用トランジスタは前記第１及び
第２のセンスアンプ制御信号が前記第１及び第２のセン
スアンプ信号供給線にそれぞれ与えられている間、オン
状態であることを特徴とする請求項３記載の半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03324811A JP3129336B2 (ja) | 1991-12-09 | 1991-12-09 | 半導体記憶装置 |
| US07/986,998 US5313426A (en) | 1991-12-09 | 1992-12-07 | Semiconductor memory device |
| US08/619,418 US5850362A (en) | 1991-12-09 | 1996-03-21 | Semiconductor memory device employing an improved layout of sense amplifiers |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03324811A JP3129336B2 (ja) | 1991-12-09 | 1991-12-09 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH05159574A JPH05159574A (ja) | 1993-06-25 |
| JP3129336B2 true JP3129336B2 (ja) | 2001-01-29 |
Family
ID=18169943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03324811A Expired - Fee Related JP3129336B2 (ja) | 1991-12-09 | 1991-12-09 | 半導体記憶装置 |
Country Status (2)
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|---|---|
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| JP (1) | JP3129336B2 (ja) |
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| KR0133973B1 (ko) | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| KR0121781B1 (ko) * | 1994-07-20 | 1997-12-05 | 김영환 | 비트라인 센스 앰프 구동회로 |
| JP3130807B2 (ja) * | 1996-10-29 | 2001-01-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP3277192B2 (ja) * | 1996-12-27 | 2002-04-22 | 富士通株式会社 | 半導体装置 |
| US5831912A (en) * | 1997-09-26 | 1998-11-03 | Siemens Aktiengesellschaft | Semiconductor memory having space-efficient layout |
| US7035897B1 (en) | 1999-01-15 | 2006-04-25 | California Institute Of Technology | Wireless augmented reality communication system |
| DE19907922C1 (de) * | 1999-02-24 | 2000-09-28 | Siemens Ag | Leseverstärkeranordnung mit gemeinsamen durchgehendem Diffusionsgebiet der Leseverstärker-Transistoren |
| KR100352766B1 (ko) * | 2000-03-07 | 2002-09-16 | 삼성전자 주식회사 | 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법 |
| US6721221B2 (en) * | 2001-06-08 | 2004-04-13 | Micron Technology, Inc. | Sense amplifier and architecture for open digit arrays |
| KR100403631B1 (ko) * | 2001-07-20 | 2003-10-30 | 삼성전자주식회사 | 비트라인 센스앰프 드라이버의 배치방법 |
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| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US7917879B2 (en) | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
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| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
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| SG10201608214SA (en) | 2008-07-16 | 2016-11-29 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
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| KR910001744A (ko) * | 1988-06-14 | 1991-01-31 | 미다 가쓰시게 | 반도체 기억장치 |
| JPH0713857B2 (ja) * | 1988-06-27 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0713861B2 (ja) * | 1988-12-05 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0775116B2 (ja) * | 1988-12-20 | 1995-08-09 | 三菱電機株式会社 | 半導体記憶装置 |
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-
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- 1991-12-09 JP JP03324811A patent/JP3129336B2/ja not_active Expired - Fee Related
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1992
- 1992-12-07 US US07/986,998 patent/US5313426A/en not_active Expired - Lifetime
-
1996
- 1996-03-21 US US08/619,418 patent/US5850362A/en not_active Expired - Lifetime
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