NL8902063A - Halfgeleider geheugeneenheid. - Google Patents

Description

Korte aanduiding: Halfgeleider geheugeneenheid.

De uitvinding heeft betrekking op een dynamisch willekeurig toegankelijk geheugen (DRAM) en in het bijzonder op een ketenrangschikking van bitlijnen daarin.

In het algemeen omvat een DRAM een aantal bitlijnen met dezelfde lengte die parallel aan elkaar gerangschikt zijn en een aantal kiepketen-aftastversterkers die met elk van de bitlijnparen verbonden zijn. De geheugencel omvat één transistor en één condensator. Tussen elke bitlijn en elke woordlijn bevindt zich een geheugencel, zodat alle verbonden geheugencellen in een matrix van rijen en kolommen gerangschikt zijn. De ketenrangschikking van de bitlijnparen en de aftastversterkers komen, zoals bekend, in twee vormen voor. Namelijk een vorm die een open bitlijnrangschikking genoemd wordt, waarin elk van de aftastversterkers in het midden van elk bitlijnpaar aangebracht is en de andere, gevouwen bitlijnrangschikking genoemd, waarin elk van de aftastversterkers bij een uiteinde van elk bitlijnpaar aangebracht is. Bij overweging van het evenwicht van de bitlijnen en de ketenrangschikking van de geheugencellen met hoge dichtheid wordt in hoofdzaak de gevouwen bitlijnwerkwijze toegepast. Tegenwoordig wordt, omdat de geheugencellen in de DRAM sterk geïntegreerd zijn, de ruimte tussen de bitlijnen smaller en wordt de opslagcondensator van de geheugencellen ook kleiner. Hierdoor kan, wanneer een geheugencel binnengegaan wordt en een aftastversterker in overeenstemming met de met de benaderde geheugencel benaderde bitlijn werkt, de wederzijdse koppelcapaciteit tussen de bitlijn en de bovenste en onderste aangrenzende bitlijnen ervan de normale werking ervan beïnvloeden.

Figuur 1 toont bijvoorbeeld een bekende gevouwen bitlijnketenrangschikking. De geheugencellen MC10-MC12 en MC20-MC22 zijn met de kruispunten van de bitlijnen B0-B2 en B0-B2 en de woordlijnen W1 en W2 verbonden, en elk van de bitlijnparen ΒΟ-ΒΟ, Bl-BÏ en B2-B2 is bij elk uiteinde verbonden met een corresponderende versterker van de aftastversterkers SA0-SA2. Elk van de geheugencellen MC10-MC12 en MC20-MC22 omvat een MOS-transistor M en een in serie met de afvoer-bronweg van de transistor verbonden condensator C.

Elk van de afvoeren van de MOS-transistors is verbonden met een van de bitlijnen BO, BOf ... B2 en B2, en elke stuur-elektrode van de geheugencellen MC10-MC12 en MC20-MC22 is verbonden met een van de woordlijnen W1 en W2. De andere aansluiting van de opslagcondensator is verbonden met een constante spanning Vp. Er wordt aangenomen dat de parasitaire capaciteit van elke bitlijn CB is, de wederzijdse koppel-capaciteit tussen de aangrenzende bitlijnen CC is, en de capaciteit van de opslagcondensator C CS is.

Wanneer de geheugencellen MCI0-MCI2 gekozen worden door het aan de woordlijn W1 geleverde woordlijnsignaal, worden in de opslagcondensators van de geheugencellen opgeslagen elektrische ladingen respectievelijk via de corresponderende MOS-transistors naar de bitlijnen B0-B2 overgedragen, zodat de spanning van elk van de bitlijnen B0-B2 met de hoeveelheid AVS = groter of lager wordt dan de spanning van elk van de andere bitlijnen B0-B2, waarbij VS de spanning van de opslagcondensator is en VBL de bitlijnspanning, voorafgaand aan de keuze van de geheugencel is. Wanneer de geheugencellen MC10-MC12 tot gevolg hebben dat de bitlijnen B0-B2 een met Avs hogere spanning dan de spanning van de bitlijnen B0-B2 hebben worden de aftastversterkers SA0-SA2 geactiveerd, zodat de spanning van de bitlijnen BO, BI en B2 met een lage spanning van VS verlaagd wordt. De spanning van de bitlijn BI wordt dus verlaagd als gevolg van de koppelca-paciteit CC als gevolg van de verlaging van de spanningen van de aangrenzende bitlijnen BO en BI. Een dergelijk nadelig effect neemt toe naarmate de afstand tussen de bitlijnen kleiner wordt als gevolg van de vergroting van de geheugenbittijd. Verder, wanneer de capaciteit van de geheugencel verkleind wordt, is de aftastversterker als gevolg van de koppelcapaciteit onderhevig aan foute werking.

De uitvinding heeft als doel een ketenrangschikking te verschaffen, waarbij een ongewenst effect als gevolg van de koppelcapaciteit tussen de bitlijnen zelfs bij de hoge iichtheidgeheugencapaciteit verkleind kan worden.

Volgens een aspect van de uitvinding omvat een halfgeleider DRAM: een aantal parallel aan elkaar gerangschikte bitlijnen? een aantal de bitlijnen kruisende woordlijnen; een aantal bovenste aftastversterkers die respectievelijk verbonden zijn met bovenste uiteinden van elk oneven genummerd bitlijnpaar; een aantal onderste aftastversterkers die respectievelijk verbonden zijn met onderste uiteinden van even genummerde bitlijnparen; een geheugencelmatrix met een aantal sequentieel in een diagonaallijn gerangschikte geheugencellen in lokaties van een aantal ruimten die gevormd worden door het kruisen van de bitlijnen en de woordlijnen, waarbij de geheugencellen in elke vierde ruimte in een rij en kolom aangebracht zijn; eerste houdmiddelen voor het activeren van de bovenste aftastversterkers en verbonden met de bovenste aftastver-« sterker; en tweede houdmiddelen die met de onderste aftastversterkers verbonden zijn, en waarbij de eerste houdmiddelen en de tweede houdmiddelen afwisselend geactiveerd worden.

Volgens een ander aspect van de uitvinding omvat de halfgeleider DRAM: een aantal in rijen en kolommen gerangschikte aftastversterkers ; een aantal bitlijnparen die elk een paar bitlijnen omvatten die met elk van de aftastversterkers in een kolom verbonden zijn en in tegenovergestelde rijrichtingen naar elkaar lopen, en een ander paar bitlijnen die met elk van de aftastversterkers in een aangrenzende kolom verbonden zijn en in tegengestelde rijrichting naar elkaar lopen, waarbij de twee paren bitlijnen parallel aan elkaar aangebracht zijn; een aantal loodrecht op de bitlijnen gerangschikte woordlijnen; een aantal geheugencellen die sequentieel in elke rij en kolom in lokaties van een aantal door het kruisen van de bitlijnen en de woordlijnen gevormde ruimten gerangschikt zijn; een aantal met de in eenzelfde kolom gerangschikte aftastversterkers verbonden houdmiddelen; en een aantal schijn-("dummy”) bitlijnen die parallel aan i elke meest linkse en rechts bitlijnen gerangschikt zijn.

De uitvinding wordt toegelicht aan de hand van de tekeningen. In de tekeningen tonen:

Figuur 1 de keten van een bekende DRAM;

Figuur 2 de keten van een gevouwen bitlijn DRAM volgens de uitvinding; en

Figuur 3 de keten van een open bitlijn DRAM volgens de uitvinding.

In figuur 2 zijn bij het bovenste uiteinde van de keten een aantal bovenste aftastversterkers 10U in een rij gerangschikt, terwijl bij het onderste uiteinde een aantal onderste aftastversterkers 10B in een rij gerangschikt zijn. Elk van de aftastversterkers omvat MOS-transistors 12-15. De afvoeren van de MOS-transistors 12 en 14 zijn kruislings via aftastknooppunten 16, 18 met hun stuurelektroden verbonden, terwijl de bronnen van de transistors 12, 14 met een gemeenschappelijk bronknoopunt 11 zijn verbonden. Tussen de afvoeren van de MOS-transistors 12, 14 en de ingangs/uit-gangslijnen I/OU, I/Oü en I/OD, I/OD zijn respectievelijk de bron-afvoerwegen van de MOS-belastingtransistors 13, 15 verbonden, terwijl aan de stuurelektroden van de MOS-transistors 13, 15 het belastingsignaal 0S geleverd wordt.

De gemeenschappelijke bronknooppunten 11 van de aftastversterkers 10U zijn met de bovenste gemeenschappelijke lijn 24 verbonden, die met de afvoer van de MOS-transistor 20 verbonden is voor het sturen van de bovenste aftastversterkers 10U. De bron van de MOS-transistor 20 is geaard, en de stuurelektrode van de transistor 20 ontvangt het signaal 0L voor het activeren van de bovenste aftastversterker. De aftastknooppunten 16 en 18 van de bovenste aftastversterker 10U zijn respectievelijk verbonden met de bovenste bitlijn-(of kolomlijn)paren UBLl en UBL2, UBL2 en ÜBL2, ... UBLK en UBLK, die naar beneden lopen. Het uiteinde van de bitlijnpa-ren tegenover de aftastversterkers 10U is verbonden met de middelen 3OU voor het voorladen van de bitlijnen. De voor-laadmiddelen 30U omvatten MOS-transistors 32 en 34, waarvan de bronnen met de respectievelijke bitlijnparen verbonden zijn, de afvoeren met een constante voorlaadspanning VI verbonden zijn en de stuurelektroden met het voorlaadsignaal P verbonden zijn.

Het gemeenschappelijke bronknooppunt 11D van de onderste aftastversterkers 10D met dezelfde uitvoering als de bovenste aftastversterkers 10U is verbonden met de afvoer van de MOS-transistor 22 voor het sturen van de onderste aftastversterkers 10D via de onderste gemeenschappelijke lijn 26. De bron en de stuurelektrode van de MOS-transistor 22 zijn respectievelijk verbonden met aarde en het signaal 0L met een aan het signaal 0L tegengestelde karakteristiek. Wanneer de bovenste aftastversterkers 10U dus werken door het signaal 0L worden de onderste aftastversterkers 10D niet gestuurd, of omgekeerd.

De aftastknooppunten 16D en 18D van de onderste aftast-versterker 10D zijn respectievelijk verbonden met de onderste bitlijnen DBL1 en DBL1 ... DBLK en DBLK, die naar boven lopen en op gelijke afstand tussen de bovenste bitlijnen UBL1 en UBL1 ... UBLK en UBLK gerangschikt zijn. Het uiteinde van de onderste bitlijnparen DBL1 en DBL1 — DBLK en DBLK tegenover de onderste aftastversterkers 10D is verbonden met een voorlaadmiddel 30D met dezelfde uitvoering als het voorlaadmiddel 3OU. Tussen de voorlaadmiddelen 3OU en 30D zijn parallelle woordlijnen (of rij lijnen) WL1-WL4N gerangschikt, die loodrecht de bitlijnen UBL1 en DBL1 ... UBLK en DBLK kruisen. Met in elke vierde kruisingsafstand in de richtingen van de rijen en kolommen van de woord- en bitlijnen zijn sequentieel respectievelijk de geheugencellen M11-M4NK verbonden.

Voorafgaand aan het lezen van de data uit een gegeven geheugencel worden alle bitlijnen UBL1-DBLK voorgeladen met de voorlaadspanning VI door de voorlaadmiddelen 3OU en 30D. Na beëindiging van de voorlaadstap wordt de woordlijn gekozen voor het uit een gegeven geheugencel lezen van de data. De woordlijn WL1 wordt bijvoorbeeld gekozen voor het lezen van de data uit de geheugencel M12. Wanneer de woord-lijn DL1 gekozen wordt, worden de met de woordlijn WL1 verbonden geheugencellen Mll-MlK gekozen en worden in de opslagcondensators van de geheugencellen Mll-MlK respectievelijk naar de bitlijnen UBLl, UBL2, — UBLK overgedragen, De bitlijnen UBLl, UBL2, ... UBLK hebben dus als gevolg van de toestand van de ontvangen ladingen een iets hogere of lagere spanning dan de voorlaadspanning VI. Daarna wordt het signaal 0L aan de stuurelektrode van de MOS-transistor 20 gelegd, waarbij de bovenste aftastversterkers 1ÖU geactiveerd worden. Wanneer het signaal 0S aan de stuurelektroden van de MOS-transistors 13, 15 geleverd wordt, wordt de bitlijnspanning van een paar van de bitlijnen UBLl, U3L2 ... UBLK en UBLl, UBL2 ... UBLK naar de ingangs/uitgangslijnen 1/0 en 1/0 overgedragen. De onderste aftastversterkers 10D worden echter niet geactiveerd als gevolg van de uit-toestand van de MOS-transistor 22, waarvan de stuurelektrode het signaal 0L ontvangt, waarvan de karakteristiek tegengesteld is aan die van het signaal 0L. De met de onderste aftastversterkers 10D verbonden onderste bitlijnen DBL1 en DBLi, ... DBLK en DBLK behouden dus de constante waarde van de voorlaadspanning Vl. Zelfs wanneer de aftastwerking van de bovenste aftastversterker 10U tot gevolg heeft dat de bovenste bitlijnen UBLl en UBLl, ... UBLK en UBLK hun spanning veranderen, kan het gevaar tot foute uitlezing van de data als gevolg van de koppelcapaciteit tussen elk van de bovenste bitlijnen en de aangrenzende onderste bitlijnen ervan aanzienlijk verkleind worden. Hoewel tot hiertoe een geval toegelicht is, waarbij de bovenste aftastversterkers gestuurd worden door het kiezen van een oneven genummerde woordlijn, kan hetzelfde resultaat verkregen worden door het kiezen van een even genummerde woordlijn.

Figuur 3 toont een keten volgens de open bitlijnrang-schikking in DRAM, waarbij de aftastversterkers 40U, 40M, 40D alle dezelfde uitvoering als de aftastversterker 10U van figuur 2 hebben. De aftastversterkers 4OU, 4OM, 40D zijn op gelijke afstanden in hun respectievelijke kolommen gerangschikt. De aftastversterkers 40U, 40M, 40D zijn respectieve lijk via met de gemeenschappelijke bronknooppunten 11 verbonden lijnen 62, 64, 66 verbonden met afvoeren van de MOS-transistors 52, 54, 56, waarvan de bronnen geaard zijn. De stuurelektrode van de MOS-transistor 54 is verbonden met het signaal 0L voor het activeren van de aftastversterker 40M, terwijl de stuurelektroden van de MOS-transistors 52, 56 verbonden zijn met het signaal 0L met een aan het signaal 0L tegengestelde karakteristiek. Wanneer de aftastverster-kers 4OM geactiveerd worden, worden de aangrenzende aftast-versterkers 40U, 40D dus niet geactiveerd, of omgekeerd. De aftastknooppunten van de aftastversterkers 40M zijn respectievelijk verbonden met de bitlijnparen BLM1 en BLM1 ...

BLMK en BLMK met dezelfde lengte die zich tegenover elkaar uitstrekken. Op dezelfde wijze zijn de aftastknooppunten van de aftastversterkers 4OU, 40D respectievelijk verbonden met de bitlijnparen BLU1 en BLÏÏI ... BLUK en BLUK en BLDl en BLD1 ... BLDK en BLDK met dezelfde lengte als de bitlijnparen BLMl en BLMl ... BLMK en BLMK die zich tegenover elkaar uitstrekken. Elk van de bitlijngroepen [BLUK en BLUK] en [BLMl, BLD___ BLUK, BLDK] zijn op gelijke afstanden paral lel aan elkaar aangebracht. Bovendien zijn de schijnbitlij-nen DBL op gelijke afstanden parallel aan de bitlijngroepen [BLU1 en BLUK] en [BLDl en BLDK] gerangschikt en worden gevoed met een constante voorlaadspanning voor het verlagen van de capaciteit die hun aangrenzende bitlijnen koppelt.

Het uiteinde van elke bitlijn tegenover de aftastversterker is verbonden met het voorlaadmiddel (niet getoond) voor het voorladen van de bitlijn met een gegeven spanning. Zoals getoond in figuur 3, zijn elk van de geheugencellen verbonden tussen de kruispunten van de woordlijnen [... WIN, W21-W2N, W31-W3N, W41...] en de bitlijnen. De geheugencellen zijn namelijk zodanig gerangschikt dat alle met een van de aftastversterkers 40U, 40M, 40D verbonden bitlijnen de data in de geheugencellen kan benaderen wanneer één woordlijn gekozen wordt.

Als voorbeeld wordt aangenomen dat na het voorladen van alle bitlijnen de woordlijn W32 gekozen wordt. De in de geheugencellen M321-M32K opgeslagen ladingen worden dan naar de bitlijnen BLM1-BLMK overgedragen. Daarna veroorzaakt het signaal 0L dat de MOS-transistor 54 ingeschakeld wordt en de aftastversterkers 40M de aftastwerking uitvoeren. Op dat moment worden de aftastversterkers 40U, 40D naast de aftastversterkers 40M niet geactiveerd door het signaal 0L met de aan het signaal 0L tegengestelde karakteristiek. De bitlijnen BLD1-BLDK naast de bitlijnen BLM1-BLMK zijn dus in klaarstaande toestand, namelijl constant met de voorlaad-spanning, waardoor een ongewenst effect verkleind wordt dat de data als gevolg van de koppelcapaciteit tijdens de aftastwerking fout gelezen wordt.

Zoals hiervoor toegelicht, is, wanneer een met elke aftastversterker verbonden bitlijn of bitlijnpaar afhankelijk van de werking van de aftastversterker omlaag of omhoog geregeld wordt, de aangrenzende bitlijn volgens de uitvinding in klaarstaande toestand, zodat het koppeleffect met de aangrenzende bitlijn verkleind wordt voor het verschaffen van een stabiele aftastwerking.

Claims (8)

1. Dynamisch halfgeleider willekeurig toegankelijk geheugen (DRAM), omvattende: een aantal parallel aan elkaar gerangschikte bitlijnen; een aantal de bitlijnen kruisende woordlijnen; een aantal bovenste aftastversterkers die respectievelijk verbonden zijn met bovenste uiteinden van elk oneven genummerd bitlijnpaar; een aantal onderste aftastversterkers die respectievelijk verbonden zijn met onderste uiteinden van even genummerde bitlijnparen; een geheugencelmatrix met een aantal sequentieel in een diagonaallijn gerangschikte geheugencellen in lokaties van een aantal ruimten die gevormd worden door het kruisen van de bitlijnen en de woordlijnen, waarbij de geheugencellen in elke vierde ruimte in een rij en kolom aangebracht zijn; eerste houdmiddelen voor het activeren van de bovenste aftastversterkers en verbonden met de bovenste aftastver-sterker; en tweede houdmiddelen die met de onderste aftastversterkers verbonden zijn, en waarbij de eerste houdmiddelen en de tweede houdmiddelen afwisselend geactiveerd worden.

2. Halfgeleider DRAM volgens conclusie 1, gekenmerkt door tenminste een voorlaadketen voor het voorladen van de bitlijn in elk van de oneven genummerde bitlijnparen en even genummerde bitlijnparen.

3. Halfgeleider DRAM volgens conclusie 2, met het kenmerk, dat elke geheugencel één transistor en één condensator omvat.

4. Halfgeleider DRAM, omvattende: een aantal in rijen en kolommen gerangschikte aftastversterkers; een aantal bitlijnparen die elk een paar bitlijnen omvatten die met elk van de aftastversterkers in een kolom verbonden zijn en in tegenovergestelde rijrichtingen naar elkaar lopen, en een ander paar bitlijnen die met elk van de aftastversterkers in een aangrenzende kolom verbonden zijn en in tegengestelde rijrichting naar elkaar lopen, waarbij de twee paren bitlijnen parallel aan elkaar aangebracht zijn; een aantal loodrecht op de bitlijnen gerangschikte woordlijnen; een aantal geheugencellen die sequentieel in elke rij en kolom in lokaties van een aantal door het kruisen van de bitlijnen en de woordlijnen gevormde ruimten gerangschikt zijn; een aantal met de in eenzelfde kolom gerangschikte aftastversterkers verbonden houdmiddelen; en een aantal schijn-("dummy") bitlijnen die parallel aan elke meest linkse en rechts bitlijnen gerangschikt zijn.

5. Halfgeleider DRAM volgens conclusie 4, met het kenmerk, dat de geheugencel één transistor en één condensator omvat.

6. Halfgeleider DRAM volgens conclusie 4, met het kenmerk, dat de schijnbitlijnen met een constante spanning gevoed worden.

7. Halfgeleider DRAM, omvattende: een aantal parallel aan elkaar gerangschikte bitlijnen; een aantal de bitlijnen kruisende woordlijnen; een aantal geheugencellen die gerangschikt zijn in gekozen posities tussen kruisingen van elk van de bitlijnen en woordlijnen en verbonden met de bitlijn of de woordlijn die door de kruisingen loopt; een aantal met de oneven genummerde bitlijnparen verbonden aftastversterkers; en een aantal met de even genummerde bitlijnparen verbonden aftastversterkers; waarbij de oneven genummerde bitlijnparen en de even genummerde bitlijnparen afwisselend geactiveerd worden.

8. Halfgeleider DRAM volgens conclusie 7, met het kenmerk, dat alleen de door een woordlijn gekozen geheugencellen geactiveerd worden zodat met de geheugencellen verbonden aftastversterkers daardoor geactiveerd worden.