DE2527486C3

DE2527486C3 - Verfahren zur Prüfung bistabiler Speicherzellen

Info

Publication number: DE2527486C3
Application number: DE2527486A
Authority: DE
Inventors: George Poughkeepsie N.Y. Sonoda
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-06-26
Filing date: 1975-06-20
Publication date: 1983-05-26
Also published as: FR2276661B1; IT1037604B; US3995215A; DE2527486B2; USB483268I5; CH581886A5; NL7506539A; FR2276661A1; DE2527486A1; GB1476040A; JPS5415383B2; SE7506873L; AU8067975A; SE406829B; CA1048645A; JPS5114238A

Description

— Anlegen eines von zwei binären Po'cntialcn an beide Zugriffsleitungcn.

Leitendmachen der beiden Schallcrelcmente.

— Anlegen des komplementären Potentials an eine der beiden Zugriffsleitungen für die Dauer eines normalen Einschrcibevorgangs, Anlfvrn des komplementären Potentials an die andere der beiden Zugriffsleitungcn für eine wesentlich längere Duuer ah die eines normalen Ei η schreibt: vor gang s,

— freies F.instelleiilnwcn der Referenzpunkte ohne Zuführung eines ';c wilderen P^'cntinU an die Ziigriffsleii:ingcn,

.SiiLiTVii der beiden .S. 'lilteielemente und nochmaliges Anlegen des einen der beiden Potenttale an beide Zugriffsleitungen,
nochmaliges Leitendmachen der beiden Schaltelemente und Feststellung an mindestens einer der beiden Zugriffsleitungen, welches Potential sich eingestellt hat.

Die Erfindung betrifft ein Verfahren zur Prüfung bistabiler Speicherzellen in einer Speicheranordnung nach dem Oberbegriff des Anspruchs 1. ^J5 Halbleiterspeicheranordnungen, die aus bistabilen Speicherzellen bestehen und in integrierter Schaltkreistechnik hergestellt werden, sind allgemein bekannt. Auf einem einzigen Halbleiterplättchen können hunderte oder tausende solcher bistabiler Speicherzellen unterge- bracht werden. Die Anzahl der Anschlüsse, über die elektrische Signale mit den auf dem Plättchen befindlichen Schaltungen ausgetauscht werden können, ist aber begrenzt. Durch die große Packungsdichte mit relativ wenigen Anschlußverbindungen ergeben sich -5 Probleme bei der Ausprüfung solcher Speicherschaltungen.

Ein mögliches Prüfverfahren besteht darin, einen Binärwert in eint ausgewählte Speicherzelle einzu schreiben, dann eine Zeitlang zu warten, und anschlie- ßend die in der Speicherzelle vorhandene Information auszulesen und rrui der eingeschriebenen Information zu vergleichen. Dieses als »Warteprüfung« bezeichnete Verfahren benötigt sehr viel Zeit. Normalerweise kann man nur eine bestimmte Anzahl \on Speicherzellen auf einem Plättchen zur Prüfung adressieren, wenn man eine gegenseitige Beeinflussung und Verfälschung der Prüfergebnisso vermeiden will. Deshalb müssen viele »Warleprüfungso-Vorgänge hintereinander ausgeführt werden, um jeweils ein Plättchen vollständig auszuprü- « fen.

Man könnte auch zusätzliche Prüfanschlüsse auf jedem Plättchen vorsehen. Durch solche zusätzlichen Anschlußverbindungen wird aber die Packungsdichte herabgesetzt und die Leistungsfähigkeit der Schaltun· gen eines Plättchen» verringert. Es ist allgemein nicht erwünscht, zusätzliche Anschlüsse für Prüfzwecke vorzusehen. Leistungsfähige Prüfverfahren dürfen keine zusätzlichen Einrichtungen an einem Produkt bedingen. u::i dieses prüfbar -»u machen.

Der Erfindung liegt die Aufgabe zugrunde, ein Prüfverfahren für binare Speicherzellen in einer Speicheranordnung anzugeben, das keine besonderen Elemente oder Vorrichtungen in der Anordnung erfordert, die spezieli für die Ausprüfung vorgesehen sind. Weiterhin soll durch die Erfindung das Ausprüfen schneller als mit bisher bekannten Verfahren möglich sein. Schließlich soll das Verfahr on auch eine Prüfung bedingt funktionsfähiger Speicherzellen ermöglichen.

Zur Lösung dieser Atifgabe(n) sieht die Erfindung die im Patentanspruch I gekennzeichneten Maßnahmen vor. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen bezeichnet. Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungcn näher crläutei t. Es zeigt

F i g. 1 eine Speicherzelle, du· (lurch das erfindungsgemäße Verfahren geprüft werden soll,
F i g. 2 eine Speicheranordnung aus Speicherzellen,

die durch das erfindungitgemäße Verfahren geprüft werden kann,

Fig,3A bis 3C Spannungsverläufe zur Erläuterung des erfindungsgemäßen Verfahrens,

Fig. I zeigt eine Speicherzelle, die mit dem erfindungsgemäOen Verfahren geprüft werden kann. Die gesamte Schaltung ist aus N-Kanal-Feldeffekttransistoren aufgebaut, deren jeder eine Quellen-, eine Senken- und eine Torelektrode aufweist und dann leitend wird, wenn an der Torelektrode der hohe Pegel eines Binärsignals anliegt. Die vorliegende Erfindung isi jedoch ebensogut geeignet für Schaltungen mit P-Kanat· Feldeffekttransistoren, die dann leitend sind, wenn der niedrige Pegel eines Binärsignals an ihrer Torelektrode aniiegL Die Dezeichnungen hoher Pegel, niedriger Pegel, sowie Ladung bzw. Entladung von Kapazitäten sind relativ und müssen jeweils gegeneinander ausgetauscht werden, wenn man die Transistoren eines Leitungstyps durch Transistoren des anderen Leitungstyps ersetzt.

Die Schaltung der Fig. I enthält kreuzweise gekoppelte Transistoren O3 und QA, deren Ouellenelektroden gemeinsam mit Masse verbunden sind. Die '.-ast Q 1 liegt mit QZ in Reihe zwischen einer Versorgungsspannung + V2 und Massepotential. Der Knotenpunkt A. welcher der Verbindungspunkt zwischen den Transistoren QI und Q3 ist, hat eine parasitäre Kapazität Cl gegen das Substrat SS. Die Last Q 2 liegt mit dem kreuzgekoppelten Transistor QA in Reihe zwischen der Versorgungsspannung + VI und Massepotential. Der Knotenpunkt 5 zwischen den Transistoren ζ) 2 und QA hat eine parasitäre Kapazität Cl gegen das Substrat.

Quellen- und Senkenelektrode des Transistors Q 5 sind mit der Bitleitung 1 (BL 1) bzw. dem Knotenpunkt A verbunden, und Quellen- und Senkenelektrode des Transistors Qb sind mit dem Knotenpunkt B bzw. der Billeitung 2 (BL2) verbunden. Die Torelektroden der Transistoren Q5 und Q6 sind gemeinsam an einen Signalausgang des Wortleitungstreibers 10 angeschlossen. Die Torelektroden der Transistoren Qi und Q 2 sind mit einer Versorgungsspannung + V3 verbunden.

Die hier beschriebene Schaltung ist an sich nicht neu; sie ist nur beschrieben worden, um an ihr das erfindungsgemäße Prüfverfahren zu erklären. Das US-Patent 35 48 388 zeigt z. B. eine ähnliche strukturelle Anordnung wie die soeben beschriebene Schaltung mit den Transistoren Q 1 bis Q β.

In Fig. 1 ist weiter zu sehen, daß Transistoren Ql und QS mit ihren Quellen- und Senkenelektroden in Reihe zwischen der Bitleitung 1 und der Bitleitung 2 geschaltet sind, wobei d«:i gemeinsame Knotenpunkt zwischen beiden Transistoren mit einer Versorgungsspannung + Vl verbunden ist. Die Torelektroden dieser beiden Transistoren sind gemeinsam mit der Torelektrode des Transistors Q9 verbunden, und außerdem mit einem Anschluß R. über den ein Rücksteliimpuls zugeführt werden kann. Transistor Q9 ist mit seiner Quellen- und seiner Senkenelektrode in Reihe zwischen Bitleitung 1 und Bitlcitung 2 geschaltet. Transistor Q10 ist mit seiner Quellen- und seiner Senkenelektrode in Reihe zwischen Bitleitung 1 und Knotenpunkt ßO geschallet.t^;ie Torelektrode von Q 10 is; mit der Torelektrode von Q 11 verbunden. Beide erhalten zu einer vorgegebenen Zeit ein Eingangssignal vom Bitdecodierer 12. Quellen- und Senkenelektrode des Transistors CII sind in Reihe zwischen Bitleitung BL 2 und Knotenpunkt Bl gcsch:iitet. Quellen- :ind Senkenelektrode des TratjiMors O 12 sind in Reihe zwischen Knotenpunkt ßO und der Senkenelektrode von Q14 geschaltet. Quellen- und Senkenelektrode des Transistors <?13 sind in Reihe zwischen Knotenpunkt B 1 und der Senkenelektrode von Q 14 geschaltet.
Quellen- und Senkenelektrode von (?I4 schließlich sind in Reihe zwischen den Quellenelektroden von Q12 und Q13 einerseits und Massepoteniial andererseits geschaltet.

Transistor Q 12 ist mit seiner Torelektrode mit einem to Eingang für ein Datensignal Dl verbunden, während . Q13 mit seiner Torelektrode mit einem Eingang für das komplementäre Datensignal Dl verbunden ist. Die Torelektrode des Transistors Q14 ist mit einem Schreib/Lese-Eingang S/L verbunden, über den ein Schreib/Lese-Steuersignal zugeführt werden kann. Ein niedriger Pegel dieses Signals sperrt Q14 und legt damit einen Lesezyklus fest, während ein hoher Pegel dieses Signals Q14 öffnet und damit ein Einschreiben von Information in die Speicherzelle ermöglicht. Gespeicherte Information wird normalerweise dargestellt durch die jeweiligen binären Pegplwerte in der. Knotenpunkten A und B; sie kann in den beiden Knotenpunkten 30 und B 1, aber auch an je einem von diesen beiden abgefragt werden. Im vorliegenden Ausführungsbeispie! wurde eine einseitige Abfrage im Knotenpunkt Sl vorgesehen, was durch den Abfrageverstärker 14 dargestellt ist.

Es sei darauf hingewiesen, daß in einer Speichereinrichtung die durch die Transistoren Ql-Q 6 dargestellte te Speicherzelle nur eine von vielen solchen Speicherzellen ist, die in Zeilen und Spalten angeordnet sind. Der Wortleiiungstreiber 10 gibt ein Treibersignal auf jeweils eine von einer großen Anzahl von Wortleitungen WL, und der Bitdecodierer 12 gibt ein Treibersignal auf jeweils eine von eir.er großen Anzahl von Spaltenleitungen, die zu den Torelektroden, z. B. der Transistoren ζ) 10 und Q\i führen. Eine Kombination solcher Speicherzellen in einer matrixartigen Anordnung ist in Fig. 2 gezeigt. Es sind m Spalten und π Zeilen von Speicherzellen gezeigt. Soweit möglich, sind einander entsprechende Elemente in Fig. 1 und 2 mit den gleichen Bezugszeichen versehen. So ist z. B. gezeigt, daß der Wortleitungstreiber 10 Treibersignale auf die Wortleilungen WLX. WL2 WLn gibt, und daß der Bitdecodierer 12 Treibersignale an die Torelektroden der Transistoren Q XOA bis Q XON und Q 11A bis Q 11N abgibt. Die Knotenpunkte BQ und öl sind interne Schaltungsknotenpunkie ohne Zugriffsmöglichkeit. Sie entsprechen den Knotenpunkten SO und BX in F i g. 1. Das erfindungsgemäße Verfahren wird nun anhand der F i g. 3A bis 3C beschrieben, wobei auch auf F i g. 1 Bezug genommen wi.'d. Ein Vorteil der vorliegenden Erfindung ist. daß die ohnehin bei den fertiggestellten Halbleiterspeicherzellen vorhandenen Einheiten Wortleitungstreiber, Bitdecodicrer und Leseverstärker zum Prüfen der Speicherzelle benutzt werden können.

Vor Erläuterung des erfindungsgemäßen Prüfverfahrens sei hier noch kurz die normale Arbeitsweise der Speicherzelle beschrieben. Zuerst wird ein Rücksicllimpuls an den AnschltT R gegeben; dadurch werden die Transistoren QT, QS und Q9 eingeschaltet und die Bitlcitungen IiL \ und BL 2 auf den hohen Signalpegcl gebracht, wohei <J9 dafür sorgt, daß bcid'.· Leitungen gleiches Potenti.ii haben. Nach Beendigung des Rückstcllimpulses (d. h. wenn das Signa! am Anschluß R auf niedrig'..· Potenu; ] geht) werden die Transite, cn QT. QS und Q9 gesperrt. Um eine bestimmte Speicherzelle (wie die in 1- ig. 1 gezeigte) auszuwählen.

bringt der Worllcilungstreiber 10 die entsprechende Wortleilung auf den hohen .Signalpegel, wodurch die Transistoren 05 und Qb eingeschaltet werden. Weilerhin bringt der Bitdecodierer 12 die entsprechende Spaltenlcitung auf den hohen Signalpegel, wodurch ^r, die Transistoren Q 10 und Q 11 eingeschaltet werden.

Zur Durchführung einer Leseoperation erhalt der Transistor Q 14 ein Signal niedrigen Pegels, wodurch er gesperrt bleibt; als Folge davon können sich die Potentiale der Knotenpunkte flO und B I frei einstellen. Diese Knotenpunkte nehmen deshalb das gleiche Potential an wie die Knotenpunkte A bzw. /? innerhalb der Speicherzelle. Der Abfrageverstärker 14 stellt fest, welcher Signalpegel am Knotenpunkt IH vorliegt, und gibt ein entsprechendes Ausgangssignal ab. ιs

Zur Durchführung einer .Schreiboperation wird der Transistor 014 sowie einer der beiden Transistoren 012 und 013 eingeschaltet. Dadurch wird entweder Knotenpunkt /JO oder Knotenpunkt /7 1 auf Massepotentt.il gebracht; als I nige davon nimmt eier ziigeordne- >o te Knotenpunkt in der Speichcr/.cllc. also entweder A η.!er B. ;r.vh Masscpotenti.il an, wodurch die .Speicherzelle in den gewünschten Zustand kommt. Nachdem so das einzuschreibende Datenbit gespeichert wurde, wird die W.>rtleiiiing durch den Wonleitungstrcibcr 10 auf niedrigen Signalpegel gebracht und die Transistoren 0 5 und O^ gesperrt. Von da ab ist es Aufgabe des Las'ir.insisiors 01 (bzw. 02), den zugeordneten Knotenpunkt A (bzw. B) mittels eines Laststroms auf dem hohen Signalpegel zu halten. Wenn also der zn Zustand der Speicherzelle bedingt, daß Knotenpunkt .4 auf hohem Signalpcgc! gehalten wird, geschieht dies mit einem Laststrom durch 01· Wenn Knotenpunkt A auf hohem Sigr.:lpegcl ist. blcbt 04 eingeschaltet, wodurch Knotenpunkt Π auf Massepotcntial gehalten wird s=, unabhängig vom l.aststrom durch Q2

Die .Spannungen -1 11. + V2 und -+■ V 3 kennen alle den gleichen ^νΛ'·_ν· haben, z. B +8,5 Volt, obwohl auch drei t'w/. w.m-na-der verschiedene Spannungswerte vorgesehen werden können. Die Gründe und Bedingun- to een f ;r tue Wahl unter·chied'vhcr Spannungen für die drei betreffenden Anschlüge sind Fachleuten auf dem Geb.e; dr Feldeffekttransistoren bekannt.

Nunmehr wird da* erfindungsgemäBe Verfahren mit li-j/uL· auf d:e Fig. 1, 2 und 3A bis 3C genauer beschrieben. Beim erfindungsgemäßen Verfahren wird Cir.e HslKeiter-Speicherzelle geprüft durch Änderung der Zeitdauer verwendeter Zeitgebersignale. Es wird z. B. -zunächst ei" Auswahlsignal (nicht gezeigt) an das Ha'.bletterplaitchen angelegt um eine darauf befindliche so AnoH-.ung zur Prüfung auszuwählen. Ein Rückstellsignal das im sc-.ingegangenen Zyklus dem Anschluß R zugeführt wurde, brachte die Bitleitungen 1 und 2 auf den hoben Signalpegel. Das Signal am Anschluß R geht dann auf den niedrigen Pegel, so daß die Transistoren Ql. Q% und Q9 gesperrt werden. Zu diesem Zeitpunkt geben der Wortleitungstreiber 10 und der Bitdecodierer 12 auf die ausgewählten Leitungen einen hohen Signalpegei wie es der mittlere Signalverlauf in F i g. 3A am linken Ende zeige. Aus Fig.3A ist auch ersichtlich, so daß für eine Schreiboperation zuerst ein hoher Signalpegel an die Torelektrode des Transistors 014 gegeben wird. Die Zuführung eines Dateneingabesignals (D!) an die Torelektroden von 0 12 und Q 13 in Form einer binären »0« oder einer binären »1« hängt von der Art der durchzuführenden Prüfung ab.

Es sei angenommen, daß zuerst der Lasttransistor Q 1 geprüft werden soll, um festzustellen, ob er intakt (gut) oder defekt (unterbrochen) ist. Q I hat im normalen Betrieb die Aufgabe, den Knotenpunkt 4 auf dem hohen Signalpegei zu hallen, wenn der gespeicherte Binärwort dies erfordert. Zur Durchführung der erfindungsgemäßen Prüfung wird eine »1« in die Speicherzelle geschrieben, indem Transistor Q 12 eingeschaltet und 0 13 gesperrt wird. Dadurch kommt Billeilung 1 auf den niedrigen Signalpegel, während Bitleitung 2 auf dem vorher eingestellten Signalpegel bleibt. Entsprechend der vorliegenden Erfindung folgt auf ein normales Srhmbintervall ein außergewöhnlich langes Schreibintervall für den entgegengesetzten (komplementären) Binärwert. Im vr legenden Fall wird eine binäre 0 eingeschrieben, indem während eines Zcitintcrvalles von ca. 10 MikroSekunden der Transistor 0 '2 gesperrt und 0 ' 3 eingeschaltet wird. Dadurch kommt Bitleitung 2 auf Massepotcntial, weil Q 11, 013 und Q 14 leitend (eingeschaltet) sind. Für die Zeilbeziehungen von F i g. JA und 3B gilt, daß die Signale auf der Wortleitung und der Bitdecodierlcitung sowie das Schreibsignai zur Torelektrode von 0 '4 immer noch alle auf dem hohen Pegel sind. Wenn beim Einschreiben einer binären 0 die Bitlcitung 2 auf niedrigen Signalpegel gebracht wird, kommt der Knotenpunkt B auch auf den niedrigen Signalpegel. Falls Ol intakt (gut) ist. lädt es den Knotenpunkt A langsam auf den hohen Signalpegel, wodurch auch Bitleitung 1 auf den hohen Signalpegel gelangt Falls aber 0' defekt (schlecht) ist und infolgedessen den Knotenpunkt A nicht auflädt, bleiben beide Knotenpunkte und beide Bitleitungen während des langen Schreibintervalls auf dem niedrigen Signal- | pegel. Auf das lange Schreibintervall folgt ein langes Leseintcrvall oder ein langes »Nicht-schreiben«-Intervall, das auch etwa 10 MikroSekunden dauert. Dies wird erreicht, indem man den Anschluß L/S bei der Torelektrode von Q 14 auf niedrigen Signalpegel bringt, wodurch Q 14 gesperrt wird. Falls O 1 intakt ist, ergibt sich anschließend keine Änderung der Zustände in den Knotenpunkten und auf den Bitleitungen; dies entspricht den durchgezogenen Linien in Fig. 3B. Der Leseverstärker 14 kann dann im Knotenpunkt Sl die korrekte Information abnehmen. Falls jedoch 01 defekt is*, können Knotenpunkt A und Bitleitung 1 nach Abschaltung (Sperrung) von 0 14 nicht auf den hohen Signalpegel gebracht werden; dies ist durch die gestrichelten Linien in Fig. 3B dargestellt. Als Folge davon wird Knotenpunkt B unerwünschterweise auf den hohen Signalpegel gebracht, und zwar infolge eines Stromes durch den Lasttransistor 02. wodurch auch Bitleitung 2 auf den hohen Signalpegel gelangt. Während eines nachfolgenden normalen Rückstellintervalls (siehe Fig. 3B) werden beide Bitleitungen auf einen hohen Signaipegel gebracht, während der Wortleitungstreiber 10 und der Bitdecodierer 12 Signale mit niedrigem Pegel an die entsprechende Leitungen abgeben. Während des Nachfolgenden normalen Leseintervalls stellt der Leseverstärker 14 den Zustand des Knotenpunktes B über die Bitleitung 2 fest. Wenn Q1 einwandfrei arbeitet, wird eine Null ausgelesen, wie es die durchgezogene Linie darstellt. Wenn dagegen Q1 defekt (unterbrochen) ist, wird eine Eins ausgelesen; dies ist durch die gestrichelten Linien dargestellt.

Der Prüfung des Lasttransistors 0 2, die in entsprechender Weise ausgeführt wird, entspricht F i g. 3G Bei dieser Prüfung wird jedoch zuerst eine Null eingeschrieben, worauf ein langes Schreibintervall für eine »1« folgt mit einem anschließenden langen Intervall »Nicht schreiben« einer binären »1«. Zuerst wird also eine Null

eingeschrieben durch Zuführung eines niedrigen .Signalpegels an clic Torelektrode von Q 12 und eines hohen Signalpegcls an die Torelektrode von Q IJ. Das nachfolgende lange Schreiben einer binären »1« wird erreicht, indem man die Torelektrode von Q 12 auf den hohen Signalpegel bringt, während man die Torelektrode von QM auf den niedrigen Signalpcgel bringt. Im letzten Schritt der Prüfoperation, der einem normalen Leseini^.vall entspricht, wird eine binäre »1« ausgelesen, falls der Lasttransistor ζ>2 intakt ist;dies entspricht den durchgezogenen Linien in F i g. 3C. Bei defektem (unterbrochenem) Lasttransistor Q2 ergibt sich dagegen beim Auslesen eine »0«. wie dies durch die gestrichelten Linien für die Bitleitung 2 in F i g. JC dargestellt ist.

Außer der eben beschriebenen Prüfung, ob die Transistoren Q\ und Q2 nichtleitend (defekt) sind, ermöglicht das vorliegende Prüfverfahren auch eine •\ussch idling von Speicherzellen, die nicht stabil genug sind wegen verschiedener mögiiuu'i Niäiigci, wie /. !>. Leckstrüme oder nicht angepaßte Schwellenwertspan· nungcn. Im beschriebenen Aiisführungsbeispicl waren insgesamt 20 Mikrosekunden für das lange Schreibinier· vall und das lange Nichtschreibintervall des Prüf/.yklus vorgesehen. Wenn man das lange Schreibintervall auf eine Zeit verkürzt, die kleiner als 20 Minkrosekundcn ist (also kürzer als das in Fig. 3B gezeigte Intervall von 10 Mikrosekunden). hat der Knotenpunkt Λ nicht genügend Zeil, sii h ganz auf den hohen Signalpegel aufzuladen, auch wenn Transistor Q 1 gut (intakt) ist. In ahnlicher Weise ergibt es sich bei einer Verkürzung des langen i-Jichtschreibintcrvall·,, daß Knotenpunkt B nicht die Möglichkeit hat, sich ganz auf den hohen Signalpegel aufzuladen, auc'i u-·- Q\ offen (nichtleitend) is" "'irrh ■' Vcrl· _t; der Zeitintervalle kann • ' . ,■ .. :.. düL) intakte (gate) Q !-Transistoren schließlich .ι c' . m negatives Prüfresultat ergeben. Das gleiche gii; selbstverständlich auch für Q2 (Fig. 3C). Durch Einbeziehung der Aufladungsgeschwindigkeit in die Prüfung wird schließlich auch die Stabilität der gesamten Speicherzelle geprüft und nicht nur die l.asttransistorcn Q I und Q2. FIs könnten beispielsweise dadurch, daß man die Prüfinlervalle verkürzt, bis schließlich eine oder mehrere Speicherzellen versagen, die schwächsten »guten« Speicherzellen in der Anordnung ermittelt werden.

Ls muß hier betont werden, daß das lange Nichtschreibintervall für das erfindungsgcmäße Prüfverfahren nicht erforderlich ist. Es wurde festgestellt, daß das normale Rückstellinlervall unmittelbar auf das Innge Schreibintervall folgen kann. Während des normalen Riickstellintervalls entsteht eine ausreichende Polentialdiffercn/ zwischen den Knotenpunkten A und H. um eine mangelhafte Speicherzelle während eines normalen Lesezyklus auszulesen. I⁷Ui eine Stabilitätspi lifting der Speicherzelle könnte die Dauer des normalen Rückstellinlervalls so verändert werden, daß man das hinge Nichtschreibintervall auslassen kann. In eiriL'tii soicucii raii vvtr'ii uic LAiüci" CiOS ixlJCKSiCirinicrvalls länger als normal gemacht (während die Signale aus dem Wl.-Treiber und dem Bit-Decodicrer auf dem niedrigen Pegel sind) und so variiert, daß man zu einem optimalen Zeitintervall kommt, bei dem die schwik!
ren Speicherzellen zu versagen beginnen.

Das beschriebene Prüfverfahren erlaubt somit die Prüfung einer Ilalbleiter-Speicherzellenanordnung in einem Bruchi'.il der Zeit, die für die in der Einleitung beschriebene Warteprüfung benötigt wird. Es werden keine besonderen Prüfanschlüsse benötigt, und die Priifung kann sowohl an einzelnen Plättchen (Chips) als auch an ganzen Fiaueinhciicn (Moduln) vorgenommen werden. Außerdem werden keine zusätzlichen Schaltungen benötigt, und die Prüfungen können in einfacher Weise bei verschiedenen Temperaturen und Feuchtigkeitswerten durchgeführt werden. Das Prüfverfahren ermöglicht die sicherere Prüfung von defekten Lastelementen in kürzerer Zeit, und darüber hinaus eine gründliche Stabilitätsprüfung der Speicherzellen.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1, Verfahren zur Prüfung insbesondere der Lastelemenie sowie der Stabilität bistabiler Speicherzellen in einer Speicheranordnung, in der jade Speicherzelle zwei kreuzgekoppelte Transistoren enthält, die mit zwei Referenzpunkten verbunden sind, sowie zwei Lastelemente, welche die beiden Referenzpunkte mit einer Versorgungsspannung verbinden, und zwei Schalterelemente, welche die beiden Referenzpunkte mit je einer von zwei komplementären Zugriffsleitungen verbinden, wobei ein bestimmter Binärwert eingeschrieben und anschließend durch Auslesen festgestellt wird, ob er zutreffend in der betreffenden Speicherzelle enthalten ist, gekennzeichnet durch folgende Schritte:

— normales Einschreiben eines ersten Binärwertes in die zur Prüfung ausgewählte Speicherzelle, weldiu· Binärwert unabhängig von dem zu prüfenden Lastelement als Spannungswert in dem einen Referenzpunkt einprägbar ist;

— Einschreiben des dazu komplementären Binärwertes in dieselbe Speicherzelle, wobei die Zeitdauer dieses zweiten Einschreibevorgangs wesentlich langer gewählt wird als für den ersten Einschreibevorgang und wobei der komplementäre Binärwerl u. a. die Aufladung des einen Referenzpunktes über das zu prüfende Lastelement voraussetzt;

— Auslesen der Speicherzelle.
2. Verfahren nach \nsprt.'h 1, dadurch gekennzeichnet, daß vor dem Auslesevorgang zur Feststellung des tatsächlichen Inhai; der ausgewählten Speicherzelle ein Lesesteuersignal an die Speicherzelle angelegt wird, das wesentlich langer andauert als ein normalerweise zum Auslesen einer Speicherzelle benötigtes Steuersignal und eine Nicht-Einschreibeperiode zur Einstellung und Erreichung annähernd konstanter Aufladepotcntiale an den Referenzpunkten erlaubt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zeitdauer des zweiten Einschreibevorgangs zum Einschreiben des komplementären Binärwertes in aufeinanderfolgenden Prüfvorgängen verändert, vorzugsweise verkürzt wird, um die Siubilität der betreffenden Speicherzelle in Abhängigkeit von dieser Zeitdauer festzustellen.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß folgende Schrille nacheinander ausgeführt werden: