DE3919625A1

DE3919625A1 - Halbleiterspeichereinrichtung mit geteilten wort- oder bitleitungstreibern und betriebsverfahren dafuer

Info

Publication number: DE3919625A1
Application number: DE3919625A
Authority: DE
Inventors: Ryuitch Matsuo
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-06-16
Filing date: 1989-06-15
Publication date: 1989-12-21
Anticipated expiration: 2009-06-16
Also published as: US4982372A; JPH022668A; DE3919625C2; JP2547615B2

Description

Die Erfindung bezieht sich auf eine Halbleiterspeicherein richtung, und bezieht sich insbesondere auf eine Halbleiter speichereinrichtung mit geteilten Wort- oder Bitleitungstrei bern zum Vergrößern der Integrationsdichte, und auf ein Be triebsverfahren dafür.

In der letzten Zeit konnte eine enorme Entwicklung bei Halb leiterspeichereinrichtungen wie zum Beispiel einem ROM (Nur- Lese-Speicher) oder einem RAM (Speicher mit wahlfreiem Zu griff) mit hohen Integrationsdichten und großer Kapazität beobachtet werden. Obwohl die Prinzipien dieser Erfindung auf den RAM und den ROM anwendbar sind, bezieht sich die folgende Beschreibung auf das Beispiel des ROM.

Fig. 11 zeigt ein Blockdiagramm eines allgemeinen ROM-Chips.

Gemäß Fig. 11 ist ein Wortleitungsauswahldekoder 2 an zentraler Stelle eines ROM-Chips 10 angeordnet, und Speicherfelder 1 a und 1 b sind auf beiden Seiten des Dekoders 2 angeordnet. Weiterhin sind Bitleitungsauswahldekoder 3 a und 3 b auf einer Seite des Speicherfeldes 1 a und 1 b angeordnet, und eine periphere Schaltung 5 mit einem Leseverstärker oder dergleichen ist auf der Außen seite der Dekoder 3 a und 3 b angeordnet. Eine periphere Schaltung 4 mit einem Adreßpuffer und dergleichen ist auf der anderen Seite der Speicherfelder 1 a und 1 b angeordnet.

Fig. 12 zeigt ein Schaltdiagramm eines Hauptteiles der in Fig. 11 gezeigten ROM-Einrichtung.

Gemäß Fig. 12 weisen die Speicherfelder 1 a und 1 b eine Mehrzahl von Wortleitungen WL und Bitleitungen BL, die sich schneiden, auf. Eine Speicherzelle mit einem Speichertransistor MT ist mit jedem Schnittpunkt der Wortleitungen WL und Bitleitungen BL ver bunden. Andererseits weist ein Wortleitungsauswahldekoder 2 eine Mehrzahl von Dekodern 23 und Treiberschaltungen 24 a und 24 b, die jeweils auf entgegengesetzten Seiten der Schaltung 23 angeordnet sind, entsprechend einer Mehrzahl von Wortleitungen WL in den Speicherfeldern 1 a und 1 b auf. Jede Dekoderschaltung 23 ist mit der entsprechenden Wortleitung WL in den Speicherfeldern 1 a und 1 b über die Treiberschaltungen 24 a und 24 b verbunden. Die Mehr zahl von Bitleitungen BL in den Speicherfeldern 1 a bzw. 1 b sind jeweils mit den Bitleitungsauswahldekodern 3 a bzw. 3 b verbunden. Die Bitleitungsauswahldekoder 3 a und 3 b sind mit einer peripheren Schaltung 5, die einen Leseverstärker und dergleichen aufweist, verbunden.

Entsprechend den Speicherinformationen "1" oder "0" ist eine Schwellenspannung V _TH von jedem Speichertransistor MT beispiels weise auf 1,0 V oder 8,0 V gesetzt. Es wird beispielsweise Bor in ein Substrat vom P-Typ durch Verwenden einer Maske implantiert. In diesem Fall ist die Schwellenspannung V _TH groß, wenn die Implantationsquantität groß ist. Wenn die Implantationsquantität klein ist, ist die Schwellenspannung V _TH klein.

Es folgt die Beschreibung des Lesebetriebes der in Fig. 12 gezeigten ROM Einrichtung.

Adreßsignale AO bis AX werden an den Wortleitungsauswahldekoder 2 und die Bitleitungsauswahldekoder 3 a und 3 b über die periphere Schaltung 5, die einen Adreßpuffer und dergleichen aufweist, angelegt. Daten DO bis DY und ein Zeitablaufsignal T werden an die periphere Schaltung 5 angelegt. Der Wortleitungsauswahldeko der 2 wählt als Reaktion auf die Adreßsignale AO bis AX eine Wortleitung WL in den Speicherfeldern 1 a und 1 b aus. Ein Poten tial bei einem hohen logischen, oder "H"-Pegel wird an die Wortleitung WL, die durch den Wortleitungsauswahldekoder 2 ausge wählt ist, ausgegeben, und ein Potential auf einem niedrigen logischen, oder "L"-Pegel wird an eine nicht ausgewählte Wortlei tung WL ausgegeben.

Wenn das Potential der Wortleitung WL auf dem "H"-Pegel ist, wird der Speichertransistor MT in Abhängigkeit von der Schwellenspan nung V _TH ein- oder ausgeschaltet. Wenn die Schwellenspannung V _TH insbesondere 1,0 V beträgt, wird der Speichertransistor MT ein geschaltet, und wenn die Schwellenspannung V _TH 8,0 V beträgt, wird der Speichertransistor MT ausgeschaltet. Desweiteren wird der Speichertransistor MT ausgeschaltet, wenn das Potential der Wortleitung WL den "L"-Pegel erreicht.

Die Bitleitungsauswahldekoder 3 a und 3 b wählen als Reaktion auf die Adreßsignale AO bis AX Bitleitungen BL in den Speicherfeldern 1 a und 1 b aus. Die durch den Bitleitungsauswahldekoder 3 a oder 3 b ausgewählten Bitleitungen BL werden mit der peripheren Schaltung 5 verbunden, die den Leseverstärker und dergleichen aufweist.

Damit wird das Drainpotential des ausgewählten Speichertran sistors MT auf den Leseverstärker in der peripheren Schaltung 5 übertragen, und dann wird "1" oder "0" aus dem Speicher gelesen.

Bei der Halbleiterspeichereinrichtung mit vergrößerter Kapazität und Integrationsdichte kann die ganze Fläche der Speicherfelder 1 a und 1 b im allgemeinen durch Verwenden einer sehr klein skalierten Strukturdimension für den Abschnitt des Speichertran sistors MT soweit wie möglich verkleinert werden. Mit dem Größerwerden der Speicherkapazität wird jedoch die Anzahl von Speichertransistoren MT, die mit den Wortleitungen WL und den Bitleitungen BL verbunden sind, vergrößert, mit dem Ergebnis, daß die Ladekapazität der Wortleitungen WL und der Bitleitungen BL vergrößert wird. Mit der Verkleinerung der Halbleiterspeicherein richtung wird zusätzlich der Abstand zwischen den Wortleitungen WL und der Abstand zwischen den Bitleitungen BL klein, mit dem Ergebnis, daß die Breite W 1 des belegten Bereiches des Wortlei tungsauswahldekoders 2 pro Wortleitung WL und die Breite der belegten Bereiche der Bitleitungsauswahldekoder 3 a und 3 b pro Bitleitung BL klein werden. Da die Ladekapazität der Wortleitung WL und der Bitleitung BL vergrößert wird, ist es notwendig, die Treiberfähigkeit des Wortleitungsauswahldekoders 2 und der Bit leitungsauswahldekoder 3 a und 3 b zu vergrößern. Es ist jedoch schwierig, den Wortleitungsauswahldekoder 2 und die Bitleitungs auswahldekoder 3 a und 3 b mit genügend großer Treiberfähigkeit auszubilden, da deren belegte Fläche klein ist. Folglich ergibt sich der Nachteil, daß die Lade- und Entladungszeit der mit der Wortleitung WL und der Bitleitung BL verbundenen Ladekapazität lang wird, wodurch die Betriebsgeschwindigkeit der ganzen Halb leiterspeichereinrichtung langsam wird.

Um die belegte Fläche des Wortleitungsauswahldekoders zu vergrö ßern, wurde eine Halbleiterspeichereinrichtung vorgeschlagen, die in Japanese Patent Laying-Open Nr. 2 83 162/1986 offenbart ist, und in Fig. 13 gezeigt ist. In dieser Halbleitereinrichtung sind Spalten von ersten und zweiten Wortleitungstreiberschaltungen 201 und 202 jeweils entsprechend an entgegengesetzten Seiten einer Speichermatrix 300 angeordnet, und Wortleitungsdekoderschaltungen 101 und 102 sind jeweils daran angebracht angeordnet. Eine Mehr zahl von Wortleitungen in der Speichermatrix 300 sind abwechselnd mit ersten Wortleitungstreiberschaltungen 201 und zweiten Wort leitungstreiberschaltungen 202 verbunden. Als Ergebnis kann jede Wortleitungstreiberschaltung 201 und 202 in einem Bereich W 2 gebildet werden, der doppelt so groß wie der Wortleitungsabstand ist.

Bei einer derartigen Halbleiterspeichereinrichtung wird jedoch die Länge L 2 von jeder Wortleitung doppelt so lang wie die Länge L 1 der in den Fig. 11 und 12 gezeigten Wortleitung, da die Wortleitungstreiberschaltungen und die Wortleitungsdekoderschal tungen jeweils auf entgegengesetzten Seiten der Speichermatrix vorgesehen sind, so daß die Anzahl der mit einer Wortleitung verbundenen Speicherzellen doppelt so groß wird. Dadurch ergibt sich der Nachteil, daß die Ladekapazität von jeder Wortleitung vergrößert wird.

Aufgabe der Erfindung ist es, den Betrieb einer Halbleiterspei chereinrichtung mit einer vergrößerten Packungsdichte und einer vergrößerten Kapazität zu beschleunigen.

Aufgabe ist es ferner, die Treibergeschwindigkeit einer ausge wählten Leitung, wie zum Beispiel einer Wortleitung oder einer Bitleitung, in einer Halbleitereinrichtung zu beschleunigen.

Aufgabe ist es ferner, den belegten Bereich pro Wortleitung eines Wortleitungsauswahldekoders oder den belegten Bereich pro Bitlei tung eines Bitleitungsauswahldekoders zu vergrößern, ohne die Ladekapazität der Wortleitung oder der Bitleitung in einer Halbleiterspeichereinrichtung zu vergrößern.

Aufgabe ist es ferner, eine Halbleiterspeichereinrichtung vorzusehen, bei der ein Wortleitungsauswahldekoder oder ein Bitleitungsauswahldekoder eine große Treiberfähigkeit aufweist.

Aufgabe ist es ferner, ein Verfahren zum Dekodieren einer Halbleiterspeichereinrichtung mit vergrößerter Integrationsdichte und Kapazität vorzusehen, das den Betrieb bei hoher Geschwindig keit ermöglicht.

Diese Aufgabe wird durch die Halbleiterspeichereinrichtung ent sprechend der Erfindung gelöst, die ein Speicherfeld, eine erste Auswahlschaltung, eine zweite Auswahlschaltung, eine dritte Aus wahlschaltung, und eine vierte Auswahlschaltung aufweist. Das Speicherfeld weist eine Mehrzahl von ersten Auswahlleitungen, eine Mehrzahl von zweiten Auswahlleitungen, die so angeordnet sind, daß sie die Mehrzahl der ersten Auswahlleitungen schneiden, und eine Mehrzahl von Speicherzellen, die bei den Schnittpunkten zwischen der Mehrzahl der ersten Auswahlleitungen und der zweiten Auswahlleitungen vorgesehen sind, auf. Das Speicherfeld ist in einen ersten und einen zweiten Speicherfeldblock durch Untertei len der Mehrzahl der ersten Auswahlleitungen geteilt.

Die erste Auswahlschaltung ist zwischen dem ersten und dem zweiten Speicherfeldblock vorgesehen und mit jeder anderen Aus wahlleitung der Mehrzahl der ersten Auswahlleitungen in dem ersten Speicherfeldblock verbunden. Die zweite Auswahlschaltung ist gegenüber der ersten Auswahlschaltung im wesentlichen bei dem ersten Speicherfeldblock vorgesehen und der verbleibenden Aus wahlleitung der Mehrzahl von ersten Auswahlleitungen in dem ersten Speicherfeldblock verbunden. Die dritte Auswahlschaltung ist zwischen dem ersten und dem zweiten Speicherfeldblock vorge sehen und mit jeder anderen Auswahlleitung der Mehrzahl der ersten Auswahlleitungen in dem zweiten Speicherfeldblock verbun den. Die vierte Auswahlschaltung ist gegenüber der dritten Auswahlschaltung im wesentlichen bei dem zweiten Speicherfeld block vorgesehen und mit den verbleibenden Auswahlleitungen der Mehrzahl der ersten Auswahlleitungen des zweiten Speicherfeld blockes verbunden.

Da die erste und die zweite Auswahlschaltung jeweils auf entge gengesetzten Seiten des ersten Speicherfeldblockes angeordnet sind, und die Mehrzahl der Auswahlleitungen in dem ersten Speicher feldblock abwechselnd mit der ersten Auswahlschaltung und der zweiten Auswahlschaltung verbunden sind, wird bei der erfindungs gemäßen Halbleiterspeichereinrichtung die wirksame Breite der Struktur der Auswahleinrichtungen pro Auswahlleitung doppelt so groß wie bei der eingangs beschriebenen Halbleiterspeichereinrichtung. Da die jeweilige dritte und vierte Auswahleinrichtung auf jeder Seite des zweiten Speicherfeldblockes angeordnet ist, und die Mehrzahl der Auswahlleitungen in dem zweiten Speicherfeldblock abwechselnd mit der dritten und vierten Auswahleinrichtung ver bunden sind, wird dementsprechend die effektive Breite der Struktur der Auswahleinrichtungen pro Auswahlleitung doppelt so groß wie bei der eingangs beschriebenen Halbleiterspeicherein richtung.

Damit ist es möglich, eine Schaltung mit einer großen Treiberfä higkeit in jeder Auswahleinrichtung zu bilden.

Da das Speicherfeld in einen ersten und einen zweiten Speicher feldblock unterteilt ist und die Auswahlleitungen sich lediglich entlang dem Abstand entsprechend jedes Blockes erstrecken, wird ferner die Länge von jeder Auswahlleitung verringert. Damit wird die Ladekapazität jeder Auswahlleitung nicht vergrößert.

Die Aufgabe wird ferner durch ein Verfahren für die erfindungsge mäße Halbleiterspeichereinrichtung gelöst.

Diese und weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm eines ROM-Chip entsprechend einem Ausführungsbeispiel dieser Erfindung;

Fig. 2 ein Schaltdiagramm des Hauptteiles der in Fig. 1 gezeigten ROM-Einrichtung;

Fig. 3 ein Schaltdiagramm, das die Strukturen einer Dekoderschal tung und einer Treiberschaltung in einem Wortleitungsaus wahldekoder zeigt;

Fig. 4 eine graphische Darstellung einer Antwort eines Wortlei tungspotentials;

Fig. 5 ein Diagramm eines Beispieles einer Bootstrap-Schaltung;

Fig. 6 ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung;

Fig. 7 ein Schaltdiagramm des Hauptteiles der in Fig. 6 gezeigten ROM-Einrichtung;

Fig. 8 ein Diagramm eines Beispieles einer Schaltungsstruktur eines Bitleitungsauswahldekoders;

Fig. 9 ein Blockdiagramm eines weiteren Strukturbeispiels eines Leseverstärkers und eines Dekoders;

Fig. 10 ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung;

Fig. 11 ein Blockdiagramm eines ROM-Chip; und

Fig. 12 ein Schaltdiagramm des Hauptteiles der in Fig. 11 gezeigten ROM-Einrichtung;

Fig. 13 ein Blockdiagramm einer weiteren Halbleiterspeicherein richtung.

Fig. 1 zeigt ein Blockdiagramm eines ROM-Chip entsprechend einem Ausführungsbeispiel dieser Erfindung.

Gemäß Fig. 1 ist ein Speicherfeld in der Mitte eines ROM-Chip 100 angeordnet. Das Speicherfeld ist in zwei Speicherfeldblöcken (im folgenden als Speicherfelder bezeichnet) 11 und 12 unterteilt. Wortleitungsauswahldekoder 21 a und 22 a sind zwischen den Spei cherfeldern 11 und 12 so angeordnet, daß diese jeweils entlang der Seiten der Speicherfelder 11 und 12 liegen. Weiterhin ist ein Wortleitungsauswahldekoder 21 b entlang der entgegengesetzten Seite des Speicherfeldes 11 angeordnet, und der Wortleitungsaus wahldekoder 22 b ist entlang der entgegengesetzten Seite des Speicherfeldes 12 angeordnet. Insbesondere sind die Wortleitungs auswahldekoder 21 a und 21 b jeweils bei entgegengesetzten Seiten des Speicherfeldes 11 angeordnet, und die Wortleitungsauswahlde koder 22 a und 22 b sind jeweils bei entgegengesetzten Seiten des Speicherfeldes 12 angeordnet. Ein Bitleitungsauswahldekoder 31 ist entlang einer Seite der anderen entgegengesetzten Seiten des Speicherfeldes 11 angeordnet, und ein Bitleitungsauswahldekoder 32 ist entlang einer Seite der anderen entgegengesetzten Seiten des Speicherfeldes 12 angeordnet. Eine periphere Schaltung 50 weist einen Leseverstärker und dergleichen auf und ist außerhalb der Bitleitungsauswahldekoder 31 und 32 angeordnet. Eine peri phere Schaltung 40 weist einen Adreßpuffer und dergleichen auf und ist auf der entgegengesetzten Seite der Bitleitungsauswahlde koder 31 und 32 bei den Speicherfeldern 11 und 12 angeordnet.

Fig. 2 zeigt ein Schaltdiagramm des Hauptteiles der in Fig. 1 gezeigten ROM-Einrichtung.

Gemäß Fig. 2 weisen die Speicherfelder 11 und 12 eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungen BL, die sich überschneiden, auf, ähnlich zu den in Fig. 12 gezeigten Speicherfeldern 1 a und 1 b. Eine Speicherzelle mit einem Spei chertransistor MT ist mit jedem Schnittpunkt zwischen den Wort leitungen WL und den Bitleitungen BL verbunden.

Ein Wortleitungsauswahldekoder 21 a weist eine Mehrzahl von Deko derschaltungen 25 und Treiberschaltungen 26 entsprechend den abwechselnden Wortleitungen WL der Mehrzahl von Wortleitungen WL in dem Speicherfeld 11 auf. Ein Wortleitungsauswahldekoder 21 b weist eine Mehrzahl von Dekoderschaltungen 25 und Treiberschal tungen 26 entsprechend den verbleibenden Wortleitungen WL in dem Speicherfeld 11 auf. Jede Dekoderschaltung 25 ist über die Trei berschaltung 26 mit der entsprechenden Wortleitung WL verbunden.

Analog dazu weist ein Wortleitungsauswahldekoder 22 a eine Mehr zahl von Dekoderschaltungen 25 und Treiberschaltungen 26 ent sprechend alternierenden Wortleitungen WL der Mehrzahl von Wort leitungen WL im Speicherfeld 12 auf. Ein Wortleitungsauswahldeko der 22 b weist eine Mehrzahl von Dekoderschaltungen 25 und Trei berschaltungen 26 entsprechend den verbleibenden Wortleitungen WL im Speicherfeld 12 auf. Jede Dekoderschaltung 25 ist mit der entsprechenden Wortleitung WL über die Treiberschaltung 26 ver bunden.

Die Mehrzahl von Bitleitungen BL in den Speicherfeldern 11 bzw. 12 sind mit Bitleitungsauswahldekoder 31 bzw. 32 verbunden. Die Bitleitungsauswahldekoder 31 und 32 sind mit einer peripheren Schaltung 50 verbunden, die einen Leseverstärker (zum Beispiel entsprechend 1984, IEEE International Solid-State Circuits Confe rence, DIGEST OF TECHNICAL PAPERS, S. 140-141) und dergleichen auf.

Ganz ähnlich wie bei der eingangs beschriebenen ROM-Einrichtung ist die Schwellenspannung V _TH von jedem Speichertransistor MT zum Beispiel auf 1,0 V oder 8,0 V gesetzt, entsprechend den Speicher informationen "1" oder "0".

Es folgt die Beschreibung des Lesebetriebes des in Fig. 2 gezeig ten ROM.

Adreßsignale AO bis AX sind an die Wortleitungsauswahldekoder 21 a, 21 b, 22 a und 22 b und die Bitleitungsauswahldekoder 31 und 32 über die periphere Schaltung 50, die den Adreßpuffer und der gleichen aufweist, angelegt. Daten DO bis DY und ein Zeitablauf signal T sind an die periphere Schaltung 50 angelegt. Als Reaktion auf die Adreßsignale AO bis AX wählt einer der Wortlei tungsauswahldekoder 21 a, 21 b, 22 a und 22 b eine Wortleitung WL in dem Speicherfeld 11 oder 12 aus, und das Potential auf der Wort leitung WL wird auf den "H"-Pegel angehoben. Wenn das Potential der Wortleitung WL auf dem "H"-Pegel ist, befindet sich der Speichertransistor MT in Abhängigkeit von seiner programmierten Schwellenspannung V _TH im Ein- oder Aus-Zustand. Die Bitlei tungsauswahldekoder 31 bzw. 32 wählen die Bitleitungen BL in den Speicherfeldern 11 bzw. 12 als Reaktion auf das Adreßsignal aus. Die Bitleitungen BL, die durch die Bitleitungsauswahldekoder 31 und 32 ausgewählt sind, werden mit der peripheren Schaltung 50, die den Leseverstärker und dergleichen aufweist, verbunden. Als Ergebnis wird das ausgewählte Drainpotential des Speichertran sistors MT an den Leseverstärker in der peripheren Schaltung 50 übertragen, und die Speicherinformation "1" oder "0" wird gele sen.

Da bei diesem Ausführungsbeispiel die Mehrzahl von Wortleitungen WL im Speicherfeld 11 abwechselnd mit den Wortleitungsauswahlde kodern 21 a und 21 b, die jeweils auf entgegengesetzten Seiten des Speicherfeldes 11 angeordnet sind, verbunden sind, ist die Breite W 3 eines Bereiches mit belegter Struktur pro Wortleitung der Wortleitungsauswahldekoder 21 a und 21 b doppelt so groß wie bei der eingangs erwähnten Halbleiterspeichereinrichtung. Analog dazu, da die Mehrzahl von Wortleitungen WL im Speicherfeld 12 abwechselnd mit den Wortleitungsauswahldekodern 22 a und 22 b jeweils auf entgegengesetzten Seiten des Speicherfeldes 12 ver bunden sind, ist die Breite des Bereiches mit belegter Struktur pro Wortleitung der Wortleitungsauswahldekoder 22 a und 22 b dop pelt so groß. Insbesondere kann jede Dekoderschaltung 25 und Treiberschaltung 26 in dem Bereich mit der doppelten Breite des Wortleitungsabstandes gebildet werden.

Fig. 3 zeigt in einem Diagramm ein Beispiel eines Schaltungsauf baues der Dekoderschaltung 25 und der Treiberschaltung 26 in den Wortleitungsauswahldekodern 21 a, 21 b, 22 a und 22 b aus Fig. 2. Es erfolgt die Beschreibung eines Falles, bei dem jeder der Wortlei tungsauswahldekoder 21 a, 21 b, 22 a und 22 b der Einfachheit halber acht Paare von Dekoderschaltungen 25 und Treiberschaltungen 26 aufweist.

Gemäß Fig. 3 weist die Dekoderschaltung 25 drei P-Kanal-MOS- Transistoren Q 1 bis Q 3 und drei N-Kanal-MOS-Transistoren Q 4 bis Q 6 auf. Die Treiberschaltung 26 weist einen P-Kanal-MOS-Transi stor Q 7 und einen N-Kanal-MOS-Transistor Q 8 auf.

Die Transistoren Q 1 und Q 4 bis Q 6 sind in Serie zwischen der Leistungsversorgung Vcc und Masse geschaltet. Die Gates der Transistoren Q 1 und Q 4 sind mit einem Knoten N 1 verbunden. Der Verbindungspunkt zwischen den Transistoren Q 1 und Q 4 ist mit einem Knoten N 2 verbunden. Die Transistoren Q 2 und Q 3 sind zwischen der Leistungsversorgung Vcc und dem Knoten N 2 verbunden. Ein Adreßsignal A 0 ist an den Knoten N 1 angelegt, ein Adreßsignal A 1 ist an die Gates der Transistoren Q 2 und Q 5 angelegt, und ein Adreßsignal A 2 ist an die Gates der Transistoren Q 3 und Q 6 angelegt. Wenn sich die Adreßsignale A 0, A 1 und A 2 sämtlich auf dem "H"-Pegel befinden, erreicht das Potential des Knotens N 2 den "L"-Pegel, und wenn eines der Adreßsignale A 0, A 1 oder A 2 auf dem "L"-Pegel ist, erreicht das Potential des Knotens N 2 den "H"- Pegel.

Der Transistor Q 7 in der Treiberschaltung 26 ist zwischen der Leistungsversorgung Vcc und dem Knoten N 3 verbunden, und der Transistor Q 8 ist zwischem dem Knoten N 3 und der Masse verbunden. Die Gates der Transistoren Q 7 und Q 8 sind mit dem Knoten N 2 in der Dekoderschaltung 25 verbunden. Wenn das Potential des Knotens N 2 auf dem "L"-Pegel ist, erreicht das Potential des Knotens N 3 den "H"-Pegel, und wenn das Potential des Knotens N 2 auf dem "H"- Pegel ist, erreicht das Potential auf dem Knoten N 3 den "L"- Pegel.

Der Aufbau der weiteren Dekoderschaltungen 25 und Treiberschal tungen 26 ist vollständig derselbe wie der in Fig. 3 gezeigte. Jedoch erreicht bei diesem Beispiel der Knoten N 2 den "H"-Pegel, wenn alle Adreßsignale A 0, A 1 und A 2 auf den "H"-Pegel addiert sind. Andere Dekoderschaltungen 25 und Treiberschaltungen 26, die auf verschiedene Kombinationen von Adreßsignalen reagieren, kön nen auf ähnliche Weise vorgesehen werden. Dementsprechend sind die an die Dekoderschaltung 25 angelegte sieben Kombinationen von Adreßsignalen wie folgt:

(A 2, A 1, ), (A 2, , A 0), (A 2, , , (, A 1, A 0), (, A 1, ), (, , A 0), und (, A 1, ).

Die Wortleitung WL ist mit dem Knoten N 3 verbunden. Die Wortlei tung WL weist eine Kapazität C und einen Widerstand R, wie in Fig. 3 gezeigt, auf. Die Zeitkonstante für die Antwort (den Anstieg) des Potentials der Wortleitung WL wird durch t=RC dargestellt. Da der Widerstand des Treibertransistors Q 7 in der Treiberschaltung 26 im Vergleich mit dem Widerstand R der Wort leitung WL beträchtlich klein ist, kann dieser im allgemeinen vernachlässigt werden.

Fig. 4 zeigt den Anstieg des Potentiales der Wortleitung WL. Wie in Fig. 4 gezeigt, ist es notwendig, die Ladetreiberfähigkeit der Treiberschaltung 26 zu verbessern, um die Kurve 12 des Anstieges des Potentiales der Wortleitung WL zu der Kurve 11 hin zu ver schieben und die Anstiegszeit t 2 auf t 1 zu verkürzen. Ein maxi maler Treiberstrom I _MAX der Transistoren Q 7 und Q 8 kann vergrö ßert werden, um die Ladetreiberfähigkeit der Treiberschaltung 26 zu verbessern. Der maximale Treiberstrom I _MAX des Transistors wird wie folgt dargestellt:

Dabei stellt L eine Kanallänge, W eine Kanalbreite, µ0 die Beweglichkeit eines Elektrons, C ₀ die Gatekapazität, V ₀ eine Gatespannung und V _TH eine Schwellenspannung dar. Ferner ist der maximale Treiberstrom I _MAX umgekehrt proportional zur Zeitkon stanten RC.

Da die belegte Fläche der Dekoderschaltung 25 und der Treiber schaltung 26 verdoppelt wird, ergeben sich die folgenden Vor teile.
(1) Es wird möglich, die Kanalbreiten W der Transistoren Q 7 und Q 8 zu vergrößern, wodurch der maximale Treiberstrom I _MAX der Transistoren Q 7 und Q 8 vergrößert wird und die Zeitkonstante RC verringert wird.
(2) Es ist möglich, eine Schaltung zu bilden, die die Gatespan nung V _o vergrößert. Zum Beispiel ist es wie in Fig. 5 gezeigt möglich, eine Bootstrap-Schaltung mit N-Kanal-MOS-Transistoren Q 7 und Q 8, der Kapazität C 1 und einem Inverter 27 zu bilden. Diese Bootstrap-Schaltung vergrößert die Gatespannung des Transistors Q 7 über das Leistungsversorgungspotential Vcc um die kapazitive Kopplung der Kapazität C 1. Ferner ist es möglich, eine Booster- Schaltung zu bilden. Als Folge davon wird der maximale Treiber strom I _MAX des Transistors der Treiberschaltung vergrößert und die Zeitkonstante RC wird verringert.
(3) Es wird leicht, eine Vorladungs-Schaltung zu bilden (siehe zum Beispiel 1984, IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, S. 138-139), die durch Anlegen eines Pulses vor dem Treiben der Wortleitung sämtliche Wortleitungen auf das Versorgungspotential Vcc vorlädt, wodurch die Reaktionsgeschwindigkeit des Wortleitungspotentiales vergrö ßert wird.

Da es auf diese Art und Weise möglich ist, die Treiberschaltung mit genügend großer Treiberfähigkeit zu bilden, wird die Reak tionszeit des Wortleitungspotentials schnell gemacht und der Betrieb der ganzen ROM-Einrichtung beschleunigt. Weiterhin ist es nicht notwendig, eine sehr winzige Strukturierung zur Bildung einer solchen Treiberschaltung zu verwenden.

Fig. 6 zeigt ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung, und Fig. 7 zeigt ein Schaltdiagramm des Hauptteiles der in Fig. 6 gezeigten ROM- Einrichtung.

Wortleitungsauswahldekoder 21 a und 21 b sind jeweils auf entgegen gesetzten Seiten des Speicherfeldes 11 angeordnet, und Bitlei tungsauswahldekoder 31 a und 31 b sind jeweils auf den anderen entgegengesetzten Seiten angeordnet. Analog sind Wortleitungsaus wahldekoder 22 a und 22 b jeweils auf entgegengesetzten Seiten des Speicherfeldes 12 angeordnet, und Bitleitungsauswahldekoder 32 a und 32 b sind jeweils auf den anderen entgegengesetzten Seiten angeordnet. Wie in Fig. 7 gezeigt, sind eine Mehrzahl von den Bitleitungen BL in dem Speicherfeld 11 abwechselnd mit den Bitleitungsauswahldekodern 31 a und 31 b verbunden. Eine Mehrzahl von Bitleitungen BL im Speicherfeld 12 sind abwechselnd mit den Bitleitungsauswahldekodern 32 a und 32 b verbunden.

Als Folge wird die Breite des Bereiches mit belegter Struktur des Bitleitungsauswahldekoders pro Bitleitung BL doppelt so groß. Dadurch wird es leicht, eine Schaltung mit einer großen Treiber fähigkeit mit einem Bitleitungsauswahldekoder zu bilden.

Fig. 8 zeigt ein Diagramm eines Beispieles eines Schaltungsauf baues des Bitleitungsauswahldekoders.

Der in Fig. 8 gezeigte Bitleitungsauswahldekoder weist eine Mehrzahl von Transfer-Gatter-Transistoren (im folgenden einfach als Transistoren bezeichnet) mit N-Kanal-MOS-Transistoren auf. Der Eingangsanschluß SI eines Leseverstärkers 51 ist über den Transistor Q 31 mit einem Knoten n 1 verbunden und über einen Transistor Q 32 mit einem Knoten n 2 verbunden. Der Knoten n 1 ist über einen Transistor Q 33 mit einem Knoten n 3 verbunden und über einen Transistor Q 34 mit einem Knoten n 4 verbunden. Der Knoten n 3 ist über einen Transistor Q 35 mit der Bitleitung BL 1 verbunden und über einen Transistor Q 36 mit der Bitleitung BL 3 verbunden. Auf der anderen Seite ist der Knoten n 4 über einen Transistor Q 37 mit einer Bitleitung BL 5 verbunden und über einen Transistor Q 38 mit einer Bitleitung BL 7 verbunden.

Ein Adreßsignal A _x bzw. dessen invertiertes Signal sind an die Gates der Transistoren Q 31 bzw. Q 32 angelegt. Ein Adreßsignal A _x bzw. dessen invertiertes Signal sind an die Gates der Tran sistoren Q 33 bzw. Q 34 angelegt. Ein Adreßsignal A _z bzw. dessen invertiertes Signal sind an die Gates der Transistoren Q 35 bzw. Q 36 und die Gates der Transistoren Q 37 bzw. Q 38 angelegt.

Wenn zum Beispiel die Adreßsignale A _x, A _x und A _z sämtlich auf dem "H"-Pegel sind, schalten die Transistoren Q 31, Q 33 und Q 35 ein, und die Bitleitung BL 1 ist mit dem Leseverstärker 51 verbunden.

Da eine Breite T des Bereiches mit belegter Struktur pro Bitlei tung von jedem Bitleitungsauswahldekoder im Fall der in den Fig. 6 und 7 gezeigten Ausführungsform breit wird, ist es möglich, die Transistoren Q 31 bis Q 38 aus Transistoren mit großer Treiberfä higkeit auszubilden.

Im allgemeinen ist eine Schaltung zum Treiben der Bitleitung BL und eine Schaltung zum Lesen der Speicherinformationen "1" oder "0" als Reaktion auf die Änderung seines Treiberstromes oder seiner Treiberspannung in integrierter Art und Weise im Lesever stärker 51 gebildet. Daher ändert sich die Treibergeschwindigkeit der Bitleitung BL in Abhängigkeit von der Last der Bitleitung BL. Als eine Einrichtung zum Verbessern der Treiberfähigkeit durch Verringern der Last der Bitleitung BL soweit wie möglich, kann bei jeder weiteren Bitleitung BL ein Leseverstärker 54 vorgesehen sein. Ein Dekoder 33, d.h. ein Transfer-Gatter-Transistor kann zwischen den Leseverstärkern 54 und dem Ausgangspuffer 52 wie in Fig. 9 gezeigt vorgesehen sein. Als Folge kann die Nachweis empfindlichkeit durch den Leseverstärker 54 verbessert werden.

In diesem Fall vergrößert sich die Fläche mit belegter Struktur T 2 des Leseverstärkers 54 durch das Vorsehen der Leseverstärker 54 und der Dekoder 33 jeweils auf entgegengesetzten Seiten der Mehrzahl von Bitleitungen BL und abwechselndes Verbinden der Mehrzahl von Bitleitungen BL mit den Leseverstärkern 54 jeweils auf den entgegengesetzten Seiten. Dadurch wird es ermöglicht, den Leseverstärker 54 mit einer großen Treiberfähigkeit auszubilden.

Fig. 10 zeigt ein Blockdiagramm eines ROM-Chip entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung.

Bei dieser Ausführungsform ist das in den Fig. 6 und 7 gezeigte Speicherfeld 11 nochmals in die beiden Speicherfelder 101 und 102 unterteilt, und das Speicherfeld 12 ist nochmals in die Speicher felder 103 und 104 unterteilt. Bitleitungsauswahldekoder 131 a, 131 b, 132 a und 132 b sind jeweils entlang der entgegengesetzten Seiten der Speicherfelder 101 und 102 angeordnet. Bitleitungsaus wahldekoder 133 a, 133 b, 134 a und 134 b sind jeweils entlang der entgegengesetzten Seiten der Speicherfelder 103 und 104 angeord net. Bei diesem Fall halbiert sich die Länge von jeder Bitleitung und ebenso die Ladekapazität von jeder Bitleitung, so daß die Betriebsgeschwindigkeit des Bitleitungsauswahldekoders nochmals beschleunigt wird.

Obwohl die Beschreibung eines Falles erfolgte, bei dem diese Erfindung auf die ROM-Einrichtung bei den oben beschriebenen Ausführungsbeispielen angewendet wurde, kann diese Erfindung auch auf eine RAM-Einrichtung oder andere Halbleiterspeichereinrich tungen angewendet werden.

Da die Breite des Bereiches mit belegter Struktur der Auswahlein richtung pro Auswahlleitung doppelt so groß wie bei bisher verwendeten Halbleiterspeichereinrichtungen gemacht werden kann, ohne die Ladekapazität von jeder Auswahlleitung zu vergrößern, kann entsprechend dieser Erfindung eine Einrichtung mit großer Treiberfähigkeit leicht gebildet werden. Folglich kann eine Halbleiterspeichereinrichtung vorgesehen werden, die einen Hoch geschwindigkeitsbetrieb bei einer hohen Packungsdichte und einer hohen Kapazität ermöglicht.

Claims

1. Halbleiterspeichereinrichtung mit

- einer Mehrzahl von ersten Auswahlleitungen (WL);
- einer Mehrzahl von zweiten Auswahlleitungen (BL), die so angeordnet sind, daß sie die Mehrzahl der ersten Auswahlleitungen (WL) schneiden;
- einem Speicherfeld (11, 12) mit einer Mehrzahl von Speicherzellen (MT), die bei den Schnittpunkten zwischen der Mehrzahl der ersten Auswahlleitungen (WL) und der Mehrzahl der zweiten Auswahlleitungen (BL) vorgesehen sind;
- einer Einrichtung zum Empfangen eines Adreßsignales zum Auswählen einer Speicherzelle (MT) in dem Speicherfeld (11, 12), wobei das Speicherfeld durch Unterteilen der Mehrzahl der ersten Auswahlleitungen (WL) in einen ersten und einen zweiten Speicherfeldblock (11, 12) unterteilt ist;
- einer ersten Auswahleinrichtung (21 a), die zwischen dem ersten und dem zweiten Speicherfeldblock (11, 12) vorgesehen ist und mit allen anderen Auswahlleitungen der Mehrzahl der ersten Auswahlleitungen (WL) in dem ersten Speicherfeldblock (11) verbunden ist;
- einer zweiten Auswahleinrichtung (21 b), die auf der entgegengesetzten Seite der ersten Auswahleinrichtung (21 a) bei dem ersten Speicherfeldblock (11) vorgesehen ist und mit den verbleibenden Auswahlleitungen der Mehrzahl der ersten Auswahlleitungen (WL) in dem ersten Speicherfeldblock (11) verbunden ist;
- einer dritten Auswahleinrichtung (22 a), die zwischen dem ersten und dem zweiten Speicherfeldblock (11, 12) vorgesehen ist und mit allen anderen Auswahlleitungen der Mehrzahl der ersten Auswahlleitungen (WL) in dem zweiten Speicherfeldblock (12) verbunden ist; und
- einer vierten Auswahleinrichtung (22 b), die auf der entgegengesetzten Seite der dritten Auswahleinrichtung (22 a) bei dem zweiten Speicherfeldblock (12) vorgesehen ist und mit den verbleibenden Auswahlleitungen der Mehrzahl der ersten Auswahlleitungen (WL) in dem zweiten Speicherfeldblock (12) verbunden ist; und
- einer Einrichtung (50) zum Zuführen der Adreßsignale an die erste bis vierte Auswahleinrichtung (21 d, 21 b, 22 a, 22 b).

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß jede von der Mehrzahl der ersten Auswahlleitungen eine Wortleitung (WL) aufweist, und die erste, die zweite, die dritte und die vierte Auswahleinrichtung eine Wortleitungsaus wahleinrichtung (21 a, 21 b, 22 a, 22 b) aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekenn zeichnet, daß jede von den Wortleitungsauswahleinrichtungen einen Wortleitungsauswahldekoder (21 a, 21 b, 22 a, 22 b) aufweist, wobei der Dekoder eine Mehrzahl von Dekoderschaltungen (25), von denen jede die entsprechende Wortleitung (WL) als Reaktion auf ein vorbestimmtes Adreßsignal auswählt, und eine Mehrzahl von Trei berschaltungen (26), von denen jede eine Wortleitung (WL), die durch jede der Mehrzahl von Dekoderschaltungen (21 a, 21 b, 22 a, 22 b) ausgewählt ist, treibt, aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß jede der Mehrzahl von ersten Auswahlleitungen eine Bitleitung (BL) aufweist, und jede der ersten, der zweiten, der dritten und der vierten Auswahleinrichtung eine Bitleitungsaus wahleinrichtung (31 a, 31 b, 32 a, 32 b) aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekenn zeichnet, daß die Halbleiterspeichereinrichtung zumindest einen Leseverstärker (51) aufweist, und jede der Bitleitungsauswahlein richtungen einen Bitleitungsauswahldekoder (31 a, 31 b, 32 a, 32 b) mit einer Mehrzahl von Transfer-Gatter-Transistoren (Q 31 bis Q 38) aufweist und eine der Bitleitungen (BL 1 bis BLn) mit dem Leseverstärker (51) über eine der Mehrzahl von Transfer-Gatter- Transistoren (Q 31 bis Q 38) als Reaktion auf ein Adreßsignal verbindet.

6. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekenn zeichnet, daß die Bitleitungsauswahleinrichtung (31 a, 31 b, 32 a, 32 b) eine Mehrzahl von Leseverstärkern (54), von denen jeder mit einer entsprechenden Bitleitung (BL) verbunden ist, und einen Dekoder (33) zum Auswählen eines der Mehrzahl von Leseverstärkern (54) als Reaktion auf ein Adreßsignal aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch:

- eine fünfte und eine sechste Auswahleinrichtung (31 a, 31 b), die auf jeder Seite der Mehrzahl der zweiten Auswahlleitungen (BL) in dem ersten Speicherfeldblock (11) vorgesehen sind und mit jeder anderen Auswahlleitung der Mehrzahl von zweiten Auswahlleitungen (BL) und den verbleibenden Auswahlleitungen der Mehrzahl der zweiten Auswahlleitungen (BL) jeweils verbunden sind; und
- eine siebte und eine achte Auswahleinrichtung (32 a, 32 b), die auf jeder Seite der zweiten Auswahlleitungen (BL) des zweiten Speicherfeldblockes (12) vorgesehen sind und mit jeder anderen Auswahlleitung der Mehrzahl von zweiten Leitungen (BL) und der verbleibenden Auswahlleitungen der Mehrzahl von zweiten Auswahl leitungen (BL) verbunden sind.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn zeichnet, daß jede der Mehrzahl von ersten Auswahlleitungen eine Wortleitung (WL) aufweist und jede der ersten, der zweiten, der dritten und der vierten Auswahleinrichtung eine Wortleitungaus wahleinrichtung (21 a, 21 b, 22 a, 22 b) aufweist, und jede der Mehrzahl der zweiten Auswahlleitungen eine Bitleitung (BL) auf weist und jede der fünften, der sechsten, der siebten und der achten Auswahleinrichtung eine Bitleitungsauswahleinrichtung (31 a, 31 b, 32 a, 32 b) aufweist.

9. Halbleiterspeichereinrichtung mit:

- einer Mehrzahl von ersten Auswahlleitungen (WL);
- einer Mehrzahl von zweiten Auswahlleitungen (BL), die so angeordnet sind, daß sie die Mehrzahl der ersten Auswahlleitungen (WL) schneiden;
- einem Speicherfeld (101, 102, 103, 104) mit einer Mehrzahl von Speicherzellen (MT), die bei den Schnittpunkten zwischen der Mehrzahl der ersten Auswahlleitungen (WL) und der Mehrzahl von zweiten Auswahlleitungen (BL) vorgesehen sind, wobei das Spei cherfeld durch Unterteilen der Mehrzahl der ersten Auswahlleitun gen (WL) in einen ersten und einen zweiten Speicherfeldblock (101, 102; 103, 104) unterteilt ist;
- einer ersten Auswahleinrichtung (21 a) die zwischen dem ersten und dem zweiten Speicherfeldblock (101, 102; 103, 104) vorgesehen ist und mit jeder anderen Auswahlleitung aus der Mehrzahl der ersten Auswahlleitungen (WL) in dem ersten Speicherfeldblock (101, 102) verbunden ist;
- einer zweiten Auswahleinrichtung (21 b), die auf der entgegenge setzten Seite der ersten Auswahleinrichtung (21 a) bei dem ersten Speicherfeldblock (101, 102) vorgesehen ist und mit den verblei benden Auswahlleitungen der Mehrzahl der ersten Auswahlleitungen (WL) in dem ersten Speicherfeldblock (101, 102) verbunden ist;
- einer dritten Auswahleinrichtung (22 a), die zwischen dem ersten und dem zweiten Speicherfeldblock (101, 102; 103, 104) vorgesehen ist und mit jeder anderen Auswahlleitung der Mehrzahl der ersten Auswahlleitungen (WL) in dem zweiten Speicherfeldblock (103, 104) verbunden ist; und
- einer vierten Auswahleinrichtung (22 b), die auf der entgegenge setzten Seite der dritten Auswahleinrichtung (22 a) bei dem zweiten Speicherfeldblock (103, 104) vorgesehen ist und mit den verbleibenden Auswahlleitungen der Mehrzahl der ersten Auswahl leitungen (WL) in dem zweiten Speicherfeldblock (103, 104) verbunden ist, wobei jeder des ersten und des zweiten Speicher feldblockes durch Unterteilen der Mehrzahl der zweiten Auswahl leitungen (BL) in einen ersten und einen zweiten Unterblock (101, 102; 103, 104) unterteilt ist;
- einer fünften Auswahleinrichtung (131 b; 133 b), die zwischen dem ersten und dem zweiten Unterblock (101, 102; 103, 104) vorgesehen ist und mit jeder anderen Auswahlleitung der Mehrzahl von zweiten Auswahlleitungen (BL) in dem ersten Unterblock (101; 103) verbun den ist;
- einer sechsten Auswahleinrichtung (131 a, 133 a), die auf der entgegengsetzten Seite der fünften Auswahleinrichtung (131 b; 133 b) bei den ersten Unterblöcken (101; 103) vorgesehen ist und mit den verbleibenden Auswahlleitungen der Mehrzahl von zweiten Auswahlleitungen (BL) in dem ersten Unterblock (101; 103) verbun den ist;
- einer siebten Auswahleinrichtung (132 a; 134 a), die zwischen dem ersten und dem zweiten Unterblock (101, 102; 103, 104) vorgesehen ist und mit jeder anderen Auswahlleitung der Mehrzahl von zweiten Auswahlleitungen (BL) in dem zweiten Unterblock (102; 104) verbunden ist; und
- einer achten Auswahleinrichtung (132 b; 134 b), die auf der entgegengesetzten Seite der siebten Auswahleinrichtung (132 a; 134 a) bei den zweiten Unterblöcken (102; 104) vorgesehen ist und mit den verbleibenden Auswahlleitungen der Mehrzahl von zweiten Auswahlleitungen (BL) in den zweiten Unterblöcken (102; 104) verbunden ist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch ge kennzeichnet, daß jede der Mehrzahl von ersten Auswahlleitungen eine Wortleitung (WL) aufweist und jede der ersten, der zweiten, der dritten und der vierten Auswahleinrichtung eine Wortleitungs auswahleinrichtung (21 a, 21 b, 22 a, 22 b) aufweist, und jede der Mehrzahl von zweiten Auswahlleitungen eine Bitleitung (BL) auf weist und jede der fünften, der sechsten, der siebten und der achten Auswahleinrichtung eine Bitleitungsauswahleinrichtung (131 b, 133 b; 131 a, 133 a; 132 a, 134 a; 132 b, 134 b) aufweist.

11. Verfahren zum Dekodieren einer Halbleiterspeichereinrichtung mit einer Mehrzahl von ersten Auswahlleitungen (WL); einer Mehrzahl von zweiten Auswahlleitungen (BL), die so angeordnet sind, daß sie die Mehrzahl der ersten Auswahlleitungen (WL) schneiden; einem Speicherfeld (11, 12), das eine Mehrzahl von Speicherzellen (MT) aufweist, die bei den Schnittpunkten zwischen der Mehrzahl der ersten und der zweiten Auswahlleitungen (WL; BL) vorgesehen sind, wobei das Speicherfeld durch Unterteilen der Mehrzahl der ersten Auswahlleitungen in einen ersten und einen zweiten Speicherfeldblock (11, 12) unterteilt ist; einer ersten Auswahleinrichtung (21 a), die zwischen dem ersten und dem zweiten Speicherfeldblock (11, 12) vorgesehen ist; einer zweiten Auswahl einrichtung (21 b), die auf der entgegengesetzten Seite der ersten Auswahleinrichtung (21 a) bei dem ersten Speicherfeldblock (11) vorgesehen ist; einer dritten Auswahleinrichtung (22 a), die zwischen dem ersten und dem zweiten Speicherfeldblock (11, 12) vorgesehen ist; und einer vierten Auswahleinrichtung (22 b), die auf der entgegengesetzten Seite der dritten Auswahleinrichtung (22 a) bei dem zweiten Speicherfeldblock (12) vorgesehen ist, mit den Schritten:

(a) Erfassen eines Eingangsadreßsignales, und als Reaktion, Steuern der ersten Auswahleinrichtung (21 a) zum Auswählen einer von alternierenden Leitungen der Mehrzahl von ersten Auswahllei tungen (WL) in dem ersten Speicherfeldblock (11);
(b) Steuern der zweiten Auswahleinrichtung (21 b) zum Auswählen einer der verbleibenden Leitungen der Mehrzahl der ersten Aus wahlleitungen (WL) in dem ersten Speicherfeldblock (11);
(c) Steuern der dritten Auswahleinrichtung (22 a) zum Auswählen einer der alternierenden Leitungen der Mehrzahl der ersten Auswahlleitungen (BL) in dem zweiten Speicherfeldblock (12); und
(d) Steuern der vierten Auswahleinrichtung (22 b) zum Auswählen einer der verbleibenden Leitungen der Mehrzahl der ersten Aus wahlleitungen (WL) in dem zweiten Speicherfeldblock (12).