JPS5880188A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5880188A JPS5880188A JP56177477A JP17747781A JPS5880188A JP S5880188 A JPS5880188 A JP S5880188A JP 56177477 A JP56177477 A JP 56177477A JP 17747781 A JP17747781 A JP 17747781A JP S5880188 A JPS5880188 A JP S5880188A
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- JP
- Japan
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- decoder
- sense amplifiers
- output
- bit
- sense
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000004020 conductor Substances 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 8
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 241000219995 Wisteria Species 0.000 description 1
- 101150094498 bli-1 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)、尭@O技術分野
本発@紘デコーダの数を誠少させて集積911度を向上
させ九半導体記憶装置に関する。
させ九半導体記憶装置に関する。
(2)、妓暫og量
半導体記憶装置のL81化乃盃@Ltll化に停ってそ
の1路基板面積の有効利用化が推進されている。そのよ
うな趨勢はカラムデコーダにも及んで来ておシ、現在の
段階は1個のデコーダで1個のセンス増幅器管選択する
方式から1個のデコーダで2個のセンス増幅器を選択す
る方式へと進展して来ている。
の1路基板面積の有効利用化が推進されている。そのよ
うな趨勢はカラムデコーダにも及んで来ておシ、現在の
段階は1個のデコーダで1個のセンス増幅器管選択する
方式から1個のデコーダで2個のセンス増幅器を選択す
る方式へと進展して来ている。
(6)、従来技術と問題点
従来知られている半導体記憶装置におけるカラムデコー
ダによるセンス増幅器の選択のための回路社第1@に示
す如きものがある。この回路はそのカラムデコーダDI
(これはDll及びD12とよ)成る)のデコーダ部a
lO出力でカラム選択許容信号@CDO又はCDIの信
号でトランス7アゲートトランジスタd1.fl の
ゲート又状トランースフアゲートトランジスタ11、g
ユのゲートを選択的に動作させてセンス増幅器1又は2
が選択されるように構成されている。tた、カラムデコ
ーダD2も同様K11k成されてお夛、同じ構成要素に
は添字を1から2へ変え九参照文字を付しである。その
動作態様も−1j1mである。
ダによるセンス増幅器の選択のための回路社第1@に示
す如きものがある。この回路はそのカラムデコーダDI
(これはDll及びD12とよ)成る)のデコーダ部a
lO出力でカラム選択許容信号@CDO又はCDIの信
号でトランス7アゲートトランジスタd1.fl の
ゲート又状トランースフアゲートトランジスタ11、g
ユのゲートを選択的に動作させてセンス増幅器1又は2
が選択されるように構成されている。tた、カラムデコ
ーダD2も同様K11k成されてお夛、同じ構成要素に
は添字を1から2へ変え九参照文字を付しである。その
動作態様も−1j1mである。
従って、この回路においては、センス増幅器3個毎に1
個のデコーダ【設けなければならず、半導体記憶装置の
記憶容量の増大即ちセンス増幅器の増大が進めば進むほ
どデコーダの数音増加させなければならない、このため
、デコーダが半導体基板に占有する面積が大きくな9、
集積密度の向上を阻む原因の1つとなっている。
個のデコーダ【設けなければならず、半導体記憶装置の
記憶容量の増大即ちセンス増幅器の増大が進めば進むほ
どデコーダの数音増加させなければならない、このため
、デコーダが半導体基板に占有する面積が大きくな9、
集積密度の向上を阻む原因の1つとなっている。
局、第111においてBL1ム、ILII、IIL2ム
、mL2]1.lL3ム、1lL3B、!lL4ム、1
L41はビット―で、DIl、DBはデータ線でWL0
〜WLNはワード線で、φ。はり竜ット信号−で、Ve
eeV−−は電Wt*である。
、mL2]1.lL3ム、1lL3B、!lL4ム、1
L41はビット―で、DIl、DBはデータ線でWL0
〜WLNはワード線で、φ。はり竜ット信号−で、Ve
eeV−−は電Wt*である。
(4,発明の目的
本発明は上述した従来回路の欠点KfIkみて創l!さ
れた40で、そO11的祉デコーダが占有する鴎路基板
面積の縮小を図)、集積密度を向上させ九半導体記憶装
置を提供することにある。
れた40で、そO11的祉デコーダが占有する鴎路基板
面積の縮小を図)、集積密度を向上させ九半導体記憶装
置を提供することにある。
俤)、−9110構成
この目的社少なくと%3つの竜ンス増輻器毎に単一のデ
コーダを設け、このデコーダの出力信号により対応する
センス増@益ヲ選択させることKよって達成される。
コーダを設け、このデコーダの出力信号により対応する
センス増@益ヲ選択させることKよって達成される。
(6)0発明の実施例
以下、添付図面参照の下に本発明の詳細な説明する。
第2図は本発明の半導体記憶装置内部の一部のレイアウ
トを示す。■、■、■、Φ社センス増幅器で、センス増
幅器■の左右にビット線BLIム、BLImが、センス
増幅器■の左右にビット1iBL2A、BL2Bが、セ
ンス増幅器■の左右にビットgB、L3ム、BL311
が、そしてセンス増幅器Φの左右にピッ)llBL4ム
、Bいlがそれぞれ接続されている。10はデコーダで
、これにはコラム選択アドレス!IAolム4.・・・
・・曲A、、A、、及びコラム選択許容信号1i1cD
Q。
トを示す。■、■、■、Φ社センス増幅器で、センス増
幅器■の左右にビット線BLIム、BLImが、センス
増幅器■の左右にビット1iBL2A、BL2Bが、セ
ンス増幅器■の左右にビットgB、L3ム、BL311
が、そしてセンス増幅器Φの左右にピッ)llBL4ム
、Bいlがそれぞれ接続されている。10はデコーダで
、これにはコラム選択アドレス!IAolム4.・・・
・・曲A、、A、、及びコラム選択許容信号1i1cD
Q。
CDIが接続されている(これらの線数はlっの例示で
ある)。
ある)。
C1,C2社センス増幅器■、■、■、■及びデコーダ
10の左右にこれらに沿って配線され九共通配線で、換
言すればセンス増幅器への配II!を共通とするビット
ii@にこれらビット線に直交して設けられた配線であ
る。
10の左右にこれらに沿って配線され九共通配線で、換
言すればセンス増幅器への配II!を共通とするビット
ii@にこれらビット線に直交して設けられた配線であ
る。
Dll 、DB2.0111 、DB2はデータバス−
であ〕い各ピット線に読出された信号を選択されたセン
ス増幅器との関係で図示しない読出回路に伝播させて来
る線である。
であ〕い各ピット線に読出された信号を選択されたセン
ス増幅器との関係で図示しない読出回路に伝播させて来
る線である。
Wはワード線で、この線が附勢されるか否かはローデコ
ーダの出力によって決まる。
ーダの出力によって決まる。
第2図O図式囚を具体的な回路(第10実施例)で表わ
したのが第3図である。従って、第3図の各部を参照す
る文字は同一部分を参照する限度において、第2@と同
一文字を付してその説明會省略する。そして、第2図が
図式的であるが故に%敢えてそO詳mな説W14を省い
た部分を以下に説明する。
したのが第3図である。従って、第3図の各部を参照す
る文字は同一部分を参照する限度において、第2@と同
一文字を付してその説明會省略する。そして、第2図が
図式的であるが故に%敢えてそO詳mな説W14を省い
た部分を以下に説明する。
デコーダ10は93図の幾何学的配置で4つの部分D1
.D2.D3.D4から成9デコーダ部1.2はデコー
ダ部分D1.D2に配置されている。デコーダ部lの出
力をクランプするクレンプ部3紘デコーダ部分D3に配
置され、デコーダ部2の出力をクランプするクランプ部
4社デコーダ部分D4に配置されている。
.D2.D3.D4から成9デコーダ部1.2はデコー
ダ部分D1.D2に配置されている。デコーダ部lの出
力をクランプするクレンプ部3紘デコーダ部分D3に配
置され、デコーダ部2の出力をクランプするクランプ部
4社デコーダ部分D4に配置されている。
そして、コラム選択許容信号@CDQが選択された場合
の出力CLQはデコーダ部分DI。
の出力CLQはデコーダ部分DI。
D2.DB、D4にそれぞれ配置されたゲート素子5.
6.7.8のゲート制御人力に共通配l1iC11′介
して接続される一方、コラム選択許容信号@ CD l
が選択された場合の出力CLIはデコーダ部分D1.D
2.D3.D4にそれぞれ配置されたゲート素子9,1
0,11.12のゲート制御入力へ共通配線C2t−介
して接続される。
6.7.8のゲート制御人力に共通配l1iC11′介
して接続される一方、コラム選択許容信号@ CD l
が選択された場合の出力CLIはデコーダ部分D1.D
2.D3.D4にそれぞれ配置されたゲート素子9,1
0,11.12のゲート制御入力へ共通配線C2t−介
して接続される。
このように構成され九回路はデコーダ部1が選択されて
その出力CLOに高レベルの信号が発生するとゲート素
子5,7,6.8を導通させ、iづれかのワード@WL
nの附勢及びゲート素子5,7.6.8に対応するセン
ス増幅器0.0の動作の完了の下にピッ)紐11LIB
、BLIA、BL3B、!1LsA上に発生しているビ
ット信号tそれぞれ、データハX@D B O、D B
O−Dlll、Dlllへ転送させる。またデコーダ
部2が選択されてそO出力CL1に高レベルの信号が発
生するとゲート素子9,11,10.12を導通させ、
いづれかのワード!IWLnO附勢及びゲート素子9.
11.10.12に対応するセンス増幅器■、■の動作
の完了の下にビット114L2B、BL2ム、BL4B
−、IILAA 上に発生しているビット信号をそれぞ
れ、データバス1iDlO、DlO,Dll、Dlll
上へ転送させる。
その出力CLOに高レベルの信号が発生するとゲート素
子5,7,6.8を導通させ、iづれかのワード@WL
nの附勢及びゲート素子5,7.6.8に対応するセン
ス増幅器0.0の動作の完了の下にピッ)紐11LIB
、BLIA、BL3B、!1LsA上に発生しているビ
ット信号tそれぞれ、データハX@D B O、D B
O−Dlll、Dlllへ転送させる。またデコーダ
部2が選択されてそO出力CL1に高レベルの信号が発
生するとゲート素子9,11,10.12を導通させ、
いづれかのワード!IWLnO附勢及びゲート素子9.
11.10.12に対応するセンス増幅器■、■の動作
の完了の下にビット114L2B、BL2ム、BL4B
−、IILAA 上に発生しているビット信号をそれぞ
れ、データバス1iDlO、DlO,Dll、Dlll
上へ転送させる。
このように、単一のデコーダlOの出力信号によ)4個
のセンス増S器■、■、■、■を選択し得る。この選択
にデコーダの構成を何んら変更することはない。従って
、従来の単一のデコーダで2個のセンス増幅器上選択す
る場合に比しデコーダが中導体基INK占有する面積は
従来O半分でよい、この縮少された閤積内にデコーダと
して必l!な回路素子をすべて収容しうるから、基板内
積の節減となシ、その節減され九基板領域を他の用途例
えにデコーダの一部に振シ向は得ることとなり、集積密
度の向iを促す。
のセンス増S器■、■、■、■を選択し得る。この選択
にデコーダの構成を何んら変更することはない。従って
、従来の単一のデコーダで2個のセンス増幅器上選択す
る場合に比しデコーダが中導体基INK占有する面積は
従来O半分でよい、この縮少された閤積内にデコーダと
して必l!な回路素子をすべて収容しうるから、基板内
積の節減となシ、その節減され九基板領域を他の用途例
えにデコーダの一部に振シ向は得ることとなり、集積密
度の向iを促す。
第41社本発明の第2の実施例を示し、第2図0aO−
成因を具体化した他の具体的な回路−である。従って、
第4図の各部を参照する文字は同一部分t−蒙照する限
度において第2図と同一文字を付してその説明を省略す
る。また、第3図〇−施例と主たる相違は単一のデコー
ダlOによ98個のセンス増幅器■、■・・・・・・・
・@會選択することにある。その他の差違扛データバス
線が4本から8本に増えた点と、そのセンス増幅器0〜
0にそれぞれ、ピッ)@BL5ム、lL5m、lL6ム
iL6m1.lL7ム、BL7B、皇L8ム、 BL8
Bが接続され、ビット[IBL5ム#1L6Aとデータ
バス1ilD12との間にそれぞれゲート素子13.1
4が、ビットIIBLり1.BLI1とデータバス1l
DB2との間にそれぞれゲート素子15゜16が、ビッ
ト−BL7A、IIL8Aとデータバス@D13との関
にそれぞれゲート素子17.18が、そしてビット@I
IL711.BL8Bとデータバス1lD13との間に
それぞれケート素子19゜20が接続され九点にある。
成因を具体化した他の具体的な回路−である。従って、
第4図の各部を参照する文字は同一部分t−蒙照する限
度において第2図と同一文字を付してその説明を省略す
る。また、第3図〇−施例と主たる相違は単一のデコー
ダlOによ98個のセンス増幅器■、■・・・・・・・
・@會選択することにある。その他の差違扛データバス
線が4本から8本に増えた点と、そのセンス増幅器0〜
0にそれぞれ、ピッ)@BL5ム、lL5m、lL6ム
iL6m1.lL7ム、BL7B、皇L8ム、 BL8
Bが接続され、ビット[IBL5ム#1L6Aとデータ
バス1ilD12との間にそれぞれゲート素子13.1
4が、ビットIIBLり1.BLI1とデータバス1l
DB2との間にそれぞれゲート素子15゜16が、ビッ
ト−BL7A、IIL8Aとデータバス@D13との関
にそれぞれゲート素子17.18が、そしてビット@I
IL711.BL8Bとデータバス1lD13との間に
それぞれケート素子19゜20が接続され九点にある。
これらの相違を−く構成は同じであるので、その同じ轡
成登素には邑−参照文字を付してその説明を省略する。
成登素には邑−参照文字を付してその説明を省略する。
そO動作t11mlK述べると、デコーダ部1が選択さ
れてそ、O出力cbttc高レベルの信号が発生す、る
と、センス増幅器■、@、■、■が選択されてビット@
IILI A 、 BLI B、 BL3ム、BL3
B、!IL!$A、IIL5m、1LTA、BL7m上
のビット信号がそれぞれゲート素子7.5,8.6.1
3#11.17,199経てデー/パス@DIG、DI
IO,Dll 、Dll 、D藤2.D藤2゜Dlll
B、Dlllへ転送される。を九、デコーダ全体雪が選
択されてその出力CLOK高レベルの信号が発生すると
、センス増eas■、Φ、■、・が選択されてビット−
IL2ム、 B L 2 B、lL4ム、BL4B、l
L4ム、IIL6m1.BLIム、BL8慕上のビット
信号がそれぞれゲート素子11,9,12.10.14
.16,111.20を経てデータバス麹DIO、Dl
O,Dll 、Dll、DB2このように、単一のデコ
ーダ10の出力によ)8個のセンス増幅器を選択してい
るから、センス−増幅各画〕の占有面積は更に少なくて
済み、そのデコーダ部分DI 、 D2 、 DB 、
D4.D5.06に従来必要として%fhたデコーダ
構成要素0=郁會゛配置し得る仁とと表り、デコーダ部
分D7.D8には周辺回路の一部例えば電源安定化容量
管配置してデコーダ全体としての占有面積を節約してデ
コーダのピッチ即ち第2@t)Lを短縮し、その不要と
なう九基板面積にビットセル等管形成し、かくシて集積
密度の−NIIO向上を達成しうる。
れてそ、O出力cbttc高レベルの信号が発生す、る
と、センス増幅器■、@、■、■が選択されてビット@
IILI A 、 BLI B、 BL3ム、BL3
B、!IL!$A、IIL5m、1LTA、BL7m上
のビット信号がそれぞれゲート素子7.5,8.6.1
3#11.17,199経てデー/パス@DIG、DI
IO,Dll 、Dll 、D藤2.D藤2゜Dlll
B、Dlllへ転送される。を九、デコーダ全体雪が選
択されてその出力CLOK高レベルの信号が発生すると
、センス増eas■、Φ、■、・が選択されてビット−
IL2ム、 B L 2 B、lL4ム、BL4B、l
L4ム、IIL6m1.BLIム、BL8慕上のビット
信号がそれぞれゲート素子11,9,12.10.14
.16,111.20を経てデータバス麹DIO、Dl
O,Dll 、Dll、DB2このように、単一のデコ
ーダ10の出力によ)8個のセンス増幅器を選択してい
るから、センス−増幅各画〕の占有面積は更に少なくて
済み、そのデコーダ部分DI 、 D2 、 DB 、
D4.D5.06に従来必要として%fhたデコーダ
構成要素0=郁會゛配置し得る仁とと表り、デコーダ部
分D7.D8には周辺回路の一部例えば電源安定化容量
管配置してデコーダ全体としての占有面積を節約してデ
コーダのピッチ即ち第2@t)Lを短縮し、その不要と
なう九基板面積にビットセル等管形成し、かくシて集積
密度の−NIIO向上を達成しうる。
(1)1発明の効果
上述の説明から明らかなように1本発明によれば、デコ
ーダの数を減少させ得るから、その余剰基板領域をデコ
ーダの一部又はその他の素子等のための領域として割当
てることが出来る。
ーダの数を減少させ得るから、その余剰基板領域をデコ
ーダの一部又はその他の素子等のための領域として割当
てることが出来る。
従って、デコーダのピッチを縮小し得て集積密度の向上
に役立つ、記憶容量が増大すれはするほど、その効果も
一部と表る。
に役立つ、記憶容量が増大すれはするほど、その効果も
一部と表る。
11EI図は従来の半導体記憶装置の内部回路會示す図
、第2図は半導体基板上に形成され九本発明記憶装置の
レイ79トを示す図、第31は第2図レイアラ)4D^
体的な第1の実施例回路1、第4図は第2図レイアラ)
08体的な請2の夾施例励路図である。 図中、Φ〜0は毫ンス増輻器、10はデコーダ、DI−
Dllはデコーダ部分、ILIム、IILIIl、〜l
L8ム、1LIIl祉ビット曽、5〜20はゲート素子
、010.DIG、にDI3.DI3はデータバス曽で
ある。 特許出願人 富士通株式会社
、第2図は半導体基板上に形成され九本発明記憶装置の
レイ79トを示す図、第31は第2図レイアラ)4D^
体的な第1の実施例回路1、第4図は第2図レイアラ)
08体的な請2の夾施例励路図である。 図中、Φ〜0は毫ンス増輻器、10はデコーダ、DI−
Dllはデコーダ部分、ILIム、IILIIl、〜l
L8ム、1LIIl祉ビット曽、5〜20はゲート素子
、010.DIG、にDI3.DI3はデータバス曽で
ある。 特許出願人 富士通株式会社
Claims (1)
- 亭導体基板上KIF数のセンス増幅器及びこれら七ン、
ス増幅、器を選択するカラムデコーダを有する半導体記
憶装置において、上記複数のセンス増幅−のうちの少な
くとも3つの′センス増幅器毎に単一のカラムデコーダ
を設け、その出力で上記少なくとも3つのセンス増幅器
を選択するようにし、その不要となったカラムデコーダ
領絨に上記単一の力2ムデコーダの一部及び/或いは周
辺回路−分を配置したことを特徴とする半導体記憶装置
。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56177477A JPS5880188A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
EP82305911A EP0079220B1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
DE8282305911T DE3278865D1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
IE2644/82A IE54006B1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
US06/439,507 US4511997A (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56177477A JPS5880188A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5880188A true JPS5880188A (ja) | 1983-05-14 |
JPH0245273B2 JPH0245273B2 (ja) | 1990-10-08 |
Family
ID=16031593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56177477A Granted JPS5880188A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4511997A (ja) |
EP (1) | EP0079220B1 (ja) |
JP (1) | JPS5880188A (ja) |
DE (1) | DE3278865D1 (ja) |
IE (1) | IE54006B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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