DE102011054873A1

DE102011054873A1 - Mehrkanal-Digitalisierer und Digitalisierungsverfahren

Info

Publication number: DE102011054873A1
Application number: DE102011054873A
Authority: DE
Inventors: Nanette Gruber; Kesavan Rao Naresh
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 2010-10-29
Filing date: 2011-10-27
Publication date: 2012-05-03
Also published as: US20120105262A1; JP2012100261A; JP5795729B2; US8294607B2

Abstract

Es werden ein Mehrkanal-Digitalisierer und ein Digitalisierungsverfahren vorgestellt. Ein Digitalisierer umfasst einen Analog-Digital-Wandler (ADW) (100), der eine Vielzahl von Kanälen (102) aufweist, welche analoge Eingangssignale empfangen; einen Betriebsverstärker (104) in jedem Kanal sowie einen Komparator (106), der an den Betriebsverstärker angeschlossen ist. Der ADW umfasst ferner eine Logikschaltung (108) in jedem Kanal, welche mit dem Komparator verbunden und so konfiguriert ist, dass sie einen Ausgang auf der Grundlage eines Komparatorsignals generiert, welches vom Komparator kommend empfangen wird. Der ADW umfasst auch einen Rampengenerator (116), welcher mit der Vielzahl von Kanälen verbunden und so konfiguriert ist, dass er ein zeitvariables Referenzsignal liefert.

Description

HINTERGRUND der Erfindung
Der hier dargelegte Gegenstand bezieht sich allgemein auf elektronische Digitalisierer. Genauer gesagt bezieht sich der hier beschriebene Gegenstand auf Analog-Digital-Wandler (ADWs).
In zahlreichen Anwendungen wie beispielsweise der diagnostischen medizinischen Bildgebung besteht die Notwenigkeit, simultan oder gleichzeitig mehrere analoge Signale in entsprechende digitale Werte umzuwandeln. Beispielsweise wird bei diagnostischen medizinischen Bildgebungssystemen wie Computertomographie(CT)-Systemen, digitalen Röntgensystemen, Einzel-Photonenemissions-Computertomographie(SPECT)-Systemen und ähnlichen Verfahren während der Bilderfassung und/oder -rekonstruktion Digitalisierung eingesetzt. Bei einigen dieser medizinischen Bildgebungssysteme werden Hochgeschwindigkeits-Mehrkanal-ADWs von 8 bis 14 Bit zur Digitalisierung von erfassten Daten verwendet.
Bei den meisten konventionellen ADWs wird ein geräuscharmer, hochpräziser Komparator und ein Digital/Analog-Wandler (DAW) per Kanal eingesetzt. Der DAW liefert einen Spannungsanstieg, welcher als Referenz für abgefragte und gehaltene Signale fungiert. Die Geschwindigkeit eines ADW ist eingeschränkt durch die Rate, mit welcher der Anstieg von einem minimalen Signal zu einem maximalen Signal erfolgt, sowie den Anstiegseinstellungscharakteristiken und den für die Anstiegspuffer notwendigen Stromverbrauch. Folglich schränkt die Geschwindigkeit des ADW die Verarbeitungszeit des Gesamtsystems ein, was wiederum Auswirkungen auf die Gesamtleistung des Systems haben kann. Es sind alternative ADW-Architekturen vorgeschlagen worden, um die Einschränkungen der Verarbeitungsgeschwindigkeit zu überwinden. Eine dieser Architekturen beinhaltet die Verwendung eines DAW pro Kanal zusammen mit einem Successive-Approximation-Register(SAR)-Algorithmus. Allerdings wird durch die Verwendung des DAW pro Kanal die Größe und der Stromverbrauch des ADW erhöht.
KURZBESCHREIBUNG DER ERFINDUNG
Gemäß einer Ausführungsform wird ein Analog/Digital-Wandler (ADW) geliefert, der eine Vielzahl von Kanälen zum Empfang von analogen Eingangssignalen, einen Betriebsverstärker in jedem Kanal sowie einen Komparator umfasst, welcher mit dem Betriebsverstärker verbunden ist. Der ADW umfasst ferner eine Logikschaltung in jedem Kanal, welche mit dem Komparator verbunden und so konfiguriert ist, dass sie einen Ausgang auf der Grundlage eines Komparatorsignals generiert, welches vom Komparator kommend empfangen wird. Der ADW umfasst auch einen Rampengenerator, welcher mit der Vielzahl von Kanälen verbunden und so konfiguriert ist, dass er ein zeitvariables Referenzsignal ausgibt.
Gemäß einer anderen Ausführungsform wird ein Verfahren zur Umwandlung eines analogen Signals in ein digitales Signal unter Verwendung eines Analog/Digital-Wandlers geliefert. Das Verfahren umfasst den Empfang analoger Signale auf einer Vielzahl von Kanälen, das Abfragen eines Eingangsspannungssignals aus dem analogen Eingangssignal in jedem Kanal sowie das Halten des Eingangsspannungssignals in jedem Kanal. Das Verfahren umfasst ferner die Erzeugung eines zeitvariablen Referenzsignals unter Verwendung eines Rampengenerators für die Vielzahl von Kanälen, den Vergleich des variablen Referenzsignals mit dem analogen Eingangssignal sowie das Subtrahieren des variablen Referenzsignals vom analogen Eingangssignal, sofern das analoge Eingangssignal geringer als das Referenzsignal ist. Das Verfahren umfasst auch die Speicherung der Restladung nach der Subtraktion.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Zeichnungen illustrieren in allgemeiner Weise und anhand von Beispielen, die allerdings nicht in einem einschränkenden Sinne aufzufassen sind, verschiedene Ausführungsformen, welche in dem vorliegenden Dokument diskutiert werden. Der hier dargelegte Gegenstand wird anhand von funktionellen und/oder logischen Komponenten und Blockkomponenten sowie verschiedenen Verarbeitungsschritten beschrieben. Es sei darauf hingewiesen, dass derartige Blockkomponenten durch eine beliebige Anzahl von Hardware, Software, und/oder Firmware-Komponenten realisiert werden können, welche so konfiguriert sind, dass sie zur Ausführung von spezifischen Funktionen in der Lage sind.
1 illustriert eine schematische Darstellung eines mehrkanaligen Analog-Digital-Wandlers (ADW), wobei die Komponenten von einem der Kanäle gemäß einer Ausführungsform gezeigt werden.
2 illustriert eine auf einem Rampengenerator beruhende Kondensatoranordnung gemäß einer Ausführungsform.
3 illustriert einen auf einem Rampengenerator beruhenden Widerstandsleiter gemäß einer Ausführungsform.
4 illustriert eine Konfiguration für einen der Kanäle gemäß einer Ausführungsform.
5 illustriert einen relativen Zeitablauf von exemplarischen Taktsignalen zur Kontrolle des Betriebs des ADW gemäß einer Ausführungsform.
6 illustriert einen Abtast- und Haltekreis (SHA) in einem Zustand gemäß einer Ausführungsform.
7 illustriert den SHA in einem weiteren Zustand gemäß einer Ausführungsform.
8 illustriert den SHA in einem weiteren Zustand gemäß einer Ausführungsform.
9 illustriert den SHA in einem weiteren Zustand gemäß einer Ausführungsform.
10 ist ein Diagramm, in welchem ein ADW gemäß einer Ausführungsform illustriert wird, der eine Referenzspannung mit einem abgetasteten Eingangssignal vergleicht.
11 ist ein Diagramm, in welchem ein ADW gemäß einer Ausführungsform illustriert wird, wobei ein abgetastetes Eingangssignal größer als eine Referenzspannung ist.
12 ist ein Diagramm, in welchem ein ADW gemäß einer Ausführungsform illustriert wird, wobei ein abgetastetes Eingangssignal kleiner als eine Referenzspannung ist.
13 ist ein Flussdiagramm einer Successive-Approximation-Register(SAR)-Operation gemäß verschieden Ausführungsformen.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die folgende detaillierte Beschreibung ist lediglich illustrativer Natur und soll weder den hier dargelegten Gegenstand noch die Anwendung und Verwendung der verschiedenen Ausführungsformen des beschriebenen Gegenstandes einschränken. Ferner ist nicht vorgesehen, dass es zu Einschränkungen durch beliebige explizit oder implizit genannte Theorien kommt, welche im Zusammenhang mit dem zugrundeliegenden technischen Gebiet, dem Hintergrund, den Kurzbeschreibung oder der folgenden detaillierten Beschreibung präsentiert werden. Außerdem werden sich auf diesem Gebiet fachkundige Personen darüber im Klaren sein, dass der hier dargelegte Gegenstand in Verbindung mit einer beliebigen Anzahl von Anwendungen umgesetzt werden kann, und dass Digitalisierer, zu denen auch die hier beschriebenen Analog-Digital-Wandler-(ADW)Architekturen zu zählen sind, lediglich Beispielanwendungen für den hier dargelegten Gegenstand darstellen.
In dem Sinne, in dem der Begriff hier verwendet wird, ist mit ”Schalter” ein beliebiger interner oder externer Referenzpunkt, eine Verbindungsstelle, ein Anschluss, eine Signalleitung, ein leitfähiges Element o. a. gemeint, an welchem ein gegebenes Signal, ein Logikebene, eine Spannung, ein Datenmuster, ein Strom oder eine Quantität vorhanden ist. Ferner können zwei oder mehr Schalter in Form eines einzigen physikalischen Elementes realisiert werden.
In der folgenden Beschreibung ist auch davon die Rede, dass Schalter oder Ausstattungselemente miteinander ”verbunden” oder ”gekoppelt” sind. Sofern nicht explizit anders angegeben, bezeichnet der Begriff ”geschlossener” Schalter, so wie er hier verwendet wird, einen Zustand des Schalters, in welchem dieser sich in einem leitenden Zustand befindet. Mit einem leitenden Zustand ist hier ein Zustand des Schalters gemeint, in dem ein Signal, eine Spannung, ein Strom oder ein beliebiges leitfähiges Element in einem Stromkreis über einen Schalter von einem Punkt/Knotenpunkt zum anderen fließen kann. Sofern nicht explizit anders angegeben, bezeichnet der Begriff ”offener” oder ”geöffneter” Schalter in dem hier verwendeten Sinne einen Zustand des Schalters, in welchem dieser sich in einem nicht-leitenden Zustand befindet. Hier ist mit einem nicht-leitenden Zustand ein Zustand des Schalters gemeint, in welchem ein Signal, eine Spannung, ein Strom oder ein beliebiges leitfähiges Element in einem Stromkreis über einen Schalter nicht von einem Punkt/Knotenpunkt zu einem anderen fließen kann. Zum Beispiel kann ein Schalter an eine Vielzahl von Knotenpunkten ”gekoppelt” sein, wobei aber nicht alle dieser Knotenpunkte immer miteinander ”verbunden” sein müssen. Folglich kann der Schalter je nach seinem Zustand verschiedene Knotenpunkte miteinander verbinden. Obwohl ferner die verschiedenen hier dargestellten Schemata bestimmte beispielhafte Anordnungen von Elementen abbilden, können in einer Ausführungsform zusätzliche dazwischenliegende Elemente, Geräte, Merkmale oder Komponenten vorhanden sein. Auch wenn eine Komponente als ein Schaltkreis bezeichnet wird, kann es sich bei der Komponente ferner um eine beliebige Art von Gerät handeln.
In der folgenden Beschreibung werden durchgängig dieselben Ziffern oder Referenzbezeichnungen benutzt, um dieselben Teile oder Elemente zu benennen. Zusätzlich werden die Begriffe ”ein” oder ”eine” in solch einem Sinne verwendet, dass sie einen oder mehrere [der entsprechenden Elemente] umfassen können.
In verschiedenen Ausführungsformen wird ein ADW geliefert, der so konfiguriert ist, dass er N Bit-Umwandlungen verarbeitet, wobei es sich bei N um eine beliebige Anzahl handeln kann. Zum Beispiel kann der ADW 8 Bit betragen. Alternativ kann der ADW eine 16-Bit-Auflösung haben.
In 1 wird eine schematische Darstellung eines mehrkanaligen Analog-Digital-Wandlers (ADW) 100 illustriert, wobei die Komponenten eines aus einer Vielzahl von Kanälen 102 gemäß einer Ausführungsform gezeigt werden. Der ADW 100 umfasst eine Vielzahl von separaten Kanälen 102, durch welche eine Gruppe von Kanälen 126 definiert wird. Zum Beispiel kann die Anzahl der Kanäle 102 in dem ADW 100 1024 betragen. Obwohl nur ein Kanal 102 illustriert wird, kann jeder der Kanäle 102 ähnliche Komponenten aufweisen.
Jeder Kanal 102 des ADW 100 umfasst einen Betriebsverstärker (OpAmp) 104, einen Komparator 106, eine Logikschaltung 108 sowie einen Zwischenlager-Kondensator 110. Der OpAmp 104 ist zwischen dem analogen Eingangssignal 122 und dem Komparator 106 angeschlossen. Der Ausgang des Komparators 106 wird von einer logischen Schaltung 108 empfangen, wobei die Logikschaltung 108 (über den illustrierten Feedbackweg) ein Feedback 120 an den OpAmp 104 liefert, welches der Bestimmung dient, ob eine Subtraktionsoperation, wie sie hier beschrieben wird, durchgeführt werden soll oder nicht. Zusätzlich ist ein einzelner Rampengenerator 116 mit der Vielzahl von Kanälen 102 verbunden und so konfiguriert, dass er ein zeitvariables Referenzsignal liefert. Die Ladung vom Rampengenerator 116 wird im Zwischenlager-Kondensator 110 gespeichert, welcher die Referenzspannung (Vref) an den OpAmp 104 sowie den Komparator 106 ausgibt.
Der OpAmp 104 funktioniert in verschiedenen Ausführungsformen so, dass er Abfrage- und Halteoperationen, Ladungssubtraktionen und -verstärkungen ausführt. Beispielsweise fungiert der OpAmp 104 als ein SHA-Schaltkreis (im folgenden auch als SHA bezeichnet), um das analoge Eingangssignal abzufragen und zu halten. Der OpAmp 104 fungiert auch als Ladungssubtraktions-Schaltkreis, der im Zuge einer Successive-Approximation-Register(SAR)-Operation ein Referenzsignal vom abgefragten analogen Signal subtrahiert. Es sei darauf hingewiesen, dass die Restladung nach der Subtraktionsoperation von einem Feedback-Kondensator 114 gehalten wird. Ein Zähler (nicht gezeigt) zählt die Anzahl der jeweiligen durchgeführten Subtraktionsoperationen mit, beziehungsweise hält diese fest. Zusätzlich dient der OpAmp 104 dazu, das abgefragte analoge Signal und/oder das Restsignal zu verstärken, wodurch eine zusätzliche Verstärkung als Teil der SAR-Operation bewirkt wird.
Genauer gesagt empfängt und/oder erfasst der OpAmp 104 während des SHA-Betriebs in verschiedenen Ausführungsformen ein analoges Signal und hält das Signal während der jeweiligen Operation fest, welche beispielsweise eine Analog/Digital-Umwandlung beinhalten kann. Der SHA-Betrieb umfasst zwei Betriebsmodi, nämlich einen Abtastmodus und einen Haltemodus. Wenn sich der SHA im Abfrage-Modus (oder Spurmodus) befindet, folgt der Ausgang dem Eingang mit nur einem geringen Spannungs-Offset nach. Im Haltemodus wird ein Schalter (nicht gezeigt) zwischen der analogen Eingangsspannung und dem Kondensator 112 geöffnet, und der Kondensator 112 behält die Spannung ein, welche vorhanden war, bevor der Kondensator vom Eingangspuffer getrennt wurde. Wenn der SHA auf den Haltemodus gestellt wird, werden alle Bits des SAR auf ”0” zurückgestellt, abgesehen vom höchstwertigen Bit (MSB), welches auf ”1” gesetzt wird. Das SHA hält die abgefragten analogen Spannungen bis zum Abschluss der SAR-Operation.
Beispielsweise ist die Logikschaltung 108 in jedem Kanal 102, welcher mit dem Komparator 106 verbunden ist, so konfiguriert, dass sie auf der Grundlage eines Komparatorsignals, welches vom Komparator 106 kommend empfangen wird, einen Ausgang generiert. Die Logikschaltung 108 stellt das digitale Bit auf '1', sofern das Komparatorsignal Vsig größer als Vref ist. Alternativ stellt die Logikschaltung 108 das digitale Bit auf '0', wenn das Komparatorsignal Vsig niedriger als Vref ausfällt.
Die Feedback-Subtraktion der Referenzspannung von der abgefragten analogen Spannung stellt den grundlegenden Prozess dar, welcher in der Successive Approximation zur Anwendung kommt. Feedback-Subtraktion wird unter Verwendung einer Ladungssubtraktions-Operation ausgeführt, die unter Einsatz des OpAmp 104 erfolgt. Sie wird hier detaillierter beschrieben. Genauer gesagt zieht ein Ladungssubtraktions-Schaltkreis während der SAR-Operation ein Referenzsignal vom abgefragten analogen Signal ab. Das Ausgangssignal vom Ladungssubtraktions-Schaltkreis wird weiterhin in dem Feedback-Kondensator 114 gespeichert. Zusätzlich zu dem Halten der Restladung nach der Subtraktionsoperation zählt der Zähler (nicht gezeigt) die durchgeführten Restoperationen.
Als weiterer Teil der SAR-Operation verstärkt der OpAmp 104 das abgefragte analoge Signal und/oder ein Restsignal zusätzlich. Die Verstärkung wird berechnet als das Verhältnis der in dem Kondensator 112 gespeicherten Ladung zu der im Feedback-Kondensator 114 gespeicherten Ladung.
So wird während des Betriebs das abgefragte Eingangssignal (Vsig) mit der Referenzspannung (Vref) in dem Komparator 106 verglichen. Ein oder mehrere Schalter 116 können zur Verfügung gestellt werden, um die Signalpfade und die Übertragung der Vref zu kontrollieren, wie hier detaillierter beschrieben wird. Es sei darauf hingewiesen, dass ein Komparator-Offset keinen Einfluss auf die Gesamtlinearität hat, da dieser Offset als ein Offset in der Gesamtübertragungscharakteristik auftaucht. Zusätzlich kann eine beliebige geeignete Offset-Unterdrückungstechnik zur Reduktion des Komparator-Offsets eingesetzt werden. In einigen Ausführungsformen des Komparators 106 beträgt das Eingangsrauschen weniger als 1LSB. Zudem last der Komparator 106 in verschiedenen Ausführungsformen die Spannungen innerhalb der Präzision des Gesamtsystems auf; mit anderen Worten ist der Komparator 106 so konfiguriert, dass er ebenso exakt wie das Gesamtsystem ist.
Ein Rampengenerator 116, wie er hier beschrieben wird, wird ebenfalls zur Verfügung gestellt und stellt eine einzelne Referenzspannungsquelle für alle Kanäle 102 dar. Der Rampengenerator 116 erzeugt eine zeitvariable Referenzspannung. Beispielsweise kann es sich bei der zeitvariablen Referenzspannung um eine Spannung handeln, welche sich gegenüber der vorherigen Referenzspannung um einen Faktor von zwei oder einen anderen Faktorwert verändert. Die Referenzspannung wird über einen Master-Bias-Kanal 118 an alle Kanäle 102 ausgegeben. Während der SAR-Operation speichert der Zwischenlager-Kondensator 110 in allen Kanälen 102 zu jedem Zeitpunkt dieselbe Vref-Spannung. Der Zwischenlager-Kondensator 110 gibt die Vref-Spannung an den OpAmp 104 und den Vergleichs-Kondensator 422 im Komparator 106 ab. Am Ende jedes Bit-Vergleichszyklus werden der Zwischenlager-Kondensator 110 und der Vergleichs-Kondensator 422 entladen. Daraufhin wird die nächste Referenzspannung im Zwischenlager-Kondensator 110 gespeichert. Nachdem die MSB-Entscheidung vorliegt, wird der Zyklus für das zweite Bit durchgeführt, allerdings mit einer neuen, niedrigeren Referenzspannung. Beispielsweise kann die neue Spannung die Hälfte der vorherigen Vref (Vref/2) betragen. Die Digitalisierungs-Entscheidungslogik des vorangegangenen Schrittes wird wiederholt und setzt sich für den N-Bit-Komparator bis zum LSB fort.
Beispielsweise wird das Successive Approximation Register so initialisiert, dass das MSB der Zahl 1 entspricht. Wenn das abgefragte Eingangssignal größer als die Referenzspannung ist, schreitet die Logik fort und belässt das digitale Bit bei '1'. Der Ladungssubtraktions-Schaltkreis zieht die Vref vom Vsgn in dem OpAmp 104 ab. Wenn Vsgn allerdings kleiner als Vref ist, wird ein digitales Bit von '0' aufgezeichnet und der Ladungssubtraktions-Schaltkreis führt keinerlei Aktion durch. Das Restsignal im OpAmp 104 am Ende der Operation wird zum neuen Vsgn-Signal. Das neue Vsgn wird dann mit dem nächsten variablen Vref verglichen, und so weiter.
In einer Ausführungsform kann es sich bei dem Rampengenerator 116 um eine Kondensatoranordnung 200 handeln. So wird in 2 eine auf einem Rampengenerator 116 beruhende Kondensatoranordnung 200 illustriert. Es sei darauf hingewiesen, dass ein Puffer-OpAmp zur Leitung des Ausgangs der Kondensatoranordnung zu allen Kanälen, ebenso wie die Schalter, welche durch Verbindung von Teilen der Kondensatoranordnung zum Boden die zeitvariable Referenz erzeugen, hier aus Gründen der Übersichtlichkeit nicht gezeigt werden. In dieser Ausführungsform bestimmt der Rampengenerator 116, bei dem es sich um einen DAW handeln kann, nicht die Differenz zwischen dem Signal und der Referenz. Der Rampengenerator 116 verwendet die Kondensatoranordnung 200, um die gesamte Referenzspannung herunterzuteilen.
Beim Betrieb nimmt die Kondensatoranordnung 200 eine sequenzielle Unterteilung der maximalen Referenzspannung vor, und zwar ausgehend von einer maximalen bis hin zu einer minimalen Referenzspannung. Beispielsweise kann jede nächste Referenzspannung um den Faktor zwei größer als die vorherige Referenzspannung sein. Diese Abstufung kann erreicht werden, indem jede Kondensatorgruppe 202, 204 und 206 in der Anordnung mit einer Erdung oder einer Referenz verbunden wird. Daher wird für alle Kanäle 102 nur eine Kondensatoranordnung 200 verwendet, um die Spannungsreferenz zu liefern. Beispielsweise wird eine Kondensatoranordnung 200 für alle 1024 Kanäle verwendet. Daher wird in dieser Ausführungsform kein externes DAW zur Verfügung gestellt. Durch eine einzige Kondensatoranordnung 200 wird auch den Stromverbrauch des ADW 100 gesenkt und die Konstruktion vereinfacht, und auch die Größe des ADW 100 wird reduziert. Zusätzlich kann im ADW 100 Übersprechen reduziert und die Kalibrierung erleichtert werden.
Alternativ kann der Rampengenerator 116 ein Widerstandsleiter 300 sein. So wird in 3 ein Rampengenerator 116 illustriert, der auf einem Widerstandsleiter 300 beruht. Es sei darauf hingewiesen, dass ein Puffer-OpAmp zur Hinleitung des Ausgangs der Kondensatoranordnung zu allen Kanälen, sowie die Schalter, welcher durch die Verbindung von Teilen der Kondensatoranordnung mit dem Boden die zeitvariable Referenz erzeugen, aus Übersichtlichkeitsgründen nicht gezeigt werden. Der Widerstandsleiter 300 ist ein Stromkreis, der aus sich wiederholenden Einheiten von Widerständen 302 gebildet wird. Beispielsweise kann ein Widerstandsleiter 300 eine Vielzahl von Widerstandselementen 302 umfassen, welche in Serie geschaltet sind. Zusätzlich können mehrere Schalter (nicht gezeigt) im Widerstandsleiter 302 bereitgestellt werden. Durch aufeinanderfolgende Betätigung dieser Schalter, wobei nur ein Schalter zur Zeit geschlossen wird, kann ein abgestufter Spannungsanstieg am Ausgang erreicht werden. Die Widerstände 302 fungieren als Spannungsteiler zwischen den referenzierten Spannungen, wodurch ein binär gewichteter Anstieg erreicht wird.
Optional kann es sich bei dem Rampengenerator um ein Hybrid aus der Kondensatoranordnung 200 und dem Widerstandsleiter 300 handeln. Beispielsweise können im Rampengenerator der Widerstandsleiter 300 für die MSBs und das Prinzip der Binärgewichtung für die LSBs miteinander kombiniert werden. Die Auswahl kann auf der Grundlage von Konstruktionsspezifikationen erfolgen, wie beispielsweise der Präzision (durch Benutzung des Widerstandsleiters) und der Größe, d. h. der Anzahl von Widerstands- oder Stromquellen (durch Benutzung des Binärgewichtungs-Prinzips). Beispielsweise kann der Widerstandsleiter 300 für ein großes MSB und die Kondensatoranordnung 200 für ein LSB mit kleinerer Schrittgröße verwendet werden. So können der SAR-Ansatz und der auf dem Anstieg beruhende Ansatz miteinander kombiniert werden, indem der SAR-Ansatz zur Lieferung aller MSBs und der auf dem Anstieg beruhende Ansatz zur Lieferung aller LSBs eingesetzt wird.
In einer Ausführungsform kann der ADW 100 gemäß der folgenden Darstellung betrieben werden, um die SAR-Operation durchzuführen:

Vresidue = G. Vsig (wobei G die Verstärkung des S/H-Schaltkreises ist)

Für I = N hinunter auf 1 (wobei N die Anzahl der Bits oder Anstiegsschritte ist)

Wenn Vresidue (i – 1) > Vramp(i),

Vresidue(i) = Vresidue (i – 1) – Vramp(i); (Anstieg abgezogen von Rest)

D(i) = 1; (digitales Bit auf '1' gestellt)

Elseif Vresidue(i) = Vresidue (i – 1);

D(i) = 0; (digitales Bit auf '0' gestellt)

ENDE
ENDE
So wird beim Betrieb eine zeitvariable Referenzspannung im Master-Bias-Kanal 118 erzeugt. Diese Referenzspannung wird an alle Kanäle 102 ausgegeben. Wenn das abgefragte analoge Eingangssignal größer als die Referenzspannung ist, schreitet die SAR-Steuerungslogik 108 fort und stellt das digitale Bit auf '1'. Der Ladungssubtraktions-Schaltkreis [im] OpAmp 104 zieht die Referenz von dem abgefragten analogen Signal ab. Wenn das abgefragte analoge Eingangssignal kleiner als die Referenz ist, wird ein digitales Bit von '0' aufgezeichnet. In diesem Fall führt der Ladungssubtraktions-Schaltkreis keinerlei Aktion durch. Das Restsignal im OpAmp 104 wird am Ende dieser Operation zum neuen abgefragten analogen Signal. Die Referenzspannung wird im Master-Bias-Kanal um einen Faktor von zwei verändert, und der vorangegangene Schritt wird bis hin zum LSB eines N Bit-Komparators wiederholt, bis die Digitalisierung abgeschlossen ist.
4 bis 12 illustrieren die verschiedenen Zustände des ADW 100 bei der Durchführung der Digitalisierung, insbesondere der SAR-Operation. Genauer gesagt illustriert 4 eine Konfiguration für einen der Kanäle 102 gemäß einer Ausführungsform. 4 bildet eine SAR-Architektur 400 mit allen Schaltern in einer offenen Position ab. In diesem Zustand sind alle Taktsignale spannungsfrei, so dass der Schalter in einer standardmäßigen offenen Position belassen wird. Es sei darauf hingewiesen, dass der Betrieb des ADW 100 im Eingabestadium unter Verwendung einer beliebigen geeigneten Eingabetechnik durchgeführt werden kann.
In einer anderen Implementierung der SAR-Logik, welche in 1 [und] in 4 gezeigt wird, sind die Kondensatoren dem Komparator 106 vorangestellt. In dieser Ausführungsform fragt der Kondensator Cs 424 für jeden Taktzyklus den Rest des vorangegangenen Taktzyklus vom SHA ab. Die Kondensatoren Cdac 422 und Cos 110 fragen gleichzeitig oder gleichlaufend die neue zeitvariable Referenzspannung Vref ab. Der Komparator vergleicht die Ladung, welche in Cdac 422 und Cs 424 gespeichert ist.
Beim Betrieb beginnt die zeitvariable Referenzspannung Vref zunächst beim MSB, und Vref wird mit jedem Zyklus zunehmend kleiner. Die Restspannung kann verstärkt werden, um sehr kleine zeitvariable Referenzspannungen zu verhindern. Die Verstärkung kann berechnet werden als Verhältnis von Cs 424 zu Cdac 422. Alternativ kann die Restspannung verstärkt werden durch eine Veränderung der Verstärkung, die entweder durch eine Umverteilung der Ladung im Feedback-Kondensator Cfb 114 oder die Umwandlung der Cs 424 zu Cdac 422 erreicht wird.
Im Eingabestadium des ADW 100 können die Schalter durch die Taktsignale, welche in 5 abgebildet sind, kontrolliert werden, wobei ein Taktsignalgenerator die geeigneten synchronisierenden Signale für den ADW 100 liefert. Die relative Zeitgebung der Taktsignale kontrollieren den Betrieb des ADW 100, wie dies beispielsweise in 5 gezeigt wird. 5 zeigt verschiedene Zustände des Taktsignals in einem Kanal 102 entlang einer Zeitachse von links nach rechts. Die Schalter in der ADW 100 werden durch die Taktsignale und durch Schalterkontrollsignale gesteuert, welche von der logischen Schaltung 108 erzeugt werden. Wenn ein Taktsignal 500 hoch ist, ist der dazugehörige Schalter geschlossen, und wenn ein Taktsignal 500 niedrig ist, ist der dazugehörige Schalter offen. Wenn beispielsweise ein Klemmtaktsignal 552 hoch und ein Spurtaktsignal 554 niedrig ist, ist der Klemmschalter 402 offen und der Rack-Schalter 404 ist geschlossen. In diesem Betriebszustand wird die Vref in Cdac 422 gespeichert, wenn das Halte-Taktsignal hoch ist. Alternativ wird Cdac 422 entladen, wenn das abgefragte Taktsignal 558 hoch ist. Eine weitere Implementierung umfasst die Anwendung von Vref auf Cdac 422, wenn das abgefragte Taktsignal 558 hoch ist, und die Entladung von Cdac 422 im Boden, wenn das Halte-Taktsignal 560 hoch ist.
6 illustriert den SHA-Betrieb mit einem geschlossenen Klemmschalter 402 und einem geöffneten Track-Schalter 404 gemäß einer Ausführungsform. Der Betriebszustand des Taktzyklus für 6 wird bei 602 gezeigt. Bei 602 sind das Klemmtaktsignal 552, das S2-Taktsignal 556 und das SubOSN-Taktsignal 564 hoch, während das Spurtaktsignal 554 und das SubOS-Taktsignal 566 niedrig sind. Diese Taktgebung bewirk die Schließung des Klemmschalters 402, des S2-Schalters 406 und des SubOSN-Schalters 412 sowie die Öffnung des Track-Schalters 404 und des SubOS-Schalters 414. In diesem Zustand fungiert der OpAmp 104 als ein Puffer und als Spannungsfolger. Ferner betragen bei 602 die eingegebene Vsig und die Vref-Spannung Null.
7 illustriert den SHA-Betrieb mit einem geöffneten Klemmschalter 402 und einem geschlossenen Track-Schalter 404 gemäß einer Ausführungsform. Der Betriebszustand des Taktzyklus befindet sich in 7 bei 702. Bei 702 sind das Spurtaktsignal 554, das S2-Taktsignal 556 und das SubOSN-Taktsignal 564 hoch, während das Klemmtaktsignal 552 und das SubOS-Taktsignal 566 niedrig sind. Dieses Taktgebung bewirkt, dass sich der Klemmschalter 402 öffnet und der Track-Schalter 404 schließt. Ferner wird das analoge Eingangssignal (Vsig) angewendet. In diesem Zustand wird das analoge Eingangssignal Vsig verstärkt, wobei das Verhältnis der Kondensatoren Cdsa 112 zu Cfb 114 die Verstärkung des OpAmp 104 bestimmt. Die verstärkte Ausgangsspannung (Va) entspricht wie folgt dem Produkt aus dem Umkehrwert von Vsig und der Verstärkung: Vo = –Vsig (Cdsa/Cfb)
8 illustriert den SHA-Betrieb mit dem S2-Schalter 406 in einem offenen Zustand gemäß einer Ausführungsform. Das Klemmtaktsignal 552, das S2N-Taktsignal (nicht gezeigt) und das SubOSN-Taktsignal 564 sind hoch, während das Spurtaktsignal 554, das S2-Taktsignal 556 und das SubOS-Taktsignal 566 niedrig sind. Diese Taktgebung bewirkt, dass der S2-Schalter 406 geöffnet wird, so dass das Vsig-Signal 408 in Cfb 114 gespeichert wird. Auf diese Weise erfolgt die Speicherung des Referenzsignals. Ferner wird die Referenzspannung Vref 410 auf den OpAmp 104 angewendet.
9 illustriert den SHA-Betrieb mit einem geöffneten Abfrageschalter 416 und dem automatisch auf Null gestellten Komparator 106 gemäß einer Ausführungsform. Bei 902 steht der Taktgeber für das Spurensignal 554, das Klemmsignal 552 und das S2-Signal 556 auf Null, so dass sich die entsprechenden Schalter in der standardmäßigen (offenen) Position befinden. Zudem ist das Abfragetaktsignal 558 hoch und das Halte-Taktsignal 560 niedrig, so dass ein Schließen des Abfrageschalters 416 und eine Öffnung des Halteschalters 418 bewirkt wird. Dadurch wird ermöglicht, dass die Kondensatoren Cdac 422 sich bis zum Niveau von Vref 410 aufladen. Ferner wird der Ausgang des OpAmp 104 in Cs 424 gespeichert, und der Komparator 106 wird automatisch auf Null gesetzt (geerdet).
10 illustriert den ADW 100, wie er gemäß einer Ausführungsform eine Referenzspannung (Vref) 410 mit einer Eingangssignalprobe (Vsig) 408 vergleicht. So wird in 10 der Vergleich für die SAR-Operation illustriert. In diesem Zustand wird das Abfragetaktsignal 558 niedrig und das Halte-Taktsignal 560 hoch eingestellt. Dann hält der Kondensator Cdac 422 die Ladung Vref 410. Ferner wird das abgefragte Eingangssignal in Cs 424 gehalten. Der Komparator 106 nimmt Vref 410, welche in Cdac 422 gespeichert ist, und Vsig 408, welche in Cs 424 gespeichert ist, als Eingänge und führt einen Vergleich aus. Dann sendet der Komparator 106 das Signal an die Logiksteuerung 108, wobei er an die Logikschaltung 108 kommuniziert, ob die Vsig 408 größer oder kleiner als die Vref 410 ist, wie hier detaillierter beschrieben wird.
11 illustriert den Betrieb gemäß einer Ausführungsform in dem Fall, dass die Probe des Eingangssignals 408 größer als die Referenzspannung Vref 410 ist. Wenn das Eingangssignal Vsig 408 größer als das Referenzsignal Vref 410 ausfällt, setzt die Logikschaltung 108 das Bit auf 1. Das hohe Bit wird an den Taktsignalgenerator (nicht gezeigt) übermittelt, welcher wiederum das SubOSN-Taktsignal 564 auf niedrig und das SubOS-Taktsignal 566 auf hoch abändert. Dies bewirkt die Schließung des SubOS-Schalters 414 während der Verstärkungsphase. Vref 410 wird von Vsig 408 subtrahiert. Der Kondensator Csub (nicht gezeigt) speichert das resultierende Restsignal. Die SubOS-Schalter 414 werden geschlossen und der Feedback-Kondensator Cfb 114 wird entladen (geerdet). Der Prozess wird für den nächsten Taktzyklus fortgesetzt. Die in Csub gespeicherte Spannung (nicht gezeigt) wird zur neuen Signalspannung (Vsh). Die Gleichung, welche den Subtraktionsprozess für den nächsten Zyklus beschreibt, lautet wie folgt:
12 illustriert den Betrieb gemäß einer Ausführungsform in dem Fall, dass das abgefragte Eingangssignal 408 geringer als eine Referenzspannung ist. Wenn das Eingangssignal Vsig kleiner als das Referenzsignal Vref ausfällt, stellt die Logikschaltung 108 das Bit auf 0. Das niedrige Bit wird an den Taktsignalgenerator kommuniziert, der wiederum das SubOSN-Taktsignal 504 auf hoch und das SubOS Taktsignal 566 auf niedrig abändert. Dadurch wird bewirkt, dass sich der SubOS-Schalter 412 öffnet und sich der SubOSN-Schalter 412 schließt. Das alte Vref-Signal 410 wird aus dem Kondensator Cos 110 in den Boden entladen, so dass das nächste zeitvariable Referenzsignal in den Kondensator geladen werden kann. Der ADW 100 führt keine Subtraktion durch. Die Gleichung, die den Prozess darstellt, bei dem Vsig 408 kleiner als Vref 140 ist, lautet wie folgt: V_sh (i) = V_sh(i – 1) D(i) = 0
Der nächste Taktzyklus wird generiert, und der Prozess, welcher in 10, 11 und 12 illustriert wird, wird in einem iterativen Prozess wiederholt. Die SAR-Operation wird für die erforderliche Anzahl von Bits im Digitalisierungsbetrieb fortgesetzt.
Verschiedene Ausführungsformen liefern auch ein Verfahren 600 zur Durchführung eines SAR, wie es im Flussdiagramm in 13 illustriert wird. Genauer gesagt empfängt ein ADW bei 602 analoge Signale als Eingang (Vsig). Beispielsweise kann das Signal von einem oder mehreren CT-Detektoren oder einer beliebigen anderen Art von Strahlendetektor stammen. Allerdings können die Signale auch von anderen medizinischen oder nicht-medizinischen Systemen kommen. Alternativ kann es sich bei dem analogen Signal um eine beliebige Form von kontinuierlichem Signal handeln. Bei 604 wird ein Eingangssignal Vsig abgefragt und gehalten, beispielsweise indem es zeitweilig gespeichert wird. Es sei darauf hingewiesen, dass SHA-Operationen in jedem Datenkanal durchgeführt werden, was beispielsweise durch separate SHA-Schaltkreise innerhalb jedes Kanals erfolgen kann.
Bei 606 wird eine zeitvariable Referenzspannung (Vref) von einem einzelnen Rampengenerator erzeugt und über ein Master-Bias-Kanal an jeden Kanal ausgegeben. Beispielsweise können die zeitvariablen Referenzen um einen Faktor von zwei gegenüber dem vorherigen Referenzsignal abweichen. Bei 608 werden die eingegebenen Vsig- und Vref-Signale miteinander verglichen. Danach wir bei 610 das Vergleichsergebnis übermittelt, beispielsweise an eine Logikschaltung. Bei 612 verwendet die Logikschaltung den Vergleich, um zu bestimmen, ob Vsig größer als Vref ist. Wenn die eingegebene Vsig größer als Vref ist, wird ein Signal geliefert, beispielsweise stellt die Logikschaltung bei 614 ein digitales Bit auf '1'. Das Entscheidungs-Bit wird an einen Taktgenerator übermittelt, der ein geeignetes Taktsignal zur Durchführung der Subtraktion erzeugt, beispielsweise wie dies hier beschrieben wird. So wird bei 616 eine Subtraktion beispielsweise von einem Ladungssubtraktions-Schaltkreis durchgeführt, welcher einen Teil des OpAmp darstellen kann, wie er hier beschrieben wird. Bei 618 wird die Restladung nach der Subtraktion gespeichert, beispielsweise in einem Kondensator, welcher auch die Anzahl der durchgeführten Subtraktionsoperationen festhält. Das Restsignal am Ende von 618 wird als neues Vsig verwendet. Die Vref wird ungefähr um einen Faktor von zwei verändert, so dass die neue Vref die Hälfte der vorherigen Vref ausmacht. Es sei allerdings darauf hingewiesen, dass andere Faktorwerte verwendet werden können. Das Verfahren wird bei 624 fortgesetzt, wie dies im Folgenden näher beschrieben wird.
Kommen wir nun auf 612 zurück: Wenn die eingegebene Vsig kleiner als die Vref ist, wird ein Signal ausgegeben, beispielsweise stellt die Logikschaltung bei 620 ein digitales Bit auf '0'. Dann übermittelt die Logikschaltung die Entscheidung an den Taktgenerator, der ein geeignetes Taktsignal zur Durchführung einer Entladung des Kondensators erzeugt, welcher Vref hält. Bei 622 entlädt der Kondensator Vref, und das Verfahren wird bei 624 fortgesetzt.
Bei 624 wird festgestellt, ob alle Bits, beispielsweise für eine N-Bit-Digitalisierung, verarbeitet worden sind. Falls nicht alle Bits verarbeitet worden sind, wird das Verfahren bei 606 fortgesetzt. Beispielsweise werden bei einem 8-Bit-ADW die Schritte 606–624 insgesamt achtmal durchgeführt. Die Schritte 606–624 werden wiederholt und setzen sich in einem iterativen Prozess bis zum LSB eines N-Bit-Komparators fort. Danach wird das Verfahren bei 626 beendet.
Es sei darauf hingewiesen, dass die SAR-Operation gemäß verschieden Ausführungsformen einen rauschärmeren Betrieb ermöglicht. Im Allgemeinen kommt es jedesmal dann zum Rauschen, wenn der Schalter Cos 110 geschlossen wird, um Vref 410 zu subtrahieren. Der ADW 100 erzeugt Rauschen, welches sqrt(kTCos)/Cfb entspricht. Allerdings wird in einigen Ausführungsformen die Digitalisierung unter Verwendung der SAR-Operation nur für die MSBs durchgeführt, und die niedrigwertigsten Signale werden nicht von solch einem Rauschen beeinträchtigt. Die niedrigwertigsten Signale werden digitalisiert, indem ein kontinuierlicher linearer Anstieg angewendet und die Anzahl von Taktzyklen gezählt wird, welche der Komparator benötigt, um alle N Bits zu vergleichen. Der Anstieg, der im Rampengenerator generiert wird, gilt für alle Kanäle. Das Hybrid aus SAR und der auf dem Anstieg basierenden Referenzspannungsgenerierung reduziert den Kalibrierungsbedarf, ohne dass die Geschwindigkeit des ADW beeinträchtigt wird. Beispielsweise ist bei einer CT/Röntgen-Anwendung ein bei höheren Signalen auftretendes stärkeres Rauschen für CT/Röntgen, nicht aber für die Strahlungsdetektoren, zulässig. Für die Strahlungsdetektoren kann Cos 110 größenmäßig so gewählt werden, dass sqrt(N.kTCos)/Cfb <= 1LSB gilt, wobei N die Anzahl von MSBs ist, die unter Verwendung von Successive Approximation realisiert werden.
Die verschiedenen Ausführungsformen können in Bildgebungssystemen implementiert werden, um beispielsweise einen Hochgeschwindigkeits-ADW-Betrieb zu gewährleisten. Ein technischer Effekt mindestens einer Ausführungsform besteht in der Bereitstellung eines ADW, der bei niedrigem Stromverbrauch betrieben werden kann, sowie in der Reduktion des für die physikalischen Komponenten notwendigen Platzes und der Verringerung von Übersprechen. Die verschiedenen Ausführungsformen sind nicht auf den medizinischen Bereich beschränkt und können auf zahlreiche elektronische Schaltungen angewendet werden, um beispielsweise Offset-Korrekturkonstruktionen und Autokalibrierung zu ermöglichen.
Es sei darauf hingewiesen, dass die obige Beschreibung illustrativen Charakters ist, und keinesfalls in einem einschränkenden Sinne aufgefasst werden sollte. Beispielsweise können die oben beschriebenen Ausführungsformen (und/oder deren Aspekte) in Kombination miteinander verwendet werden. Außerdem können zahlreiche Modifikationen vorgenommen werden, um eine bestimmte Situation oder ein bestimmtes Material an die Erkenntnisse der verschiedenen Ausführungsformen des hier vorgestellten Gegenstandes anzupassen, ohne dass es sich dabei um eine Abweichung von dessen Schutzumfang handeln würde. Obwohl die Dimensionen und Typen der hier beschriebenen Materialien die Parameter der verschiedenen Ausführungsformen des hier vorgestellten Gegenstandes definieren sollen, sind die Ausführungsformen keinesfalls einschränkender Natur. Vielmehr handelt es sich dabei um exemplarische Ausführungsformen. Auf diesem Gebiet fachkundigen Personen werden zahlreiche andere Ausführungsformen in den Sinn kommen, wenn sie die obige Beschreibung lesen. Der Schutzumfang der verschiedenen Ausführungsformen des hier vorgestellten Gegenstandes sollte daher unter Bezugnahme auf die angehängten Patentansprüche bestimmt werden, zusammen mit dem vollen Schutzumfang der Äquivalente, zu welchen solche Patentansprüche berechtigen. In den angehängten Patentansprüchen werden Begriffe wie ”umfassend” und ”in welchem”/”in welcher” als die einfachen deutschen Begriffe für die entsprechenden Ausdrücke ”inklusive” und ”worin” verwendet. Außerdem werden in den folgenden Patentansprüchen die Begriffe ”erster,” ”zweiter” und ”dritter”, etc. lediglich als Kennungen verwendet, und sollen keinesfalls zahlenmäßige Anforderungen in Bezug auf die entsprechenden Objekte auferlegen. Außerdem sind die Beschränkungen der folgenden Patentansprüche nicht im Format einer Means-Plus-Funktion geschrieben und sollen nicht auf der Grundlage von 35 U.S.C. § 112, Paragraph 6, interpretiert werden, sofern nicht und bis in solchen Patentanspruchbeschränkungen explizit der Ausdruck ”Mittel für” benutzt wird, gefolgt von der Nennung einer Funktion ohne weitere Struktur.
Bei dieser schriftlichen Beschreibung werden Beispiele verwendet, um die verschiedenen Ausführungsformen des hier dargelegten Gegenstandes, wozu auch der beste Modus zählt, zu verdeutlichen, und auch, um eine auf diesem Gebiet fachkundige Person in die Lage zu versetzen, die verschiedenen Ausführungsformen des hier dargelegten Gegenstandes auszuführen, was die Herstellung und Verwendung beliebiger Geräte oder Systeme sowie die Durchführung eines beliebigen integrierten Verfahrens beinhaltet. Der patentierbare Umfang der verschiedenen Ausführungsformen des hier beschriebenen Gegenstandes wird durch die Patentansprüche definiert und kann andere Beispiele umfassen, welche auf diesem Gebiet fachkundigen Personen einfallen mögen. Solche andere Beispiele sind im Umfang der Patentansprüche vorgesehen, sofern solche Beispiele strukturelle Elemente enthalten, welche nicht von den wörtlichen Formulierungen der Patentansprüche abweichen, oder sofern die Beispiele äquivalente strukturelle Elemente enthalten, die nur unwesentlich von den wörtlichen Formulierungen der Patentansprüche abweichen.
Es werden ein Mehrkanal-Digitalisierer und ein Digitalisierungsverfahren vorgestellt. Ein Digitalisierer umfasst einen Analog-Digital-Wandler (ADW) 100, der eine Vielzahl von Kanälen 102 aufweist, welche analoge Eingangssignale empfangen; einen Betriebsverstärker 104 in jedem Kanal sowie einen Komparator 106, der an den Betriebsverstärker angeschlossen ist. Der ADW umfasst ferner eine Logikschaltung 108 in jedem Kanal, welche mit dem Komparator verbunden und so konfiguriert ist, dass sie einen Ausgang auf der Grundlage eines Komparatorsignals generiert, welches vom Komparator kommend empfangen wird. Der ADW umfasst auch einen Rampengenerator 116, welcher mit der Vielzahl von Kanälen verbunden und so konfiguriert ist, dass er ein zeitvariables Referenzsignal liefert.
Bezugszeichenliste

100: ADW
102: Kanäle
104: OpAmp
106: Komparator
108: Logikschaltung
110: Zwischenlager-Kondensator
112: Kondensator
114: Feedback-Kondensator
116: Rampengenerator
117: Schalter
118: Master-Bias-Kanal
120: Feedback
122: analoges Eingangssignal
126: Kanäle
140: Vref
200: Kondensator-Anordnung
202: Kondensatorgruppe
204: Kondensatorgruppe
206: Kondensatorgruppe
300: Widerstandsleiter
302: Widerstände
400: SAR-Architektur
402: Klemmschalter
404: Track-Schalter
406: S2-Schalter
408: Eingangssignal (Vsig)
410: Vref
412: SubOSN-Schalter
414: SubOS-Schalter
416: Abfrageschalter
418: Schalter
422: Vergleichskondensator
424: Cs
500: Taktsignal
504: SubOSN-Taktsignal
552: Klemmtaktsignal
554: Spurtaktsignal
556: S2-Taktsignal
558: Abfragetaktsignal
560: Halte-Taktsignal
564: SubOSN-Taktsignal
566: SubOS-Taktsignal
600: Verfahren
602: ADW empfängt analoges Signal (Vsig) bei
604: SHA fragt die Vsig ab und hält die Vsig bei
606: Ein Rampengenerator erzeugt eine zeitvariable Referenzspannung (Vref) bei
608: Ein Komparator vergleicht die eingegebene Vsig und die Vref bei
610: Komparator übermittelt Vergleichsergebnisse an die Logikschaltung bei
612: Ist Vsig > Vref bei
614: Logikschaltung stellt Bit auf ”1” bei
616: Subtraktionsschaltkreis subtrahiert Vref von Vsig bei
618: Restspannung wird in Kondensator gespeichert bei
620: Logikschaltung stellt Bit auf ”0” bei
622: Entladung des Vref-Kondensators bei
624: Sind N-Bits verarbeitet worden
626: Fertig bei
702: Spurtaktsignal 554, S2-Taktsignal 556 und SubOSN-Taktsignal 564 hoch
902: Taktgeber für Spurensignal 554, Klemmsignal 552 und S2-Signal 556 stehen auf Null, so dass sich die entsprechenden Schalter in der standardmäßigen (offenen) Position befinden bei

Claims

Analog-Digital-Wandler (ADW) (100), umfassend: eine Vielzahl von Kanälen (102), welche analoge Eingangssignale empfangen; einen Betriebsverstärker (104) in jedem Kanal; einen Komparator (106), welcher mit dem Betriebsverstärker verbunden ist; eine Logikschaltung (108) in jedem Kanal, welche mit dem Komparator verbunden und so konfiguriert ist, dass sie einen Ausgang auf der Grundlage eines Komparatorsignals erzeugt, welches vom Komparator kommend empfangen wird; und einen Rampengenerator (116), welcher mit der Vielzahl von Kanälen verbunden und so konfiguriert ist, dass er ein zeitvariables Referenzsignal liefert.
ADW gemäß Anspruch 1, wobei der Betriebsverstärker (104) ferner einen Abtast- und Haltekreis (400) zur Speicherung einer Probe eines analogen Eingangssignals, einen Ladungssubtraktions-Schaltkreis zur Subtraktion eines Referenzsignals von der Probe des analogen Eingangssignals, einen Feedback-Kondensator (114) zum Halten der Restladung nach der Subtraktion und einen Zähler zur Verfolgung der Anzahl von Restzählungen umfasst.
ADW (100) gemäß Anspruch 1, ferner einen Zwischenlager-Kondensator (110) in jeder der Vielzahl von Kanälen (102) umfassend, dessen eines Ende mit einem ersten Schalter (117), einem zweiten Schalter (117), und einem dritten Schalter (117) verbunden ist, und ein zweites Ende, welches mit dem Boden verbunden ist, um den Zwischenlager-Kondensator entladen zu können, wobei der erste Schalter, wenn er geschlossen ist, um den Schaltkreis zu vollenden, eine Referenzspannung vom Rampengenerator (116) empfängt, und der zweite Schalter, wenn er geschlossen ist, um den Schaltkreis zu vollenden, die gespeicherte Referenzspannung von einem Zwischenlager-Kondensator an den Betriebsverstärker übermittelt.
ADW (100) gemäß Anspruch 1, wobei der Ausgang des Rampengenerators (116) direkt auf den Komparator (106) angewendet wird.
ADW (100) gemäß Anspruch 1, wobei der Ausgang des Rampengenerators (116) binär gewichtet wird.
ADW (100) gemäß Anspruch 1, wobei es sich bei dem Rampengenerator mindestens um einen aus einem Widerstandsleiter (300) und einem Kondensatoranordnung (200) handelt.
ADW (100) gemäß Anspruch 1, wobei der ADW einen Digital/Analog-Wandler (DAW) umfasst, der für alle aus der Vielzahl von Kanälen (102) verwendet wird.
ADW (100) gemäß Anspruch 1, wobei die Vielzahl von Kanälen (102) keine Kondensatoranordnung (200) pro Kanal aufweist.
ADW (100) gemäß Anspruch 1, wobei die Vielzahl von Kanälen (102) Datenkanäle von Strahlungsdetektoren für ein medizinisches Diagnostik-Bildgebungssystem umfasst.
Verfahren (600) zur Umwandlung eines analogen Signals in ein digitales Signal unter Verwendung eines Analog/Digital-Wandlers, wobei das Verfahren umfasst: Empfang (602) von analogen Eingangssignalen in einer Vielzahl von Kanälen; Abtastung (604) eines von dem analogen Eingangssignal stammenden eingegebenen Spannungssignals in jedem Kanal; Halten (604) des eingegebenen Spannungssignals in jedem Kanal; Erzeugung (606) eines zeitvariablen Referenzsignals unter Verwendung eines Rampengenerators für die Vielzahl von Kanälen; Vergleich (608) des variablen Referenzsignals mit dem analogen Eingangssignal; Subtraktion (608) des variablen Referenzsignals von dem analogen Eingangssignal, wenn das analoge Eingangssignal kleiner als das Referenzsignal ist; und Speicherung (610) der Restladung nach der Subtraktion.