Hintergrund der Erfindung
Erfindungsgebiet
-
Die vorliegende Erfindung betrifft einen Analog-Digital-
Wandler, und insbesondere einen Analog-Digital-Wandler vom
stufenweisen Annäherungstyp, der eine Anzahl von lokalen
Digital-Analog-Wandlern einer gegebenen Auflösung umfaßt,
und der eine höhere Auflösung als die gegebene Auflösung
des Digital-Analog-Wandlers schaffen kann.
-
Die GB-A-2 102 227 zeigt einen derartigen Analog-Digital-
Wandler mit zwei lokalen Digital-Analog-Wandlern (DAC's)
unterschiedlicher Größe, die durch ein stufenweises
Annäherungsregister gesteuert werden.
-
Die EP-A-0 066 251 zeigt einen lokalen
Digital-Analog-Wandler mit Mitteln zum Teilen des digitalen Eingangssignals in
eine Anzahl von digitalen Signalen kleinerer Bitgröße als
die des Eingangssignals, einer entsprechenden Anzahl
Digital-Analog-Wandlern zum Umwandeln dieser Signale in analoge
Ausgangssignale und Mitteln zum Summieren der analogen
Ausgangssignale, um ein summiertes analoges Ausgangssignal zu
erzeugen. Solch ein lokaler Digital-Analog-Wandler ist in
Verbindung mit der Fig. 4 der vorliegenden Anmeldung
beschrieben.
Beschreibung des Standes der Technik
-
Bis jetzt wurde Digitaltechnik in breitem Umfang auf
verschiedenen Gebieten verwendet. Hieraus resultiert, daß ein
Analog-Digital-Wandler (im Nachfolgenden "A/D-Wandler"
bezeichnet)
und ein Digital-Analog-Wandler (im Nachfolgenden
als "D/A-Wandler" bezeichnet) als Schnittstelle zwischen
einem analogen Signal und einem digitalen Signal sehr
wichtig werden.
-
Unter verschiedenen Arten von A/D-Wandlern ist ein A/D-
Wandler vom stufenweisen Annäherungstyp als ein A/D-Wandler
bekannt, der mit mittlerer oder hoher Geschwindigkeit
arbeiten kann und ein Digitalsignal schaffen kann, das aus
einer relativ großen Anzahl von Bits zusammengesetzt ist.
-
Es wird auf die Fig. 1 Bezug genommen, die ein
Blockschaltbild eines typischen Beispiels eines herkömmlichen A/D-
Wandlers vom stufenweisen Annäherungstyp zeigt. Der
dargestellte A/D-Wandler hat einen Analogsignal-Eingangsanschluß
10, der mit einem ersten Eingang einer Abtast- und
Halteschaltung 12 verbunden ist, die mit ihrem zweiten Eingang
mit dem Ausgang eines lokalen D/A-Wandlers 14 verbunden
ist. Die Abtast-Halteschaltung 12 hat ein Paar Ausgänge
entsprechend dem Paar Eingänge, wobei diese Ausgänge mit
einem Paar Eingängen eines Komparators 16 verbunden sind,
dessen Ausgang an ein stufenweises Annäherungsregister 18
angeschlossen ist. Dieses Register 18 hat parallele
Ausgänge, die mit dem lokalen D/A-Wandler 14 verbunden sind.
Weiterhin ist ein Serienausgang des Registers 18 mit einem
Digitalsignal -Ausgangsanschluß 20 verbunden.
-
Bei dieser Anordnung ist der lokale D/A-Wandler so
eingestellt, daß er eine Spannung VFS/² entsprechend der Hälfte
einer Spannung VFS mit vollem Skalenausschlag erzeugt, wenn
er den Parallelausgang des Registers 18 empfängt, der aus
dem höchstwertigen Bit (MSB) von "1" und den anderen Bits
von "0" zusammengesetzt ist. Unter dieser Bedingung wird
die Spannung des analogen Signals, welches von der Abtast-
Halteschaltung 12 gehalten wird, mit der Ausgangsspannung
VFS/² des lokalen D/A-Wandlers durch den Komparator 16
verglichen. Das Vergleichsergebnis wird an das stufenweise
Annäherungsregister 18 angelegt, das seinen Inhalt ändert,
d.h. ein digitales Datum, das dem lokalen D/A-Wandler 14
zugeführ wird. Wenn beispielsweise das analoge
Eingangssignal größer als VFS/2 ist, wird das höchstwertige Bit des
Registers 18 auf "1" gehalten so wie es ist, und das
zweitwertigste Bit (2SB) wird von "0" in "1" geändert. Die
anderen Bits werden auf "0" gehalten. Demgemäß wird die
Ausgangsspannung des D/A-Wandlers 14 auf 3VFS/&sup4; gebracht. Wenn
andererseits das analoge Eingangssignal kleiner als VFS/2
ist, werden das höchstwertige Bit und das zweitwertigste
Bit des Registers 18 in "0" bzw. "1" geändert und die
anderen Bits werden auf "0" gehalten. In diesem Fall erzeugt
der D/A-Wandler 14 VFS/4. Somit ist der Wert des
höchstwertigen Bits bestimmt und dann wird der nächste Vergleich
zwischen dem analogen Eingangssignal und der
Referenzspannung VFS/4 oder 3VFS/4 des lokalen D/A-Wandlers 14
durchgeführt, so daß das zweitwertigste Bit bestimmt wird.
Somit wird eine ähnliche Operation wiederholt, um
stufenweise jedes Bit der digitalen Daten zu bestimmen, bis das
niedrigstwertige Bit (LSB) bestimmt ist.
-
Bei dem vorstehend erwähnten stufenweisen Annäherungs-A/D-
Wandler ist der lokale D/A-Wandler im allgemeinen in zwei
Typen unterteilt, wobei der eine eine Widerstandsreihe oder
einen Spannungsteiler aus hintereinander geschalteten
Widerständen und der andere ein Kondensatorfeld hat.
-
Derzeit können D/A-Wandler, die eine Auflösung von 8Bits
bis 10 Bits haben, und die als lokale D/A-Wandler 14 in dem
vorstehend beschriebenen herkömmlichen A/D-Wandler vom
stufenweisen Annäherungstyp verwendet werden können, in
Massenfertigung mit hoher Zuverlässigkeit und Stabilität dank
der fortgeschrittenen integrierten Schaltungstechnik
hergestellt werden. Daher können A/D-Wandler mit einer relativ
kleinen Bitzahl zuverlässig hergestellt werden.
Komponenten, die auf einem integrierten Schaltkreis
hergestellt sind, haben jedoch eine gewisse Grenze bezüglich der
Gleichförmigkeit der Eigenschaften und daher ist es der
gegenwartige Zustand, daß es schwierig ist, einen D/A-Wandler
mit hoher Auflösung zu erzielen. Um beispielsweise einen
D/A-Wandler mit einer Auflösung von 12 bis 16 Bits zu
erzielen, ist es notwendig, eine Schaltung mit
Einzelbauteilen wie beispielsweise Widerständen und Kondensatoren zu
bilden, deren Genauigkeit zu der erforderlichen Auflösung
paßt. Ansonsten wäre es notwendig, eine feine
Einstelleinrichtung, wie beispielsweise einen Laserabgleich zu
verwenden. In diesem Fall werden jedoch die Kosten zur Bildung
der erforderlichen Elemente sehr hoch und es können auch
keine Elemente erzielt werden, die eine ausreichende
Zuverlässigkeit haben.
-
Wie vorstehend erwähnt, kann für den Fall, daß ein D/A-
Wandler mit großer Bitzahl in Kombination mit einer
einzigen Widerstandsreihe oder einem einzigen
Widerstandsspannungsteiler mit Widerstandsreihenschaltung
oder einem einzigen Kondensatorfeld gebildet ist, keine
ausreichende Genauigkeit erhalten werden, weil der D/A-
Wandler ein stetiges Ansteigen über den vollen Bereich
nicht aufrechterhalten kann, und zwar wegen der Streuung
der Element-Charakteristika. Um dieses Problem zu
überwinden, wurde die Verwendung einer Anzahl von D/A-Wandlern
parallel zueinander vorgeschlagen. Wenn beispielsweise D/A-
Wandler parallel kombiniert sind, kann der kombinierte D/A-
Wandler einen vollen Skalenbereich entsprechend der Summe
der entsprechenden vollen Skalenbereiche der zwei einzelnen
D/A-Wandler haben. Wenn davon ausgegangen wird, daß die
ersten und zweiten Einzel-D/A-Wandler die vollen
Skalenbereiche FS1 bzw. FS2 haben, hat der kombinierte D/A-Wandler
einen vollen Skalenbereich FS gleich (FS1 + FS2).
-
In dem kombinierten D/A-Wandler wird der erste Einzel-D/A-
Wandler seinen Ausgang in Abhängigkeit von der Erhöhung
eines digitalen Eingangs erhöhen. Wenn sich das höchstwertige
Bit des digitalen Eingangs von "0" auf "1" ändert, wird der
logische Wert "1" allen Eingangsbits des ersten Einzel-D/A-
Wandlers zugeführt, so daß dieser seinen vollen
Skalenbereich FS1 ausgibt. Danach wird der zweite
Einzel-D/A-Wandler in Abhängigkeit von der Erhöhung des digitalen Eingangs
erhöhen, so daß der Ausgang des zweiten D/A-Wandlers dem
Ausgang des ersten D/A-Wandlers addiert wird, um einen
kombinierten Ausgang zu schaffen.
-
Weiterhin wurde ein Interpolationstyp vorgeschlagen, der
einen Haupt-D/A-Wandler und einen Hilfs-D/A-Wandler
verwendet. In diesem Fall ist eine Stufe des Haupt-D/A-Wandlers
durch den Hilfs-D/A-Wandler fein weiter unterteilt.
-
Das zuerst erwähnte Akkumulationsverfahren, das eine Anzahl
von Einzel-D/A-Wandlern parallel zueinander verwendet, ist
jedoch insofern von Nachteil, als der Verstärkungsfehler
jedes Einzel-D/A-Wandlers addiert wird, mit dem Ergebnis,
daß der Gesamt-D/A-Wandler in der Gesamtlinearität einen
großen Fehler hat. Andererseits hat der Interpolationstyp
den Defekt, daß er keinen stetigen Anstieg hat, wenn der
Hilfs-D/A-Wandler einen erhöhten Stufenfehler hat.
Zusammenfassung der Erfindung
-
Demgemäß ist es eine Aufgabe der vorliegenden Erfindung,
einen A/D-Wandler zu schaffen, der die vorstehend
beschriebenen Nachteile der herkömmlichen Wandler überwindet.
-
Eine andere Aufgabe der vorliegenden Erfindung ist es,
einen A/D-Wandler vom stufenweisen Annäherungstyp zu
schaffen, der eine Anzahl von D/A-Wandlern verwendet, aber
insgesamt keinen großen Verstärkungsfehler hat.
-
Eine weitere Aufgabe der vorliegenden Erfindung ist es,
einen A/D-Wandler vom stufenweisen Annäherungstyp zu
schaffen, der eine Anzahl von D/A-Wandlern hat, und der einen
verbesserten Linearitätsfehler hat.
-
Diese Aufgabe der vorliegenden Erfindung wird durch die
Merkmale des Patentanspruches 1 gelöst.
-
Eine bevorzugte Ausführungsform ist durch die
Unteransprüche beschrieben.
-
Die vorstehenden und andere Ziele, Merkmale und Vorteile
der vorliegenden Erfindung gehen aus der folgenden
Beschreibung der bevorzugten Ausführungsformen der Erfindung
anhand der begleitenden Figuren hervor.
-
Kurze Beschreibung der Figuren
-
Es zeigt:
-
Fig. 1 ein Blockschaltbild eines Beispiels des
herkömmlichen A/D-Wandlers vom stufenweisen Annäherungstyp.
-
Fig. 2 ein Blockschaltbild einer Grundkonstruktion des A/D-
Wandlers vom stufenweisen Annäherungstyp in Übereinstimmung
mit der vorliegenden Erfindung;
-
Fig. 3 ein detaillierteres Blockschaltbild des A/D-Wandlers
gemäß Fig. 2;
-
Fig. 4 ein Diagramm zur Erläuterung der Grundkonzeption des
in der Fig. 2 gezeigten A/D-Wandlers;
-
Fig. 5 ein Diagramm ähnlich wie Fig. 3, das jedoch eine
erste Ausführungsform des A/D-Wandlers vom stufenweisen
Annäherungstyp gemäß der vorliegenden Erfindung zeigt;
-
Fig. 6 ein Schaltungsdiagramm eines
Schaltsteuersignalgenerators, der in dem A/D-Wandler gemäß Fig. 5 eingebaut ist;
-
Fig. 7 ein Diagramm ähnlich wie Fig. 3, das jedoch eine
zweite Ausführungsform des A/D-Wandlers vom stufenweisen
Annäherungstyp zeigt; und
-
Fig. 8 ein Diagramm ähnlich Fig. 6, das jedoch einen
Schaltsteuersignalgenerator zeigt, der in dem A/D-Wandler
gemäß Fig. 7 eingebaut ist.
Beschreibung der bevorzugten Ausführungsformen
-
Bezugnehmend auf Fig. 2 zeigt diese das Aufbaukonzept eines
Analog-Digital-Wandlers vom stufenweisen Annäherungstyp
(successive Approximation) gemäß der vorliegenden
Erfindung. Der gezeigte Analog-Digital-Wandler umfaßt einen
Analogsignal-Eingangsanschluß 30, der an eine Analogsignal-
Eingangsschaltung 32 angeschlossen ist. Diese
Eingangsschaltung 32 ist mit einem Ausgang gemeinsam an eine Anzahl
von lokalen Digital-Analog-Wandlern 34A bis 34K vom
Ladungsrückverteilungstyp angeschlossen, die ein
Kondensatorfeld haben, welche zur Ladungsrückverteilung und als
Abtast- und Halte-Kondensator für das erste bis zu dem Bit 2m
funktionieren. Dieser lokale Digital-Analog-Wandler hat
eine Auflösung von "l" Bits. Die Ausgangssignale aller
Digital-Analog-Wandler 34A bis 34K sind gemeinsam an einen
Eingang des Komparators 36 angeschlossen.
-
Dieser Komparator 36 ist mit einem anderen Eingang an einen
Kondensator 38 angeschlossen, der seinerseits an ein
Referenzpotentialanschluß 40 angeschlossen ist. Der Komparator
36 ist mit seinem Ausgang an ein Register 42 vom
stufenweisen Annäherungstyp angeschlossen. Dieses Register 42 ist
mit parallelen Ausgängen an einen Generator 44
angeschlossen, der alle lokalen Digital-Analog-Wandler 34A bis 34K
mit Schaltsteuersignalen versorgt, um zu bewirken, daß die
entsprechenden Digital-Analog-Wandler ihren internen
Zustand ändern. Weiterhin ist das Register 42 so angepaßt,
daß es ein digitales Signal mit n-Bits ausgibt. Bei diesem
Aufbau gilt die Beziehung n = l + m und K = 2m.
-
Bei dieser Anordnung wird ein Analogsignal von dem
Eingangsanschluß 30 über die Eingangsschaltung 32 an alle der
ersten bis k-ten lokalen Digital-Analog-Wandler 34A bis 34K
angelegt. Im einzelnen wird das Analogsignal in dem
Kondensatorfeld jedes Digital-Analog-Wandlers, gesteuert durch
den Steuersignalgenerator 44, abgetastet. Dann wird die
Analogsignal-Eingangsschaltung 32 abgeschaltet, so daß das
Analogsignal in dem entsprechenden Kondensatorfeld gehalten
wird. Danach wird vom Komparator 36 ein Vergleich zwischen
den Ausgangssignalen aller Digital-Analog-Wandler und dem
Referenzpotential durchgeführt, und der Inhalt des
Registers 42 wird auf der Basis des Vergleichsergebnisses
modifiziert. In Abhängigkeit vom Inhalt des Registers 42
erzeugt der Generator 44 solche Steuersignale für die
Digital-Analog-Wandler 34A bis 34K, daß der Zustand der
Kondensatorfelder sukzessive für einen Vergleich nach dem anderen
modifiziert wird. Somit wird schließlich ein Digitalsignal
mit n-Bits am Register 42 ausgegeben.
-
Wie aus der Fig. 3 zu ersehen ist, hat das Register 42
parallele Bitausgänge, die den Generator 44 mit n-Bit-Daten
D&sub1;, D&sub2;, D&sub3;...Dn-1 und Dn versorgen. Andererseits hat der
erste Digital-Analog-Wandler 34A ein Kondensatorfeld, das
aus (l+1) Kondensatoren C&sub1;&sub0; bis C1l zusammengesetzt ist,
die als ein Ladungsrückverteilungs- und Abtast- und
Haltekondensator funktionieren. Die einen Elektroden dieser
Kondensatoren C&sub1;&sub0; bis C1l sind miteinander verbunden. Die
andere Elektrode jedes Kondensators C&sub1;&sub0; bis C1l ist jeweils
an einen gemeinsamen Anschluß eines Einzelpol-Dreifach-
Wechselschalters S&sub1;&sub0; bis S1l angeschlossen. Jeder der
Schalter S&sub1;&sub0; bis S&sub1;. ist mit einem ersten Wählanschluß an
den Analogsignal-Eingangsanschluß 30, mit einem zweiten
Wählanschluß an einen ersten Referenzpotential-Anschluß 46
und mit einem dritten Wählanschluß an einen zweiten
Referenzpotential-Anschluß 48 angeschlossen. Ähnlich hat der
zweite Digital-Analog-Wandler 34B ein Kondensatorfeld von
(l + 1) Kondensatoren C&sub2;&sub0; bis C2l, und mit diesen
verbundene zugehörige Schalter S&sub2;&sub0; bis C2l. Weiterhin habe die
anderen Digital-Analog-Wandler jeweils (l + 1)
Kondensatoren und (l + 1) zugehörige Schalter. Die gemeinsam
geschalteten Elektroden der Kondensatoren jedes der
Digital-Analog-Wandler 34A bis 34K sind ebenfalls gemeinsam an einen
Eingang des Komparators 36 angeschlossen.
-
Der andere Eingang des Komparators 36 ist über einen
Kondensator 50 mit einem dritten Referenzpotential-Anschluß 40
verbunden. Der Kondensator 50 ist durch einen Schalter 52
überbrückt, und der dritte Referenzpotential-Anschluß 40
ist über einen anderen Schalter 54 an den einen Eingang des
Komparators 36 angeschlossen.
-
Die vorstehend genannten Kondensatoren haben die folgende
Beziehung:
-
Der Kondensator 50 hat eine Kapazität CC gleich der
Gesamtkapazität aller Kondensatoren C&sub1;&sub0; bis C1l, C&sub2;&sub0; bis
C2l,. Cko bis Ckl, die in allen Digital-Analog-Wandlern 34A
bis 34K enthalten sind. Wenn weiterhin angenommen wird, daß
eine gemeinsame Kapazität C ist, werden die Kondensatoren
C&sub1;&sub0; bis C1l, C&sub2;&sub0; bis C2l ... Cko Ckl jedes der ersten bis
K-ten Digital-Analog-Wandlers 34A bis 34K bewertet, so daß
sie Kapazitäten von jeweils C, C, 2C..., und 2(l - 1)C
haben. Daher gilt Cc = (K x 2l)C.
-
Bevor der Betrieb der Ausführungsform erläutert wird, wird
anhand der Fig. 4 der Betrieb eines kombinierten Digital-
Analog-Wandlers beschrieben, der n-Bit-Daten empfängt und
der zwei (n-1)-Bit-Digital-Analog-Wandler umfaßt.
-
Das n-Bit-Datum DATA-A ist in einen Teil mit nur dem
niedrigstwertigen Bit (dem n-ten Bit) und einen Teil vom
(n-1)-ten Bit bis zum höchstwertigen Bit unterteilt. Der
zuletzt genannte Teil wird als (n-1)-Bitdatum DATA-B an
einen Digital-Analog-Wandler DAC-2 angelegt und auch in ein
digitales Addierwerk ADD-1 eingegeben. Dieses Addierwerk
addiert das niedrigstwertige Bit des DATA-A mit dem
niedrigstwertigen Bit des DATA-B (das heißt, das (n-1)-te Bit
des DATA-A) und leitet das Ergebnis der Addition als ein
anderes (n-1) -Bit-Datum DATA-C einem anderen Digital-Anlog-
Wandler DAC-1 zu. Die Ausgangssignale der zwei
Digital-Analog-Wandler DAC-1 und DAC-2 werden einem Analog-Addierwerk
ADD-2 eingegeben, welches ein analoges Signal entsprechend
dem eingegebenen digitalen Signal DATA-A erzeugt.
-
Wenn nun angenommen wird, daß n=6 ist, haben die
Digitaldaten DATA-A, DATA-B und DATA-C die Beziehung, wie sie in der
folgenden Tabelle 1 gezeigt ist.
Tabelle 1
-
Wie aus der vorstehenden Tabelle 1 zu ersehen ist, werden
die (n-1)-Bit-digitalen Eingangssignale an den
Digital-Analog-Wandlern DAC-1 und DAC-2 abwechselnd und
aufeinanderfolgend in Abhängigkeit von dem niedrigstwertigen Bit des
eingegebenen digitalen Datums erhöht.
-
Wenn nun davon ausgegangen wird, daß der Digital-Analog-
Wandler DAC-1 einen Verstärkungsfaktor von K hat und der
Digital-Analog-Wandler DAC-2 einen Verstärkungsfaktor von
K=ΔK hat (wobei ΔK ein Verstärkungsfaktorfehler zwischen
dem DAC-1 und DAC-2 ist). Weiterhin wird angenommen, daß
n-1=l . Unter dieser Bedingung erscheint der
Verstärkungsfaktorfehler bei jeder Erhöhung des logischen
Eingangs, unterschiedlich zur herkömmlichen
Akkumulationsart, bei der eine Vielzahl von Digital-Analog-Wandlern
parallel zueinander verwendet wird. Der Fehlerbetrag wird
jedoch auf 1/2l komprimiert. Der Grund hierfür liegt darin,
daß der Betrag sukzessive und abwechselnd entsprechend dem
niedrigstwertigen Bit jedes Digital-Analog-Wandlers erhöht
wird, und daher gleich dem Betrag eines Schrittes ist, der
durch Teilen des vollen Bereiches des Ausgangssignals des
Digital-Analog-Wandlers durch 2l erhalten werden kann.
Daher wird der Verstärkungsfaktorfehler ebenfalls im gleichen
Verhältnis komprimiert.
-
Im Detail Stellung genommen, können die Ausgangssignale V&sub1;
und V&sub2; des DAC-1 und DAC-2 wie folgt ausgedrückt werden:
-
wobei VREF ein Referenzpotential ist, das an die Digital-
Analog-Wandler DAC-1 und DAC-2 angelegt wird.
-
Daher ist bei dem herkömmlichen Akkumulationsverfahren die
Ausgangsspannung VFS gemäß vollem Skalenausschlag:
VFS = (2k - Δ K)VREF
-
Somit wird die Ausgangsspannung mit idealem halbem
Skalenausschlag des kombinierten Digital-Analog-Wandlers durch
die folgende Gleichung ausgedrückt:
-
Andererseits erscheint eine tatsächliche Ausgangsspannung
VHS mit halbem Skalenausschlag am kombinierten
Digital-Analog-Wandler, wenn nur einer der beiden
Digital-Analog-Wandler, beispielsweise der DAC-1 in den Zustand mit vollem
Skalenausschlag gebracht ist. Die tatsächliche
Ausgangsspannung VHF mit halbem Skalenausgang wird wie folgt
ausgedrückt:
-
VHF = K VREF
-
Demgemäß wird der Linearitätsfehler VLE(HS) bei halbem
Skalenausschlag ausgedrückt durch:
-
VLE(HS) = VHS
-
Das Verhältnis L.E. von VLE(HS) zum vollen Skalenausschlag
ist wie folgt:
-
L.E. = VLE(HS) / VFS
-
= 1/2 Δ K / (2K - Δ K)
-
1/4 ΔK/K
-
Andererseits wird die Spannung VFS mit vollem
Skalenausschlag bei dem kombinierten Digital-Analog-Wandler, wie er
in der Fig. 4 gezeigt ist, wie folgt ausgedrückt:
-
VFS = (2K-ΔL)VREF
-
Dies ist nämlich ähnlich wie bei dem herkömmlichen
Akkumulationsverfahren. Weiterhin wird die Größe der Veränderung
VSTEP verursacht durch die niedrigstwertigen Bits des DAC-1
und des DAC-2 ausgedrückt durch:
-
VSTEP(1) = K VREF / 2l
-
VSTEP(2) = (K - Δ K) VREF / 2l
-
Der Linearitätsfehler infolge des Verstärkungsfehlers wird
daher alle zwei Schritte über dem gesamten Dynamikbereich
erscheinen. Aber die Größe des Fehlers ist komprimiert d.h.
verringert.
-
Als ideal kann das Neutralpunkt-Potential der zwei Schritte
ausgedrückt werden durch:
-
VSTEP / 2 = (k - Δ K/2) VREF / 2l
-
Aber das tatsächliche Neutralpunkt-Potential ist wie folgt:
-
VSTEP / 2 = (K - Δ K) VREF / 2l
-
Demgemäß kann der Linearitätsfehler VLE wie folgt
ausgedrückt werden:
-
VLE = VSTEP/2 - VSTEPA/2
-
= ΔK/2 VREF / 2l
-
Das Verhältnis L.E. kann wie folgt ausgedrückt werden:
-
L.E. = VLE/VFS = 2/2K - ΔK ΔK/2 1/2l
-
= 1/4 1/2l ΔK/K
-
Wie aus dem Vorstehenden zu ersehen ist, ist das Verhältnis
L.E. des kombinierten Digital-Analog-Wandlers in
Übereinstimmung
mit der vorliegenden Erfindung verglichen mit dem
herkömmlichen Akkumulationsverfahren auf 1/2 komprimiert.
-
Es wird nun auf die Fig. 5 Bezug genommen, die eine
Ausführungsform des Analog-/Digital-Wandlers in Übereinstimmung
mit der vorliegenden Erfindung zeigt. In der Fig. 5 sind
Elemente ähnlich denen, wie sie in der Fig. 3 gezeigt sind,
mit den gleichen Bezugsziffern bezeichnet, und ihre
Erläuterung wurde weggelassen. Zur Vereinfachung der Figur und
der Erläuterung ist der gezeigte Analog-Digital-Wandler so
ausgebildet, daß er ein digitales 6-Bit-Signal ausgibt,
d.h. n = 6. Weiterhin ist der gezeigte Wandler auf der
Bedingung 1 = 4, m = 2 und K = 22 = 4 aufgebaut. Bei der in
der Fig. 5 gezeigten ersten Ausführungsform wird weiterhin
eine Spannung VR an den ersten Referenzpotential-Anschluß
46 angelegt, und der zweite Referenzpotential-Anschluß 48
ist an Masse gelegt. Zusätzlich ist eine Spannung VR/2 an
den dritten Referenzpotential-Anschluß 40 angelegt. Unter
diesen Bedingungen sind vier lokale Digital-Analog-Wandler
34A, 34B, 34C und 34D vorgesehen, und die Kapazitäten der
Kondensatoren, die in einem Kondensatorfeld jedes Digital-
Analog-Wandlers enthalten sind, sind so bestimmt, daß sie
die folgende Beziehung erfüllen:
-
C&sub1;&sub0; = C1l = C&sub2;&sub0; = C&sub2;&sub1; = C&sub3;&sub0; = C&sub3;&sub1; = C&sub4;&sub0; = C&sub4;&sub1; = 1C,
-
C&sub1;&sub2; = C&sub2;&sub2; = C&sub3;&sub2; = C&sub4;&sub2; = 2C,
-
C&sub1;&sub3; = C&sub2;&sub3; = C&sub3;&sub3; = C&sub4;&sub3; = 4C,
-
C&sub1;&sub4; = C&sub2;&sub4; = C&sub3;&sub4; = C&sub4;&sub4; = 8C.
-
Daher hat der Kondensator 50 eine Kapazität Cc von 64C.
-
Als nächstes wird ein Analog-Digital-Umwandlungsvorgang
erläutert. Als erstes werden alle Schalter S&sub1;&sub0;... S&sub1;&sub4;,
S&sub2;&sub0;... S&sub2;&sub4;, S&sub3;&sub0;...S&sub3;&sub4; und S&sub4;&sub0;...S&sub4;&sub4; gesteuert, um das
analoge Eingangssignal 30 anzuschließen, und die Schalter 52
und 54 werden geschlossen. In diesem Zustand wird ein
Analogsignal Vin,
das an den Eingang 30 angelegt ist, in allen
Kondensatorfeldern der Digital-Analog-Wandler 34A bis 34G
im Vergleich mit dem dritten Referenzpotential VR/2
abgefragt.
-
Als nächstes werden die Schalter 52 und 54 abgeschaltet und
gleichzeitig werden die Bitdaten D&sub1; bis D&sub6; des Registers 42
vom stufenweisen Annäherungstyp in einen solchen Zustand
geändert, daß D&sub1; = "1" und D&sub2;...D&sub6; = "0" ist. Als ein
Ergebnis sind alle Schalter S&sub1;&sub0;...S&sub1;&sub4;, S&sub2;&sub0;...S&sub2;&sub4;, S&sub3;&sub0;...S&sub3;&sub4;,
S&sub4;&sub0;...S&sub4;&sub4; von dem analogen Signaleingang 30 getrennt. Da
das Bitdatum D&sub1; auf "1" gebracht worden ist, sind
zusätzlich alle Schalter S&sub1;&sub4;, S&sub2;&sub4;, S&sub3;&sub4; und S&sub4;&sub4;, die mit den
Kondensatoren C&sub1;&sub4;, C&sub2;&sub4;, C&sub3;&sub4; und C&sub4;&sub4; mit der Kapazität 8C
verbunden sind, mit dem ersten Referenzpotentialanschluß 46
mit dem Potential VR verbunden. Da die anderen Bitdaten D&sub2;
bis D&sub6; auf "0" verbleiben, sind die anderen Schalter
S&sub1;&sub0;...S&sub1;&sub3;, S&sub2;&sub0;...S&sub2;&sub3;, S&sub3;&sub0;...S&sub3;&sub3; und S&sub4;&sub0;...S&sub4;&sub3; an den
zweiten Referenzpotentialanschluß 48 auf dem Massepegel,
verbunden. In diesem Zustand wird ein Vergleich durch den
Komparator 36 durchgeführt. In dem stufenweisen
Annäherungssystem wurde nämlich ein Vergleichsschritt für das
höchstwertige Bit (MSB) durchgeführt.
-
Wenn nun angenommen wird, daß die jeweiligen Potentiale des
umgekehrten Eingangssignals und des nicht umgekehrten
Eingangssignals des Komparators 36 VI bzw. VN sind, kann die
folgende Gleichung gebildet werden:
-
VN = VR/2
-
(VR/2 - VIN) 64C = (VI - VR) 32C + (VI - 0)32C
-
VI = VR - VIN
-
Für den Fall, daß VIN > VR/2 ist, wird der Komparator 36
das Logiksignal "1" ausgeben. Wenn im Gegensatz hierzu VIN
< VR/2 ist, wird der Komparator 36 das Logiksignal "0"
ausgeben. Das Logik-Ausgangssignal des Komparators 36 wird an
das Register 42 vom stufenweisen Annäherungstyp angelegt,
und als ein Ergebnis tritt der Ablauf in den
Vergleichsschritt für das zweitwertige Bit (2SB). Insbesondere mit
VIN > VR/2 werden die Bitdaten D&sub1; und D&sub2; auf "1" gebracht,
und die anderen Bitdaten D&sub3; bis D&sub6; werden auf "0" gebracht,
mit dem Ergebnis, daß die Schalter S&sub1;&sub3;, S&sub1;&sub4;, S&sub2;&sub4;, S&sub3;&sub4; und
S&sub4;&sub4; an das erste Referenzpotential VR angeschlossen werden
und die anderen Schalter S&sub1;&sub0; ...S&sub1;&sub2;, S&sub2;&sub0;...S&sub2;&sub3;, S&sub3;&sub0;...S&sub3;&sub3;
und S&sub4;&sub0; ...S&sub4;&sub3; werden an das zweite Referenzpotential auf
Massepegel angelegt. In diesem Zustand wird die folgende
Beziehung errichtet:
-
VN = VR/2
-
(VR/2 - VIN) 64C = (VI - VR) (32C + 16C) + (VI - 0)16C
-
VI = 5/4VR - VIN
-
Wenn VIN > 3VR/4 ist, gibt der Komparator 36 als Ergebnis
ein Signal von "1" aus. Wenn andererseits VIN < 3VR/4 ist,
erzeugt der Komparator 36 ein Signal von "0". Das
Ausgangssignal des Komparators 36 wird an das Register 42 vom
stufenweisen Annäherungstyp angelegt.
-
Der vorstehende Ablauf wird solange wiederholt, bis der
Vergleich für das niedrigstwertige Bit (LSB) durchgeführt
wird. Das Vergleichsergebnis für das LSB wird dann in das
Register 42 vom stufenweisen Annäherungstyp eingegeben und
so wird der Inhalt des Registers über den Ausgangsanschluß
als Ergebnis der Analog-Digital-Wandlung ausgegeben.
-
Die folgende Tabelle 2 und Tabelle 3 geben die Zuordnung
zwischen den Bitdaten D&sub1;..., D&sub6; und der Position der
Schalter aller Digital-Analog-Wandler an, die im Verlauf der
stufenweisen Annäherungsoperation eingenommen werden
können. In diesen Tabellen gibt "1" in den Spalten der
Schalterposition an, daß der Schalter mit dem ersten
Referenzpotential verbunden ist, und "0" erscheint in den Spalten der
Schalterposition, wenn der Schalter an das zweite
Referenzpotential angeschlossen ist.
Tabelle 2
D/A Wandler
Tabelle 3
D/A Wandler
-
Es wird nun auf die Fig. 6 Bezug genommen&sub1; die eine
Schaltung des Steuersignalgenerators 44 zeigt, der die Schalter
S&sub1;&sub0;...S&sub1;&sub4;, S&sub2;&sub0;...S&sub2;&sub4;, S&sub3;&sub0;...S&sub3;&sub4; und S&sub4;&sub0;...S&sub4;&sub4; in
Übereinstimmung mit der Tabelle 2 und der Tabelle 3 steuert. Der
Generator 44 hat einen Sechsbit-Paralleleingang zum
Empfangen der Bitdaten D&sub1;...D&sub6; des Registers 42 vom stufenweisen
Annäherungstyp. Der Generator 44 hat eine Anzahl von UND-
Gates, ODER-Gates und NOR-Gates, die wie dargestellt so
geschaltet sind, daß sie einen Dekoder bilden, welcher
Logiksignale S&sub1;&sub0;...S&sub4;&sub4; zur Steuerung der Schalter in
Übereinstimmung mit der Tabelle 2 und der Tabelle 3 erzeugt. Wenn
die Logiksignale S&sub1;&sub0;...S&sub4;&sub4; "1" sind, ist der Schalter an
das erste Referenzpotential angeschlossen. Andererseits ist
mit dem Logiksignal "0" der Schalter an das zweite
Referenzpotential angeschlossen.
-
Es wird auf die Fig. 7 Bezug genommen, die eine andere
Ausführungsform des Sechsbit-Analog-Digital-Wandlers gemäß der
vorliegenden Erfindung zeigt. In dieser Figur sind Elemente
ähnlich jenen in der Fig. 5 gezeigten mit den gleichen
Bezugsziffern bezeichnet und ihre Erläuterung wird
weggelassen.
-
Bei dieser Ausführungsform hat jeder der lokalen Digital-
Analog-Wandler 34A bis 34D sechs
Ladungsrückverteilungs- und Abtasthaltekondensatoren C&sub1;&sub0;...C&sub1;&sub5;, C&sub2;&sub0;...C&sub2;&sub5;, C&sub3;&sub0; und
C&sub4;&sub0;...C&sub4;&sub5; und sechs zugehörige Schalter S&sub1;&sub0;...S&sub1;&sub5;,
S&sub2;&sub0;...S&sub2;&sub5;, S&sub3;&sub0;...S&sub3;&sub5; und S&sub4;&sub0;...S&sub4;&sub5;. Die Kondensatoren der
entsprechenden Kondensatorfelder haben Kapazitäten, die die
folgende Beziehung erfüllen.
-
C&sub1;&sub0; = C&sub1;&sub1; = C&sub2;&sub0; = C&sub2;&sub1; = C&sub3;&sub0; = C&sub3;&sub1; = C&sub4;&sub0; = C&sub4;&sub1; = 1C
-
C&sub1;&sub2; = C&sub2;&sub2; = C&sub3;&sub2; = C&sub4;&sub2; = 2C
-
C&sub1;&sub3; = C&sub1;&sub4; = C&sub1;&sub5; = C&sub2;&sub3; = C&sub2;&sub4; = C&sub2;&sub5; = C&sub3;&sub3; = C&sub3;&sub4; = C&sub3;&sub5; = C&sub4;&sub3; =
C&sub4;&sub4; = C&sub4;&sub5; = 4C
-
Daher hat der Kondensator 50 eine Kapazität von 640 ähnlich
wie bei der in der Fig. 5 gezeigten Ausführungsform.
-
Bei der in der Fig. 7 gezeigten zweiten Ausführungsform
haben die Kondensatoren, die in den lokalen Digital-Analog-
Wandlern enthalten sind, eine Kapazität von mindestens 1C
und maximal 4C. Daher können für den Fall, daß der Analog-
Digital-Wandler auf einer integrierten Schaltung
hergestellt ist, die Kondensatoren mit hoher relativer Präzision
ihrer Kapazität hergestellt werden, und daher kann eine
hohe Analog-Digital-Umformgenauigkeit erzielt werden.
-
Die folgende Tabelle 4 und Tabelle 5 geben die Zuordnung
zwischen den Bit-Daten D&sub1; ...D&sub6; des Registers 42 und der
Position der Schalter S&sub1;&sub0;...S&sub4;&sub5; für den Fall der zweiten
Ausführungsform, wie in der Fig. 7 gezeigt ist, an. In den
Spalten der Schalterposition haben "1" und "2" die gleiche
Bedeutung wie in den Tabellen 2 und 3.
Tabelle 4
D/A Wandler
Tabelle 5
D/A Wandler
-
Die Fig. 8 zeigt eine Schaltung des Steuersignalgenerators
44 zum Steuern der Schalter S&sub1;&sub0;...S&sub1;&sub5;, S&sub2;&sub0;...S&sub2;&sub5;, S&sub3;&sub0;...S&sub3;&sub5;
und S&sub4;&sub0;...S&sub4;&sub5; des in der Fig. 7 gezeigten Analog-Digital-
Wandlers in Übereinstimmung mit der Tabelle 4 und der
Tabelle 5. Der gezeigte Generator hat nämlich eine Anzahl von
UND-Gates, ODER-Gates und NOR-Gates, die wie dargestellt so
geschaltet sind, daß sie einen Dekoder bilden, der auch die
Bitdaten D&sub1;...D&sub6; des Registers 42 anspricht, um
Steuersignale für alle Schalter S&sub1;&sub0;...S&sub4;&sub5; in Übereinstimmung mit
der Tabelle 4 und der Tabelle 5 zu erzeugen.
-
Wie aus der vorstehenden Beschreibung der Ausführungsformen
anhand der Figuren hervorgeht, kann ein
n-Bit-Analog-Digital-Wandler vom stufenweisen Annäherungstyp unter
Verwendung von 2m lokalen 1-Bit-Digital-Analog-Wandlern (wobei
1 < n und n = 1 + m) parallel zueinander aufgebaut sein, um
einen kombinierten Digital-Analog-Wandler zu bilden, und
durch aufeinanderfolgendes und abwechselndes Erhöhen der
2m-Digital-Analog-Wandler wird der kombinierte
Analogausgang erhöht. Mit dieser Anordnung ist der
Verstärkungsfehler jedes Digital-Analog-Wandlers gleichmäßig über den
Bereich von Null bis zum vollen Skalenausschlag verteilt.
Daher wird insgesamt kein großer Verstärkungsfehler
erscheinen. Zusätzlich kann der Linearitätsfehler stark verbessert
werden.
-
Da weiterhin eine Anzahl von Digital-Analog-Wandlern mit
der Bitzahl kleiner als einer gewünschten Bitzahl verwendet
werden, ist es bei Herstellung des Analog-Digital-Wandlers
als integrierter Schaltung möglich, einen entgegengesetzten
Effekt der Streuung der Charakteristika der auf der
integrierten Schaltung gebildeten Komponenten zu unterdrücken.
-
Die Erfindung wurde vorstehend anhand der spezifischen
Ausführungsformen gezeigt und beschrieben. Es ist jedoch
anzumerken,
daß die Erfindung keineswegs auf die Details des
dargestellten Aufbaus begrenzt ist, sondern es sind
Änderungen und Modifikationen innerhalb des Schutzumfanges der
Patentansprüche denkbar.