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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft ein elektronisches Bauelement und ein Verfahren
zur Analog-Digital-Wandlung unter Verwendung von sukzessiver Approximation.
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HINTERGRUND
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Sukzessive
Approximation ist eines der Grundprinzipien der Analog-Digital-Wandlung. Die allgemeine Funktionalität und der
Betrieb von Analog-Digital-Wandlern
(ADCs) mit Register für
sukzessive Approximation (SAR, engl. successive approximation register)
sind auf dem Fachgebiet wohlbekannt. SAR-ADCs vergleichen die analoge Eingangsspannung
mit Bezugsspannungspegeln, die von einem Digital-Analog-Wandler
(DAC) erzeugt werden können.
Während
eines ersten Taktzyklus kann die abgetastete Eingangsspannung mit
der halben von dem DAC ausgegebenen Bezugsspannung verglichen werden.
Wenn das Ergebnis des Vergleichs anzeigt, dass die Eingangsspannung
höher als
die halbe Bezugsspannung ist, wird eine entsprechende Bitentscheidung
bezogen auf das höchstwertige
Bit (MSB) getroffen. Während
des nächsten
Taktzyklus wird die Eingangsspannung gemäß der vorhergehenden MSB-Entscheidung
mit drei Vierteln oder einem Viertel der Bezugsspannung verglichen,
und eine weitere Bitentscheidung bezogen auf das nächst niedrigerwertige
Bit (MSB-1) wird getroffen. Der Umwandlungsvorgang setzt sich entsprechend
fort, und die DAC-Ausgangsspannung konvergiert schrittweise zu der
analogen Eingangsspannung, während
ein Bit während
jedes Taktzyklus ausgewertet wird. Der SAR-ADC ist so ausgeführt, dass
die dem DAC zugeführte
digitale Zahl nach Abschluss der Umwandlung die digitalisierte Eingangsspannung
darstellt.
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Da
genaue DAC-Spannungen benötigt
werden, werden häufig
kapazitive DACs (CDACs) verwendet, die eine Mehrzahl von Kondensatoren
enthalten.
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Eine
derartige bekannte Analog-Digital-Wandlerstufe mit einem CDAC ist
in 1 gezeigt. Der CDAC hat eine positive Seite mit
Abtastkondensatoren C1p-CNp und eine negative Seite mit Kondensatoren C1n-CNn.
Die Kondensatoren C1p und C1n können
das höchstwertige
Bit (MSB) auswerten und die Kondensatoren CNp und CNn können das
niedrigstwertige Bit (LSB) auswerten. Die gemeinsamen Knoten VCPOS und
VCNEG jedes der Kondensatoren C1p-CNp und C1n-CNn können über Abtast-Halte-Schalter
SWHp, SWHn mit einer Gleichtaktspannung VCM gekoppelt sein. Die
andere Seite jedes der Kondensatoren C1p-CNp und C1-CNn kann mit einer positiven
Bezugsspannung +REF, einer negativen Bezugsspannung –REF oder
einer symmetrischen Eingangsspannung INp, INn gekoppelt sein.
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Die
analoge Eingangsspannung kann direkt mit den Kondensatoren C1p-CNp
und C1-CNn abgetastet werden, indem die Schalter SWHn, SWHp geöffnet werden
und INp und INn mit der anderen Seite einiger oder aller Kondensatoren
gekoppelt werden, derart, dass eine Ladung, die der Größe der Kondensatoren
entspricht und proportional zu der Amplitude der Eingangsspannung
ist, an den Abtastkondensatoren vorhanden ist. Die abgetastete Ladung
wird schrittweise auf die Kondensatoren des CDAC neu verteilt. Die
Höhe der
Eingangsspannung wird im Grunde bestimmt, indem die anderen Seiten
der Kondensatoren selektiv und nacheinander zwischen den verschiedenen
Bezugsspannungspegeln +REF und –REF
umgeschaltet werden und der ermittelte Spannungspegel an den gemeinsamen
Knoten VCPOS, VCNEG verglichen wird. Das Umschalten der anderen
Seite jedes der mehreren Kondensatoren erfolgt über zahlreiche Schalter S1n-SNn,
S1p-SNp, die von Steuersignalen CDACCNTL gesteuert werden, welche
ansprechend auf den Komparatorausgang COMPOUT bei jedem Schritt
des Umwandlungsvorgangs von der Steuerstufe SAR-CNTL abgegeben werden.
Die Kondensatoren mit der größten Kapazität C1p, C1n
werden als erste mit einem bestimmten Bezugsspannungspegel verbunden,
während
die übrigen
Kondensatoren C2p-CNp, C2n-CNn mit einem anderen Bezugsspannungspegel
verbunden werden. Dann wird die Spannung an den gemeinsamen Knoten
VCPOS, VCNEG, die mit einem positiven bzw. einem negativen Eingang
eines Komparators CMP verbunden sind, verglichen, und das Ausgangssignal
ADCOUT des Komparators CMP stellt die Bitwerte des digitalen Ausgabewortes
DOUT bitweise dar, angefangen mit dem höchstwertigen Bit (MSB). Die
Konden satoren C1p-CNp und C1n-CNn werden entsprechend dem Signal
am Ausgang ADCOUT des Komparators CMP (d. h. dem Vergleichsergebnis) einzeln
nacheinander entweder mit dem ersten oder dem zweiten Bezugsspannungspegel
+REF bzw. –REF verbunden
und verweilen während
der darauffolgenden Umwandlungsschritte in der Position. Die Zwischenergebnisse
werden in einem Register (Register für sukzessive Approximation)
gespeichert, welches zusammen mit weiterer Logik zur Steuerung des
Analog-Digital-Umwandlungsvorgangs in einer Steuerstufe steht, die
als Steuerstufe SAR-CNTL des Registers für sukzessive Approximation
bezeichnet wird. Die Steuerstufe SAR-CNTL kann einen Eingang zum
Empfangen eines Taktsignals CLK und einen Eingang zum Empfangen eines
Startsignals START haben, das angibt, das die Umwandlung begonnen
werden soll. Die Steuerstufe SAR-CNTL liefert das digitale Ausgabewort
DOUT, das den digitalen Wert der abgetasteten Eingangsspannung am
Ausgangsknoten darstellt.
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Aktuelle
elektronische Bauelemente und entsprechende Halbleiterfertigungsverfahren
verwenden typischerweise Versorgungsspannungen von 5 V oder weniger,
um Strom zu sparen und die Geschwindigkeit zu erhöhen. Die
Versorgungsspannung begrenzt den Eingangssignalbereich der ADCs.
Um ein Eingangssignal von +/–10
V umzuwandeln, bei dem es sich um einen üblichen Industriestandard handelt,
wird das Signal entweder mit einem Widerstandsteiler oder einem
kapazitiven Teiler geteilt, damit der Eingangssignalspannungsbereich
in dem Eingangsspannungsbereich des Komparators liegt, der im Grunde
zwischen Masse und dem Versorgungsspannungspegel liegen kann. Das
Teilen des Eingangssignals verringert jedoch den Signal/Rausch-Abstand
(SNR) des ADCs. Bei einem Versorgungsspannungsbereich von 5 V und
einem Eingangsbereich von z. B. +/–10 V (d. h. für einen
Eingangsbereich von +/–10
V ist eine Teilung durch 4 erforderlich) entspricht das niedrigstwertige
Bit (LSB) eines 16-Bit-Wandlers
76 μV, obwohl
es 305 μV
betragen könnte, wenn
das Signal nicht geteilt wäre.
Der Eingangsbereich könnte
zum Beispiel auch +/–5
V oder +/–12
V betragen. Ein typischer aktueller 16-Bit-SAR-Wandler hat einen
Rauschpegel, der für
jede beliebige Eingangsgleichspannung 2 bis 6 LSB am Ausgang entspricht.
Um den relativ großen
Eingangsspannungsbereich bewältigen
zu können,
werden Hochspannungstransistoren benötigt. Typische 5-V-Halbleiterfertigungsverfahren stellen
Hochspannungstransistoren bereit, so dass es ADCs gibt, die selbst
mit einem Kern für
niedrige Spannungen, der zum Beispiel mit der Versorgungsspannung
von 5 V läuft,
einen hohen Eingangsspannungsbereich bieten. Es ist jedoch immer
notwendig, das Eingangssignal zu teilen, wodurch das erreichbare
SNR (engl. signal-to-noise ratio = Signal/Rausch-Verhältnis) verringert
wird.
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Aus
der
DE 10 2007
033 689 A1 , die lediglich nachveröffentlichten Stand der Technik
der Anmelderin darstellt, ist ein Analog-Digital-Wandler mit sukzessiver
Approximation bekannt, bei dem zumindest ein Kondensatorpotential
frei belassen werden kann.
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Aus
der
US 6 940 445 B2 ist
ein Analog-Digital-Wandler mit sukzessiver Approximation bekannt,
bei dem über
die selektive Aufschaltung der Eingangssignale auf die Kondensatoren
der Arbeitsbereich des Wandlers eingesteckt werden kann.
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Aus
der
US 7 015 841 B2 ist
ein Analog/Digital-Wandler mit sukzessiver Approximation bekannt,
bei dem separate Sampling-Kondensatoren vorgesehen sind.
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Aus
der
US 7 271 758 B2 ist
ein Analog/Digital-Wandler mit sukzessiver Approximation bekannt,
bei dem mittels Auswahl der Kondensatoren beim Sampling das Eingangssignal
abgeschwächt
werden kann.
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Aus
der
US 6 720 903 B2 ist
ein Analog/Digital-Wandler mit sukzessiver Approximation bekannt,
bei dem mittels Auswahl des Sampling-Kondensatoren ein relativer
Verstärkungsfaktor
der Wandlung eingestellt werden kann.
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Die
bekannten Lösungen
sind bezüglich
des erreichbaren Signal/Rausch-Verhältnisses
jedoch immer noch zu beschränkt.
Daher ist es wünschenswert,
ein elektronisches Bauelement zur Analog-Digital-Wandlung bereitzustellen,
welches mit verhältnismäßig geringem
zusätzlichem
Aufwand das erreichbare Signal/Rausch-Verhältnis erhöht.
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KURZFASSUNG
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Dementsprechend
schafft die Erfindung ein elektronisches Bauelement zur Analog-Digital-Wandlung unter
Verwendung von sukzessiver Approximation. Das Bauelement umfasst
eine erste Analog-Digital-Umwandlungsstufe mit einer ersten Mehrzahl
von Kondensatoren. Eine Seite wenigstens eines Kondensators aus der
ersten Mehrzahl von Kondensatoren kann nach dem Abtasten einer Eingangsspannung
an der ersten Mehrzahl von Kondensatoren potentialfrei belassen
werden. Es könnte
jedoch auch mehr als einer der Kondensatoren potentialfrei belassen
werden. Eine Mehrzahl von Schaltern ist vorgesehen, die eine zweite
Seite jedes Kondensators aus der Mehrzahl von Kondensatoren an einen
ersten Bezugsspannungspegel oder einen zweiten Bezugsspannungspegel
legen. Eine Steuerstufe ist mit der ersten Mehrzahl von Kondensatoren
gekoppelt, um den wenigstens einen Kondensator, der potentialfrei
belassen wird, als Reaktion auf einen von einer zweiten Analog-Digital-Umwandlungsstufe
durchgeführten
Umwandlungsschritt an den ersten Bezugsspannungspegel oder den zweiten
Bezugsspannungspegel zu legen.
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Gemäß diesem
Aspekt der Erfindung kann eine hohe Eingangsspannung an der ersten
Mehrzahl von Kondensatoren abgetastet werden (d. h. an einer kapazitiven
Anordnung, die eine kapazitive Digital-Analog-Umwandlungsstufe eines
SAR-ADC sein kann), ohne dass die Eingangsspannung vor der Durchführung der
Umwandlung geteilt werden muss. Die erste Mehrzahl von Kondensatoren
ist an einer Seite mit einem gemeinsamen Knoten verbunden, durch
den während
der Umwandlung Ladung neuverteilt wird. Die Spannung an dem gemeinsamen
Knoten muss während
des Vorgangs der sukzessiven Approximation konvergieren und sollte
den Eingangsbereich des Komparators nicht überschreiten. Um Eingangsspannungspegel
zu bewältigen,
die über
dem maximalen Eingangsspannungsbereich des Komparators liegen, wird
der bzw. die erste(n) Umwandlungsschritt(e) von einem weiteren ADC
durchgeführt,
d. h. der zweiten Analog-Digital-Umwandlungsstufe.
Die zweite Analog-Digital-Umwandlungsstufe kann jede Art von ADC
sein, und sie kann vorteilhafterweise eine geringere Gesamtleistung
als die erste Analog-Digital-Umwandlungsstufe haben (d. h. sie kann
ein geringeres Signal/Rausch-Verhältnis, eine geringere Auflösung etc.
haben). Der zweite Analog-Digital-Umwandlungsschritt benötigt daher
eventuell weniger Chip-Fläche
oder Kalibrierung. Die zweite Analog-Digital-Umwandlungsstufe kann
vorteilhafterweise für
Bitentscheidungen eingesetzt werden, die den bzw. die potentialfreien
Kondensator(en) der ersten Analog-Digital-Umwandlungsstufe betreffen.
Der bzw. die potentialfreie(n) Kondensator(en) in der ersten Analog-Digital-Umwandlungsstufe
ist bzw. sind in Übereinstimmung
mit den von der zweiten Analog-Digital-Umwandlungsstufe getroffenen
Entscheidungen mit Bezugsspannungspegeln gekoppelt (Masse wird ebenfalls
als ein Bezugsspannungspegel betrachtet). Der bzw. die potentialfreie(n)
Kondensator(en) und die erste Mehrzahl von Kondensatoren sind so
bemessen, dass die Konvergenz des Vorgangs der sukzessiven Approximation
dann sichergestellt ist, wenn der bzw. die potentialfreie(n) Kondensator(en)
mit dem entsprechenden Bezugspegel verbunden ist bzw. sind. Da die
volle elektrische Ladung der Eingangsspannung mit der ersten Analog-Digital-Umwandlungsstufe
abgetastet wird und die gesamte abgetastete Ladung während der
Umwandlung auf den Kondensatoren bleibt, ergibt sich gegenüber ADCs,
die die Eingangsspannung vor der Umwandlung teilen, keine Einbuße des SNR.
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Eine
erste Analog-Digital-Umwandlungsstufe mit einer ersten Mehrzahl
von Kondensatoren kann verwendet werden, die eine erste Gruppe von
Kondensatoren und eine zweite Gruppe von Kondensatoren aufweisen
können.
Eine erste Seite jedes der ersten Mehrzahl von Kondensatoren kann
mit einem gemeinsamen Knoten gekoppelt werden oder sein, und eine
zweite Seite wenigstens eines der Kondensatoren wird zuerst mit
einer Eingangsspannung verbunden und dann während der Auswertung der höherwertigen
Bits (beispielsweise wenigstens der ersten beiden Bits) der Eingangsspannung
potentialfrei belassen. Dieser Kondensator ist als „potentialfreier” Kondensator
bekannt, und das bedeutet, dass die Ladung (die Eingangsspannung)
auf dem Kondensator während
der Auswertung der höherwertigen
Bits eingefroren ist. Es kann jedoch mehr als ein potentialfreier
Kondensator verwendet werden. Die zweite Analog-Digital-Umwandlungsstufe bewertet den Wert
dieser höherwertigen
Bits der Eingangsspannung, während
der Kondensator aus der ersten Mehrzahl von Kondensatoren potentialfrei
belassen wird. Je nach den Ergebnissen der Auswertung wird die „potentialfreie” Seite
des potentialfreien Kondensators dann entweder mit einem ersten
oder einem zweiten Bezugsspannungspegel verbunden. Wenn sich der
Eingang in die Steuerstufe (z. B. ein Komparator) ändert, so ändert sich
das entsprechende Bit im Register, das dem Bezugsspannungspegel
entspricht, mit dem der Kondensator verbunden sein sollte, im nächsten Schritt
der Analog-Digital-Umwandlung, so dass die Analog-Digital-Umwandlung
konvergiert. Wenn die von der Analog-Digital-Umwandlungsstufe ausgewertete
Eingangsspannung beispielsweise größer als ein Spannungspegel
ist, mit dem sie verglichen wird, kann die potentialfreie Seite des
Kondensators mit einem negativen Bezugsspannungspegel verbunden
werden, was die auf dem Kondensator gespeicherte Eingangsspannung
herunterzieht. Wenn die Auswertung ergibt, dass der Bitwert kleiner
als der Spannungspegel ist, mit dem er verglichen wird, kann die
potentialfreie Seite des Kondensators mit einem positiven Spannungspegel
verbunden werden, was die auf dem Kondensator gespeicherte Eingangsspannung
hochzieht. Der Rest der Analog-Digital-Umwandlung läuft dann
für die
ganze abgetastete Ladung auf der Mehrzahl der Kondensatoren ab.
Dies bedeutet, dass die Spannung innerhalb des zulässigen Bereichs
bleibt, wenn sie an die Eingangsknoten eines Komparators angelegt
wird, ohne dass es nötig
ist, die Eingangsspannung zu teilen. Deshalb weist das erfindungsgemäße Bauelement
gegenüber
Bauelementen aus dem Stand der Technik ein verbessertes Signal/Rausch-Verhältnis auf.
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Mit
anderen Worten, eine bestimmte Menge abgetasteter Ladung, die auf
dem potentialfreien Kondensator eingefroren ist, wird während der
ersten Bit-(MSB)-Entscheidungsschritte,
bei denen am Komparatoreingang hohe Spannungen auftreten können, nicht
verwendet. Da die Ladung jedoch eingefroren ist, kann sie später während des
Umwandlungsvorgangs verwendet werden, obwohl sie während des
ersten Schrittes oder während
mehrerer der ersten Schritte nicht zu dem Umwandlungsvorgang beigetragen
hat. Dies sind die Werte der höchstwertigen
Bits des entsprechenden digitalen Ausgabewortes. Nachdem die ersten
Bitentscheidungen von der zweiten Analog-Digital-Umwandlungsstufe
getroffen werden, wird bzw. werden der bzw. die potentialfreie(n)
Kondensator(en) aus der Mehrzahl von Kondensatoren gemäß den Bitwerten
der ersten Entscheidungen korrekt mit einer bestimmten Bezugsspannung
verbunden. Sobald die erste(n) Entscheidung(en) hinsichtlich des
höchstwertigen
Bits getroffen wird bzw. werden, setzt sich der Umwandlungsvorgang
gemäß bekannter
Prinzipien der sukzessiven Approximation mit der Mehrzahl der Kondensatoren
fort. Da die potentialfreien Kondensatoren jedoch eine zusätzliche
Ladung gespeichert halten, die erst während späterer Entscheidungsschritte
aktiviert wird, kann die Einbuße
des SNR auf Grund des Teilens verringert, sogar auf Null verringert
werden. Dementsprechend stellt der potentialfreie Kondensator (oder
sogar eine Mehrzahl von potentialfreien Kondensatoren) vorzugsweise
einen Hauptteil der Kapazität
der Mehrzahl von Kondensatoren dar. Sobald die Entscheidungen hinsichtlich
der höherwertigen
Bits getroffen werden, konvergiert der Komparatoreingang, d. h.
die Spannung an dem gemeinsamen Knoten, zu einem internen Arbeitspunkt,
der innerhalb des zulässigen
Spannungsbereichs liegt, und die vollständige Ladung kann aktiviert
werden, d. h. die eingefrorene Ladung kann freigegeben werden, so
dass die Signalamplitude wieder fast +/–10 V beträgt, die internen Knoten die
zulässigen
Spannungsbereiche aber nicht verlassen. Verglichen mit einem herkömmlichen ADC
wird die Einbuße
bezüglich
des SNR dadurch wesentlich verringert.
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Die
Erfindung bietet ferner den Vorteil eines geringen Fehlers, und
jeder Fehler, sollte ein solcher entstehen, kann mit einem einfachen
Fehlerkorrekturschema korrigiert werden. Darüber hinaus stellen die Kondensatoren
der ersten Analog-Digital-Umwandlungsstufe nur eine geringe Last
am Referenzeingang dar, da die MSB-Kondensatoren (d. h. vorteilhafterweise
die potentialfreien Kondensatoren) nur wenige Male zwischen der
negativen Referenz und der positiven Referenz schalten und das Schalten
keine erheblichen Spannungsspitzen oder Störspitzen am Komparatoreingang
verursachen kann. Das Auftreten von Störspitzen des Komparatoreingangs
ist bei der vorliegenden Erfindung auch unerheblich, da die Kondensatoren
nur einmal schalten. Schaltschemata, die komplexer sind als dasjenige
bei diesem Aspekt der Erfindung, können Störspitzen verursachen und dazu
führen,
dass die Komparatoreingangsknoten über die Versorgungsspannungsschiene
und/oder unterhalb von Masse ansteigen, was die Knoten entladen
und dazu führen
könnte,
dass Dioden in der Schaltung in Durchlassrichtung vorgespannt werden
und die Kondensatoren aufgrund dessen entladen werden. Mit dem Bauelement
und dem Verfahren nach diesen Aspekten der Erfindung wird der Komparatoreingang
in dem zulässigen
Spannungsbereich gehalten. Außerdem
ist der Entwurf des erfindungsgemäßen Bauelements unkompliziert
und minimiert ferner zeitliche Beschränkungen, so dass der Wandler
nicht an Geschwindigkeit verliert.
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Bei
einer bevorzugten Ausführungsform
kann der wenigstens eine Kondensator, der potentialfrei belassen
werden kann, so ausgeführt
sein, dass er eines der höchstwertigen
Bits darstellt. Die Entscheidung bezüglich des höchstwertigen Bits (ob der potentialfreie
Kondensator an die erste oder die zweite Bezugsspannung zu legen
ist) kann somit von der zweiten Analog-Digital-Umwandlungsstufe getroffen werden, und
die größeren Kondensatoren
aus der ersten Mehrzahl von Kondensatoren müssen nur einmal schalten, wenn
die MSBs von der zweiten Analog-Digital-Umwandlungsstufe ausgewertet
werden.
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Bei
einer vorteilhaften Ausführungsform
kann die Steuerstufe so ausgeführt
sein, dass sie ein dynamisches Fehlerkorrekturverfahren durchführt. Dies
liefert eine zuverlässige
Fehlerkorrektur, die für
einige Bitentscheidungen oder nach jeder Bitentscheidung ausgeführt werden
kann. Die Fehlerkorrektur kann zur Sicherstellung der Konvergenz
des Analog-Digital-Umwandlungsvorgangs in der ersten Analog-Digital-Umwandlungsstufe
notwendig sein, da zumindest eine der MSB-Entscheidungen von der
zweiten Analog-Digital-Umwandlungsstufe durchgeführt wird, deren Leistung geringer
als die der ersten Analog-Digital-Umwandlungsstufe sein kann. Das Fehlerkorrekturschema
bietet jedoch ausreichend Sicherheit, um auch mit einer zusätzlichen zweiten
Analog-Digital-Umwandlungsstufe
mit niedriger Leistung eine Konvergenz zu gewährleisten.
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Die
zweite Analog-Digital-Umwandlungsstufe kann so ausgeführt sein,
dass sie sukzessive Approximation anwendet. Ferner kann die zweite
Analog-Digital-Umwandlungsstufe
eine zweite Mehrzahl von Kondensatoren umfassen. Bei einem vorteilhaften
Aspekt der Erfindung kann die zweite Analog-Digital-Umwandlungsstufe
so betrieben werden, dass sie die Eingangsspannung vor deren Umwandlung
teilt. Wenn nur die zweite Analog-Digital-Umwandlungsstufe das Eingangssignal
teilt, ergibt sich kein Leistungsverlust hinsichtlich der ersten
Analog-Digital-Umwandlungsstufe. Wenn die erste und die zweite Analog-Digital-Umwandlungsstufe
in gleicher Weise mit kapazitiven Anordnungen ausgeführt sind,
können
sie sogar denselben Komparator gemeinsam nutzen. Deshalb kann ein
Komparator vorgesehen sein, dessen Eingänge mit der ersten Mehrzahl
von Kondensatoren und der zweiten Mehrzahl von Kondensatoren gekoppelt
sind, um abwechselnd Bitentscheidungen hinsichtlich der ersten Mehrzahl
von Kondensatoren und der zweiten Mehrzahl von Kondensatoren zu
treffen.
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Die
Erfindung schafft auch ein Verfahren zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation. Bei dem Verfahren
wird eine Eingangsspannung an einer ersten Mehrzahl von Kondensatoren
abgetastet. Die erste Mehrzahl von Kondensatoren kann an einer Seite
mit einem gemeinsamen Knoten gekoppelt werden. Eine andere Seite
wenigstens eines Kondensators der ersten Mehrzahl von Kondensatoren
wird nach dem Abtastschritt potentialfrei belassen. Ein oder mehrere
Analog-Digital-Umwandlungsschritte werden mit der zweiten Analog-Digital-Umwandlungsstufe
durchgeführt.
Der wenigstens eine potentialfreie Kondensator der ersten Mehrzahl
von Kondensatoren der ersten Analog-Digital-Umwandlungsstufe wird
entsprechend dem Analog-Digital-Umwandlungsschritt
der zweiten Analog-Digital-Umwandlungsstufe an eine erste Bezugsspannung
oder eine zweite Bezugsspannung gelegt. Dies bedeutet, dass das
SNR der ersten Analog-Digital-Umwandlungsstufe so hoch sein kann,
als ob keine Eingangssignalteilung erforderlich wäre. Die
erste Mehrzahl von Kondensatoren schaltet nur einmal. Somit werden
Spannungsspitzen niedrig gehalten, was bedeutet, dass die Spannung
an den Eingangsknoten innerhalb des zulässigen Bereichs bleibt. Das
abzutastende Eingangssignal kann in der zweiten Analog-Digital-Umwandlungsstufe
geteilt werden, bevor der Analog-Digital-Umwandlungsschritt mit der zweiten Analog-Digital-Umwandlungsstufe
bezüglich
des potentialfreien Kondensators der ersten Analog-Digital-Umwandlungsstufe
ausgeführt
wird. Dadurch können
Komparatoren mit noch geringerer Spannung in der Schaltung verwendet
werden, da der zulässige
Spannungsbereich weiter verringert wird. Ein Fehlerkorrekturverfahren
kann angewendet werden, nachdem der potentialfreie Kondensator verbunden
worden ist. Die Fehlerkorrektur sieht im wesentlichen vor, dass
die erste Analog-Digital-Umwandlungsstufe feststellt, ob eine Fehlerkorrektur
der Spannung an dem wenigstens einen Kondensator, der potentialfrei
belassen wird, positiv oder negativ zu sein hat. Dementsprechend
wird eine Fehlerkorrektur angewendet, und die Fehlerkorrektur wird
geprüft.
Fehlerkorrekturschritte können
nach einem, mehreren oder nach jedem Schritt, bei dem der wenigstens
eine Kondensator, der potentialfrei belassen wird, an die Bezugsspannung
gelegt wird, angewendet werden. Eine einfache Fehlerkorrektur kann
bei dem erfindungsgemäßen Verfahren
zum Einsatz gelangen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Vorteile und Merkmale der vorliegenden Erfindung ergeben sich aus
der nachfolgenden Beschreibung der bevorzugten Ausführungsformen
mit Bezug auf die beigefügten
Zeichnungen. Darin zeigen:
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1 einen
vereinfachten Schaltplan einer Analog-Digital-Umwandlungsstufe aus
dem Stand der Technik,
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2 ein
vereinfachtes Blockschaltbild eines erfindungsgemäßen elektronischen
Bauelements,
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3 einen
vereinfachten Schaltplan einer ersten Analog-Digital-Umwandlungsstufe
in einem elektronischen Bauelement gemäß einer Ausführungsform
der Erfindung,
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4 einen
vereinfachten Schaltplan einer zweiten Analog-Digital-Umwandlungsstufe
in einem elektronischen Bauelement gemäß einer Ausführungsform
der Erfindung,
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5 einen
vereinfachten Schaltplan einer zweiten Analog-Digital-Umwandlungsstufe
in einem elektronischen Bauelement gemäß einer Ausführungsform
der Erfindung.
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AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
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In 2 ist
ein vereinfachtes Blockschaltbild eines Bauelements zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation gemäß der Erfindung
gezeigt. Eine erste Analog-Digital-Umwandlungsstufe kann eine kapazitive
Anordnung CAR zur Auswertung von Bits einer Analog-Digital-Umwandlung
aufweisen. Die erste kapazitive Anordnung CAR kann mit einem ersten
Komparator CMP1 gekoppelt sein. Der erste Komparator CMP1 gibt ein
Signal ADC1OUT an eine Steuerstufe SAR-CNTL eines Registers für sukzessive
Approximation ab. Das Signal ADC1OUT kann das Vergleichsergebnis
von CMP1 angeben. Eine Analog-Digital-Umwandlungsstufe ADC kann
auch mit der Steuerstufe SAR-CNTL des Registers für sukzessive
Approximation gekoppelt sein. Die Steuerstufe SAR-CNTL des Registers
für sukzessive
Approximation kann ein Register für sukzessive Approximation
aufweisen.
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Die
zweite Analog-Digital-Umwandlungsstufe ADC kann jede Art von Analog-Digital-Wandler sein.
Bei der vorliegenden Ausführungsform
der Erfindung kann die zweite Analog-Digital-Umwandlungsstufe jedoch
in gleicher Weise wie die erste Analog-Digital-Umwandlungsstufe
ausgeführt
sein, die die erste kapazitive Anordnung CAR aufweist. Die zweite
Analog-Digital-Umwandlungsstufe ADC kann dann einen kapazitiven
Digital-Analog-Wandler CDAC (d. h. eine weitere kapazitive Anordnung)
und einen zweiten Komparator CMP2 aufweisen. Die zweite Analog-Digital-Umwandlungsstufe
liefert ein zweites Ausgangssignal ADC2OUT an die Steuerstufe SAR-CNTL.
Bei der vorliegenden Ausführungsform
ist das Signal ADC2OUT das Vergleichsergebnis des CMP2. Die kapazitiven
Anordnungen CAR und CDAC empfangen ein positives Eingangssignal
+IN und ein negatives Eingangssignal –IN, welche die beiden Fälle eines
symmetrischen Eingangssignals sind. CAR und CDAC empfangen ferner
eine positive und eine negative Bezugsspannung +REF bzw. –REF. Von der
Steuerstufe SAR-CNTL werden Steuersignale CARCNTL und CDACCNTL zur
Steuerung der ersten Analog-Digital-Umwandlungsstufe geliefert,
insbesondere nicht gezeigte Schalter in der ersten kapazitiven Anordnung
CAR und in der zweiten Analog-Digital-Umwandlungsstufe ADC.
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Die
kapazitive Anordnung CAR und der CDAC sind so angeordnet, dass zumindest
ein Teil- oder Zwischenergebnis der Analog-Digital-Wandlung (das
in einem oder mehreren Schritten des Analog-Digital-Umwandlungsvorgangs
erzeugt wird) von dem CDAC über
das Signal ADC2OUT an die Steuerstufe SAR-CNTL und über das
Steuersignal CAR-CNTL an die erste Analog-Digital-Umwandlungsstufe,
insbesondere an die kapazitive Anordnung CAR übertragen werden kann. Der
zweite Komparator CMP2 bildet einen Teil der zweiten Analog-Digital-Umwandlungsstufe
ADC. Der Ausgang des Komparators CMP2 liefert ein Zwischenergebnis
seines eigenen Umwandlungsvorgangs, und dieses Zwischenergebnis
wird von der Steuerstufe SAR-CNTL zur Abgabe von Signalen CAR-CNTL verwendet, um
eine Seite eines der Kondensatoren in der ersten kapazitiven Anordnung
CAR, der potentialfrei belassen wird, mit dem positiven Bezugsspannungspegel +REF
oder dem negativen Spannungsbezugspegel –REF zu verbinden.
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Die
Eingangsspannung an IN+ und IN– wird
unter Verwendung sowohl der kapazitiven Anordnung CAR als auch der
Analog-Digital-Umwandlungsstufe ADC abgetastet. Ein oder mehrere
zum Abtasten der kapazitiven Anordnung CAR, deren Auflösung höher sein
kann als die der zweiten Stufe ADC, verwendeten Kondensatoren sind
während
der ersten Zyklen potentialfrei. Die entsprechende Ladung an den
Knoten VCPOS, VCNEG des ersten Komparators CMP1 ist eingefroren.
Die Analog-Digital-Umwandlungsstufe ADC kann die Eingangsspannung
teilen und wertet den Wert der ersten Bits aus (bei diesem Beispiel
wenigstens die ersten beiden MSBs). Gemäß den Ergebnissen dieser Auswer tung
werden die Kondensatoren in der kapazitiven Anordnung CAR, die während des
ersten Schritts bzw. der ersten Schritte potentialfrei belassen
wurden, dann entweder mit der positiven Bezugsspannung +REF oder
der negativen Bezugsspannung –REF
verbunden. Sind alle potentialfreien Kondensatoren verbunden, kann
die übrige
Umwandlung auf der kapazitiven Anordnung CAR mit der gesamten abgetasteten
Ladung gemäß einem
normalen sukzessiven Approximationsvorgang ablaufen. Die aufgrund
von Offset, erhöhtem
Rauschen, Verstärkung
und Fehlanpassung der Analog-Digital-Umwandlungsstufe ADC entstehenden
Fehler können
mit dynamischer Fehlerkorrektur beseitigt werden. Die Position dieser
Fehlerkorrektur im Zeitplan des Analog-Digital-Wandlers kann von
der voraussichtlichen Größe des Fehlers
nach einigen Umwandlungsschritten abhängen. Es sollte jedoch wenigstens
ein Fehlerkorrekturschritt dann durchgeführt werden, wenn der letzte
potentialfreie Kondensator als Reaktion auf eine von der zweiten
Analog-Digital-Umwandlungsstufe durchgeführte Umwandlung an eine Bezugsspannung
gelegt wird. Da die Anforderungen an die zweite Analog-Digital-Umwandlungsstufe
bezüglich
Auflösung,
Signal/Rausch-Verhältnis
etc. geringer sind als an die erste Analog-Digital-Umwandlungsstufe
(welche die potentialfreien Kondensatoren aufweist), kann die zweite
Analog-Digital-Umwandlungsstufe
so ausgeführt
sein, dass sie die Eingangsspannung teilt.
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Der
nach jedem Auswerteschritt erzeugte Fehler ist sehr gering, und
es ist möglich,
zum Beispiel eine Zehn-Bit- oder höhere Genauigkeit zu erzielen.
Wie unten beschrieben, kann jeder Fehler, sofern ein solcher auftritt,
mit dynamischer Fehlerkorrektur beseitigt werden, nachdem die potentialfreien
Kondensatoren verbunden wurden. Dadurch wird die Synchronisation
leichter. Die in 2 gezeigte Ausführungsform
ist zwar symmetrisch, die vorliegende Erfindung lässt sich
aber auch auf unsymmetrische Architekturen anwenden.
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4 ist
eine vereinfachte Schaltung einer ersten Analog-Digital-Umwandlungsstufe
gemäß einer Ausführungsform
der Erfindung gezeigt. Die erste Analog-Digital-Umwandlungsstufe
kann einen CDAC, der als erste Mehrzahl von Kondensatoren oder kapazitive
Anordnung CAR von 2 verwendet werden kann, und
auch den ersten Komparator CMP1 aufweisen. Die in 3 gezeigte
kapazitive Anordnung CAR ist eine symmetrische bzw. vollständig differentielle
Architektur, sie kann aber auch in einer asymmetrischen bzw. unsymmetrischen
Architektur implementiert sein. Die CAR hat eine positive Seite mit
Abtastkondensatoren C1p-CNp und eine negative Seite mit Kondensatoren
C1-CNn. Das Suffix „p” spezifiziert,
dass die Kondensatoren mit dem positiven gemeinsamen Knoten VCPOS
gekoppelt sind, und das Suffix „n” spezifiziert, dass die Kondensatoren
mit dem negativen gemeinsamen Knoten VCNEG gekoppelt sind. Die Kondensatoren
C1p und C1n können
das höchstwertige
Bit (MSB) auswerten, und die Kondensatoren CNp und CNn können das niedrigstwertige
Bit (LSB) auswerten. Die Kapazitätswerte
der Kondensatoren C1p-CNp und C1n-CNn können binär gewichtet sein. Eine Seite
jedes der Kondensatoren C1p-CNp und C1-CNn kann über Abtast-Halte-Schalter SWHp,
SWHp mit einer Gleichtaktspannung VCM gekoppelt sein. Die andere
Seite jedes der Kondensatoren C1p-CNp und C1n-CNn kann über Schalter
S1n-SNn, S1p-SNp mit einer positiven Bezugsspannung +REF, einer
negativen Bezugsspannung –REF
oder einer Eingangsspannung INp auf der positiven Seite und INn
auf der negativen Seite gekoppelt sein. Bei der in 3 gezeigten
Ausführungsform
kann jeder der Kondensatoren C1p-CNp, C1n-CNn aus der Mehrzahl der
Kondensatoren auch potentialfrei belassen werden. Diese Option ist
durch eine zusätzliche
Schalterposition FLOHT der Schalter S1n-SNn, S1p-SNp angegeben. Wenn
ein Schalter diese Position wieder einnimmt, bleibt die entsprechende
Seite der Kondensatoren potentialfrei.
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Wie
zuvor mit Bezug auf 1 beschrieben, kann auch bei
der Ausführungsform
von 3 durch Öffnen
der Halteschalter SWHn, SWHp nach dem Abtasten eine analoge Eingangsspannung
unmittelbar an den Kondensatoren C1p-CNp und C1n-CNn so abgetastet
werden, dass eine der Größe der Kondensatoren
entsprechende, zur Amplitude der Eingangsspannung proportionale
Ladung weiterhin auf den zum Abtasten verwendeten Kondensatoren
vorhanden ist. Im nächsten
Schritt können
jedoch einige der Schalter S1n-SNn, S1p-SNp auf FLOHT geschaltet
werden (d. h. nach dem Abtastschritt), d. h. dass die Ladung auf
den potentialfreien Kondensatoren in den ersten Schritten des Umwandlungsvorgangs
eventuell keinen Beitrag leistet.
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Die
Steuerstufe SAR-CNTL kann insgesamt wie mit Bezug auf die entsprechende,
in 1 gezeigte Stufe beschrieben funktionieren. Bei
dieser Ausführungsform
der Erfindung empfängt
jedoch die Steuerstufe SAR-CNTL ein zusätzliches Eingangssignal ADC2OUT
von einer zweiten Analog-Digital-Umwandlungsstufe (wie
in 2 gezeigt). Je nach den von der zweiten Analog- Digital-Umwandlungsstufe
erhaltenen Informationen werden die potentialfreien Kondensatoren
entweder an –REF
oder +REF gelegt. Die zweite Analog-Digital-Umwandlungsstufe führt einen oder mehrere Umwandlungsschritte
aus. Sie kann eigenständig
und unabhängig
von der in 3 gezeigten Schaltungsanordnung
funktionieren. Diese Umwandlungsschritte sind vorteilhafterweise
ein oder mehrere der ersten Umwandlungsschritte, während derer
die MSBs des digitalen Ausgabewortes ermittelt werden. Die entsprechenden
Informationen, die in der zweiten Analog-Digital-Umwandlungsstufe
(ADC in 2) ermittelt werden, werden
mit dem Signal ADC2OUT an die Steuerstufe SAR-CNTL weitergeleitet.
Durch die Steuersignale CARCNTL werden die potentialfreien Kondensatoren,
also die Kondensatoren, deren Einstellung in der zweiten Analog-Digital-Umwandlungsstufe
bestimmt wird, entweder an +REF oder –REF gelegt.
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Indem
die potentialfreien Kondensatoren während der ersten Schritte auf
den korrekten Bezugsspannungspegel und die übrigen Kondensatoren in nachfolgenden
Schritten geschaltet werden, die gemäß der normalen Vorgehensweise
der sukzessiven Approximation auf der Grundlage des Komparatorausgangssignals ADC1OUT
durchgeführt
werden, wird die abgetastete Ladung schrittweise unter den Kondensatoren
der kapazitiven Anordnung CAR neu verteilt. Da die potentialfreien
Kondensatoren unmittelbar mit dem erforderlichen Bezugsspannungspegel –REF bzw.
+REF verbunden sind, wird der Spannungspegel an den gemeinsamen
Knoten VCNEG und VCPOS gering gehalten. Wenn die potentialfreien
Kondensatoren in der ersten Analog-Digital-Umwandlungsstufe verbunden
werden, so kann die ganze abgetastete Ladung während der Neuverteilung der
Ladung einen Beitrag leisten und sorgt dafür, dass das Signal/Rausch-Verhältnis der
ersten Analog-Digital-Umwandlungsstufe gemäß der in der 3 gezeigten
Ausführungsform
das gleiche wie bei einem SAR-ADC mit einem viel größeren Leistungsversorgungsspannungsbereich
bzw. Eingangsspannungsbereich des Komparators CMP1 ist.
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Im
allgemeinen kann die in der 2 gezeigte
zweite Analog-Digital-Umwandlungsstufe
ADC, auf die in der gesamten vorhergehenden Beschreibung verwiesen
wurde, jede Art von ADC sein. Eine vorteilhafte Architektur kann
die in der 1 gezeigte sein. Nur beispielhaft
ist in der 4 ein Teil der in der 2 gezeigten zweiten
Analog-Digital-Umwandlungsstufe ADC gemäß einer anderen Ausführungsform
der Erfindung gezeigt. Die Ausführungsform
von 4 bezieht sich auf eine Analog-Digital-Umwandlungsstufe
ADC, die mit einer kapazitiven Anordnung CDAC mit zwei Mehrzahlen
oder Gruppen von Kondensatoren implementiert ist. Jede Gruppe von
Kondensatoren umfasst einen Abtastkondensator Csp bzw. Csn, einen
Pseudo-Kondensator Cdummy und zwei binär gewichtete Kondensatoren
C1p, C1n und C2p, C2n. Das Suffix „p” gibt an, dass die Kondensatoren
mit dem positiven gemeinsamen Knoten VCPOS gekoppelt sind, und das
Suffix „n” gibt an, dass
die Kondensatoren mit dem negativen gemeinsamen Knoten VCNEG gekoppelt
sind. Die Kapazitätswerte
von C1p und C1n sind gleich der Hälfte derjenigen von Csp und
Csn, und die Kapazitätswerte
von C2p und C2n sind gleich einem Viertel derjenigen von Csp und
Csn. Der positive und der negative Abtastkondensator Csp bzw. Csn
können
mit der negativen symmetrischen Eingangsspannung +IN, –IN gekoppelt
werden, wenn die Abtastschalter SWHp, SWHn geschlossen werden, um
die Abtastkondensatoren mit einem mittleren Spannungs- oder Gleichtaktspannungspegel
VCM zu koppeln. Binär
gewichtete Kondensatoren können
zwischen die positive und die negative Bezugsspannung +REF bzw. –REF geschaltet
sein, die Abtastkondensatoren Csp und Csn können zwischen die Eingangsspannung
+IN bzw. –IN
und die negative Bezugsspannung –EF geschaltet sein, und die
Pseudo-Kondensatoren
Cdummy sowohl auf der positiven als auch auf der negativen Seite
der kapazitiven Anordnung sind mit der negativen Bezugsspannung –REF gekoppelt.
Die Kopplung der Kondensatoren Csp und Csn an die negative Bezugsspannung –REF oder
die Eingangsspannung erfolgt über die
Schalter S1p bzw. S1n. Die Kondensatoren C1p und C1n werden über jeweilige
Schalter S2p bzw. S2n mit der positiven und der negativen Bezugsspannung
+REF bzw. –REF
gekoppelt, und die Kondensatoren C2p und C2n können über jeweilige Schalter S3p
bzw. S3n mit der positiven und der negativen Bezugsspannung +REF
bzw. –REF
gekoppelt werden. Sowohl die positive als auch die negative Seite
der Anordnung kann über die
Schalter SWHp, SWHn mit einer Gleichtaktspannung VCM gekoppelt werden.
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Die
in der 2 gezeigte zweite Analog-Digital-Umwandlungsstufe
ADC ist an der Auswertung wenigstens des ersten Bits beteiligt.
Das erfindungsgemäße Verfahren
zur Verwendung des ADC dazu, die Entscheidungen hinsichtlich der
höherwertigen
Bits zu treffen, kann jedoch auch auf die Auswertung von mehr Bits erweitert
werden. Nimmt man die positive Seite des in der 4 gezeigten CADC
als Beispiel, wird die positive Eingangsspannung +IN an dem positiven
Abtastkondensator Csp abgetastet, während SWHp geschlossen ist. Gespeicherte
Ladung auf dem positiven gemeinsamen Knoten VCPOS kann berechnet
werden als Qsp = Csp(+IN – VCM) +
(C1p + C2p + Cdummy)(–REF – VCM). (1)
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Während der
ersten Entscheidung ist der positive Abtastkondensator Csp mit der
negativen Bezugsspannung –REF
und der erste binär
gewichtete Kondensator C1p mit der positiven Bezugsspannung +REF verbunden.
Dann ist Q1 = Csp(–REF – VCPOS) + C1p(+REF – VCPOS)
+ (C2p + Cdummy)(–REF – VCPOS).(2)
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Der
Wert von VCPOS kann berechnet werden als
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Der
maximale Bereich von VCPOS kann mit Cdummy für eine gegebene positive Bezugsspannung +REF,
eine positive Eingangsspannung +IN und die Spannung an dem gemeinsamen
Knoten VCM eingestellt werden. Dieselben Gleichungen, (1)–(3), können in
gleicher Weise auf die negative Seite der kapazitiven Anordnung
angewendet werden. Bei dieser Ausführungsform verwendet die Analog-Digital-Umwandlungsstufe ADC
die gleiche hohe Spannungsreferenz wie die kapazitive Anordnung
CAR. Der Verstärkungsfehler
bei den beiden positiven Anordnungen ist sehr ähnlich. Der Gesamtfehler der
Analog-Digital-Umwandlungsstufe
ADC ist von Anpassung, Offset, Verstärkung und Rauschen abhängig. Eventuell
auftretende Fehler können
unter Verwendung eines sehr einfachen Fehlerkorrekturschemas wie
folgt berichtigt werden. Nach einer Bitentscheidung, wenn einer
der zum Abtasten verwendeten Kondensatoren (z. B. C1p und C1n in 3),
der in der kapazitiven Anordnung CAR potentialfrei belassen wird,
entweder mit +REF oder –REF
verbunden wird, wird festgestellt, ob die Fehlerkorrektur der Spannung
an dem potentialfreien Abtastkondensator positiv oder negativ zu
sein hat. Bei dieser Ausführungsform
erfordern die zusätzlichen
Bauteile der ADC, wie etwa der Pseudo-Kondensator Cdummy, die Hochspannungsschalter
und der Pegelumsetzer, jedoch eine beträchtliche Fläche auf dem Chip.
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In
der 5 ist eine Analog-Digital-Umwandlungsstufe ADC
gemäß einer
weiteren Ausführungsform der
Erfindung gezeigt, die weniger Platz einnimmt und weniger Bauteile
benötigt
als die vorherige Ausführungsform.
Der Aufbau der kapazitiven Anordnung ist demjenigen der vorherigen
Ausführungsform ähnlich,
es sind aber keine Pseudo-Kondensatoren vorhanden. Ferner ist der
Abtastkondensator Csp bzw. Csn gerade halb so groß wie der
Kondensator C1p bzw. C1n für
das höchstwertige
Bit, der ein binär
gewichteter Kondensator ist. Der andere binär gewichtete Kondensator C2p
bzw. C2n ist gleichwertig mit dem Abtastkondensator Csp bzw. Csn.
Bei diesem Beispiel liegt die Eingangsspannung bei –10 V bis
+10 V. Die Abtastladung wird durch einen Faktor vier geteilt; bei
dieser Ausführungsform
sind keine Pseudo-Kondensatoren vorgesehen, und weniger Hochspannungsschalter
sind erforderlich. Zwei verschiedene Referenzen mit sehr guter Anpassung
sind in der Praxis schwierig zu realisieren, und die kapazitive
Anordnung CAR und die Analog-Digital-Umwandlungsstufe ADC haben
in diesem Fall tatsächlich
unterschiedliche Verstärkungsfehler.
Der Unterschied in den Verstärkungsfehlern
ist der größte Teil
des Gesamtfehlers der Analog-Digital-Umwandlungsstufe ADC. Die dynamische
Fehlerkorrektur muss dann wahrscheinlich zu einem höherwertigen
Bit wechseln, also zum Beispiel von Bit 7 zu Bit 6. Eine zusätzliche
Alternative wäre
jedoch, einen Widerstandsteiler am Eingangssignal des Analog-Digital-Wandlers
ADC anzuordnen. Diese Ausführungsform
kann auch bei Eingangssignalen mit einem Spannungsbereich von 0
bis 5 V mit einer hohen Gleichtaktschwankung zum Einsatz kommen.
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Die
vorliegende Erfindung ist zwar unter Bezugnahme auf bestimmte Ausführungsformen
beschrieben worden, sie ist jedoch nicht auf diese Ausführungsformen
beschränkt,
und dem Fachmann werden zweifelsohne weitere Alternativen einfallen,
die innerhalb des Umfangs der beanspruchten Erfindung liegen.
