DE2705503B2 - Halbleiterspeicheranordnung - Google Patents
HalbleiterspeicheranordnungInfo
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Description
Die Erfindung betrifft eine Halbleiterspeicheranordnung wahlfreier Adressierbarkeit entsprechend dem
Oberbegriff des Anspruchs 1.
Solche Speicheranordnungen mit wahlfreier Adressierbarkeit werden oft als RAM (kurz für »Random
Access Memory«) bezeichnet und sind bekannt, z. B. aus
der DE-OS 17 74 482.
In Speichern der eingangs beschriebenen Art sind die elektronischen Schalter gewöhnlich Feldeffekttransistoren
mit isolierter Steuerelektrode. Eine der Elektroden der Kondensatoren ist oder wird elektrisch mit der
Source- oder der Drain -Zone des zugehörigen Transistors verbunden, während die andere Elektrode der
Kondensatoren gemeinsam an ein Bezugspotential, z. B. an Erde oder an das Speisungspotential, gelegt wird.
Diese Elektrode kann gegebenenfalls ein Gebiet des Halbleiterkörpers sein, das mit der zuerst genannten
Elektrode einen pn-übergang bildet Meistens wird aber die an das Bezugspotential anzulegende Elektrode
durch eine auf einer auf der Oberfläche des Körpers vorhandenen Isolierschicht angebrachte leitende
Schicht gebildet, die mit dem darunterliegenden Halbleiterkörper eine sogenannte MOS-Kapazität
bildet. Der Ausdruck »MOS« (kurz für »Metal Oxide Semiconductor«) ist hier in derart weitem Sinne
aufzufassen, daß darunter auch Strukturen, in denen statt einer Metallschicht eine leitende Schicht aus z. B.
dotiertem polykristallinem Silicium vorhanden ist, und/oder Strukturen zu verstehen sind, in denen die
dielektrische Schicht statt aus einem Oxid aus einer isolierenden Nitridschicht oder aus einer Kombination
verschiedener Teilschichten besteht. Was die Struktur anbelangt, sind noch mehrere Abwandlungen möglich,
die je mi-t Vorteil angewandt oder in Abhängigkeit von der bei der Herstellung der Anordnung verwendeten
Technologie erhalten werden können. So können z. B. die Transistoren und die zugehörigen Kondensatoren
auf selbstregistrierende Weise hergestellt werden, wobei, ausgehend von einem Körper von einem
Leitungstyp, auf einer Oberfläche des Körpers wenigstens örtlich eine dünne Isolierschicht mit darauf den
Gate-Elektroden der Transistoren und die die zweiten an das Bezugspotential anzulegenden Elektroden
bildende leitende Schicht angebracht werden, wonach durch Diffusion oder Ionenimplantation die Source- und
Drain-Zonen der Transistoren in Form von Oberflächenzonen vom entgegengesetzten Leitungstyp angebracht
werden. Mit Hilfe der zweiten Elektroden der Kondensatoren können im Halbleiterkörper Verarmungsgebiete
induziert werden, in die Minoritätsladungsträger, in Abhängigkeit von dem eingeführten
Signal, über den Transistor eingeführt werden können, wobei diese Minoritätsladungsträger an der Oberfläche
des Körpers eine Inversionsschicht vom entgegengesetzten Leitungstyp bilden, die z. B. an die Drain-Zone
des Transistors grenzt. Die an das Bezugspotential anzulegenden Elektroden der Kondensatoren können
statt vor auch nach der Anbringung der Source- und Drain-Gebiete der Transistoren angebracht werden,
wobei sich die Drain-Zonen der Transistoren bis unterhalb dieser Elektroden erstrecken können und
selber eine der Elektroden der Kondensatoren bilden. Die an das Bezugspotential anzulegende(n) Elektrode(n)
kann (können) auch, auf die Oberfläche des Körpers gesehen, direkt neben den Gate-Elektroden der
Transistoren über einem Gebiet vom ersten Leitungstyp angebracht werden, wobei mittels dieser Elektroden in
dem Halbleiterkörper Verarmungsgebiete induziert werden, die dann als eine der Source- und Drain-Zonen
der Transistoren betrachtet werden können, während nur die andere Zone durch Diffusion einer geeigneten
Verunreinigung oder durch Ionenimplantation in Form einer Oberflächenzone vom entgegengesetzten Leitungstyp
angebracht wird. In diesem Zusammenhang sei
bemerkt, daß unter einem Feldeffekttransistor daher nicht nur ein Element zu verstehen ist, das Source- und
Drain-Zonen vom zweiten Leitungstyp aufweist die durch !Dotierung von Gebieten eines Hrlbleiterkörpers
vom ersten Leitungstyp erhalten sind, sondern auch Elemente, von denen wenigstens eine der Source- und
Drain-Zonen mittels eines elektrischen Feldes induziert wird oder werden kann.
Speicheranordnungen der obenbeschriebenei; Art
weisen den großen Vorteil auf, daß infolge der Tatsache,
daß pro Speicherzelle nur ein einziger Transistor erforderlich ist, sie sich besonders gut zur Integration in
demselben Halbleiterkörper eignen. Je nachdem der Umfang der Integration zunimmt, z. B. im Falle einer
Vielzahl integrierter Speicherzellen, nimmt auch der Bedarf zu, die von jeder Zelle eingenommene
Oberfläche zu verkleinern, weil jede — sogar eine geringe — Verkleinerung der einzelnen Speicherzellen
infolge der großen Anzahl von Zellen zu einer erheblichen Verkleinerung der Gesamtoberfläche des
Halbleiterkörpers fahren kann. Bekanntlich wird in der
Halbleitertechnologie im allgemeinen stets versucht, die Gesamtoberfläche von Halbleiteranordnungen möglichst
klein zu halten, insbesondere weil bei der Herstellung der Prozentsatz von Anordnungen, die sich
infolge von Fehlern als unbrauchbar erweisen, im allgemeinen sehr stark zunimmt, je nachdem die
Anordnung größer wird.
Es ist bereits bekannt, zur Verkleinerung der von jeder Speicherzelle eingenommenen Oberfläche die
Struktur derart zu ändern, daß der Transistor, der in üblichen Anordnungen im wesentlichen neben dem
zugehörigen Kondensator liegt, unter dem Kondensator gelegen ist. Eine derartige Speicherzelle ist u. a. in einem
Aufsatz mit dem Titel »Vertical one-device memory cell« in I.B.M. Technical Disclosure Bulletin, Band 15,
Nr. 12, vom Mai 1973, S. 3585/6 beschrieben. In der darin
beschriebenen Anordnung wird die erste Elektrode des Kondensators, die elektrisch mit einer der Source- und
Drain-Zonen des darunterliegenden Feldeffekttransistors verbunden ist, durch eine leitende Schicht aus
polykristallinem Silizium gebildet, die auf einer die Oberfläche des Körpers bedeckenden Oxidschicht
niedergeschlagen ist und über ein Kontaktfenster in der Oxidschicht mit einer der Zonen des Feldeffekttransistors
kontaktiert wird. Diese Siliciumschicht erstreckt sich über dem ganzen Transistor einschließlich der
Gate-Elektrode, die ebenfalls aus polykristallinen! Silizium hergestellt und gegen die Elektrode des
Kondensators durch eine zwischenliegende Oxidschicht isoliert ist. Auf der zuerst genannten polykristallinen
Siliziumschicht ist eine Siliziumnitrid- oder Aluminiumoxidschicht niedergeschlagen, die eine dielektrische
Schicht des Kondensators bildet und auf det schließlich eine Metallschicht angebracht wird, die sich ebenfalls
über dem ganzen Transistor erstreckt und mit der unterliegenden polykristallinen Siliziumschicht eine
Speicherkapazität bildet und die an ein geeignetes Referenzpotential gelegt werden kann.
In dieser bekannten Anordnung wird die von jeder Zelle eingenommene Oberfläche in erheblichem Maße
durch die Größe der Kondensatoren bestimmt. Diese können nicht beliebig klein gemacht werden, weil in
diesem Falle auch die Kapazitäten herabgesetzt werden würden, wodurch die Signalstärke einen zulässigen
Wert unterschreiten würde. Dies bedeutet, daß eine weitere Verkleinerung der Speicherzellen praktisch
nicht mehr möglich ist, ohne daß die elektrischen Eigenschaften der Anordnung beeinträchtigt werden.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeicheranordnung nach dem Oberbegriff des
Anspruchs 1 so auszugestalten, daß, unter Beibehaltung -> einer geeigneten Kapazität pro Speicherzelle, die
Gesamtoberfläche der Anordnung weiter verkleinert wird.
Die Erfindung gründet sich u. a. auf die Erkenntnis,
daß die Kondensatoren im Vergleich zu den Transisto-ιυ
ren eine verhältnismäßig große Oberfläche erfordern und daß dadurch eine erhebliche Raumeinsparung
erhalten werden kann, wenn zwei Kondensatoren benachbarter Speicherzellen nicht, v/ie üblich nebeneinander,
sondern übereinander angeordnet werden,
•ö In Anwendung dieser Erkenntnis wird die genannte Aufgabe erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
•ö In Anwendung dieser Erkenntnis wird die genannte Aufgabe erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Weitere Ausgestaltungen der Erfindung ergeben sich 2(>
aus den Unteransprüchen.
Dadurch, daß die Kondensatoren paarweise übereinander angeordnet werden, kann eine erhebliche
Raumeinsparung im Vergleich zu den beschriebenen bekannten Anordnungen erhalten werden. Indem
2> weiter die mittlere Leiterschicht als gemeinsame
Elektrode für die zwei Kondensatoren dient und für die untere Leiterschicht der Halbleiterkörper — oder
wenigstens Teile desselben, die an die Oberfläche grenzen und unter der mittleren Elektrode liegen —
verwendet wird, reichen für die Kondensatoren zwei Metallisierungsschichten aus, so daß die Anordnung mit
Hilfe der in der Halbleitertechnologie üblichen Verfahren hergestellt werden kann.
Einige Ausführungsformen der Erfindung sind in der ii Zeichnung dargestellt und werden im folgenden näher
beschrieben. Es zeigt
F i g. 1 eine Draufsicht auf einen Teil einer Halbleiteranordnung nach der Erfindung,
Fig.2 einen Querschnitt durch diese Anordnung längs der Linie II-1I in Fig. I1
Fig.3 einen Querschnitt durch diese Anordnung
längsder Linie III-II1 in F i g. 1,
Fig.4 ein elektrisches Schaltbild einer bekannten
Speicheranordnung,
F i g. 5 einen Querschnitt gleich dem Querschnitt nach F i g. 2 während der Herstellung der Anordnung,
F i g. 6 die Anordnung im Schnitt in einer weiteren Herstellungsstufe,
Fig. 7 einen Schnitt durch eine weitere Halbleiteranw
ordnung nach der Erfindung,
Fig.8 einen Schnitt durch eine andere Halbleiteranordnung
nach der Erfindung,
Fig.9 eine Draufsicht auf einen Teil einer weiteren
Anordnung nach der Erfindung,
μ Fig. 10 einen Schnitt durch diese Anordnung längs
der Linie X-X in F i g. 9, und
Fig. 11 einen Schnitt durch diese Anordnung längs der Linie Xl-Xl in Fig. 9.
Es sei bemerkt, daß diese Figuren nur schematisch sind und nicht maßstäblich gezeichnet sind.
Fig.4 zeigt das elektrische Schaltbild einer bekannten
Speicheranordnung mit wahlfreier Adressierbarkeit, die in der Literatur oft als RAM bezeichnet wird. Die
Anordnung enthält ein Ary-System einer Anzahl in t>5 Reihen und Spalten angeordneter Speicherzellen, die je
einen einzigen Transistor 7"und eine Speicherkapazität C enthalten. Information kann in Form elektrischer
Ladung in die Kondensatoren eingeführt und während
einer bestimmten Zeitdauer gespeichert werden. Von den Kondensatoren C ist eine Elektrode an ein
Bezugspotential angelegt. Beispielsweise ist für dieses Bezugspotential das Erdpotential gewählt, aber es wird
klar sein, daß statt Erde für dieses Bezugspotential auch r,
andere geeignete Potentiale, z. B. ein Speisungspotential, gewählt werden können. Die andere Elektrode
jedes Kondensators ist mit einem Feldeffekttransistor mit isolierter Steuerelektrode verbunden, der für die
Adressierung der Zelle bestimmt ist. Der Einfachheit der Beschreibung halber wird die Transistorelektrode 1,
die mit dem Kondensator verbunden ist, weiter als Drain-Gebiet bezeichnet, während die andere Transistorelektrode 2 als Source-Gebiet bezeichnet wird,
obgleich berücksichtigt werden soll, daß beim Betrieb ti
innerhalb der Transistoren die Funktionen von Source und Drain verwechselt werden können. Innerhalb
derselben Spalte sind die Source-Gebiete 2 der Transistoren mit Bitleitungen oder Ausleseleitungen 3
verbunden; die Gate-Elektroden 4 der Transistoren sind pro Reihe mit sogenannten Wortleitungen 5 verbunden.
Die Ausleseleitungen 3 sind mit einer nur schematisch dargestellten Vorrichtung 6 verbunden, die u. a. einen
Verstärker enthalten kann; die Wortleitungen 5 sind mit einer ebenfalls nur schematisch dargestellten Dekodiervorrichtung 7 verbunden. Mit Hilfe dieser Dekodiervorrichtung kann die Wortleitung 5 der Reihe, in der die
auszulesende Zelle liegt, ausgewählt werden.
Vor dem Auslesen einer bestimmten Zelle wird geprüft, wieviel Ladung in dem Kondensator dieser Jo
Zelle gespeichert ist. Dazu wird durch Ansteuerung der mit der Gate-Elektrode verbundenen Wortleitung der
zugehörige Feldeffekttransistor der Zelle geöffnet, wodurch die Ladung des Kondensators über den
Transistor und die mit der Source-Zone des Transistors verbundene Ausleseleitung 5 zu der Auslesevorrichtung
6 fließen kann.
Beim Auslesen werden außer der auszuwählenden Zelle auch alle anderen Zellen in dieser Reihe adressiert
Um die Information (Ladung), die in diesen Zellen gespeichert ist, beizubehalten, ist die Auslesevorrichtung 6 meistens außerdem nicht mit Mitteln versehen,
mit deren Hilfe die in diesen Zellen gespeicherte Ladung regeneriert wird. Die Vorrichtungen 6 und 7, die weiter
als bekannt vorausgesetzt werden, bilden weder in bezug auf ihre Struktur noch in bezug auf ihre Wirkung
einen spezifischen Gegenstand der vorliegenden Erfindung und werden hier daher nicht näher beschrieben.
Der in F i g. 4 dargestellte Teil eines Speichers mit wahlweisem Zugriff enthält nur neun Zellen. Im
allgemeinen enthalten Speicher dieses Typs mindestens einige Tausende von Zellen. Im Zusammenhang mit der
großen Anzahl werden die Abmessungen der Speicherzellen je möglichst klein gehalten, um eine möglichst
gedrängte Struktur zu erhalten. Die Packungsdichte, die erhalten werden kann, indem die einzelnen Zellen
möglichst klein gemacht werden, ist aber an eine Grenze gebunden, die durch technologische und/oder
elektrische Beschränkungen bestimmt werden kann. In einer Anordnung nach der Erfindung wird eine weitere
Zunahme der Packungsdichte — und damit eine Verkleinerung der Gesamtoberfläche des Halbleiterkörpers — dadurch erhalten, daß die Speicherzellen
nicht, wie üblich, nebeneinander, sondern teilweise übereinander angeordnet werden, wie an Hand des in b5
Fig. 1 bis 3 dargestellten Ausführungsbeispiels beschrieben werden wird.
Fig.4 in integrierter Form mit vier vollständiger
Speicherzellen dargestellt Die Anordnung enthält einer Halbleiterkörper 10 aus einem geeigneten Halbleiter
material. Im vorliegenden Beispiel wird der Körper U durch einkristallines p-leitendes Silizium mit einen*
spezifischen Widerstand zwischen 1 und 100 Ω · cm unc
vorzugsweise zwischen 3 und 10 Ω ■ cm gebildet. Stati aus p-leitendem Silizium kann der Körper 10 auch au;
η-leitendem Silizium — wobei ebenfalls die Leitungsty pen aller Zonen im Körper umgekehrt werden sollen —
oder aus einem Substrat aus η-leitendem Silizium mil darauf einer epitaktisch angewachsenen p-leitender
Schicht oder auch aus anderen Materialien als Silizium bestehen.
An der Oberfläche Jl des "alblciicrkörpcrs IC is:
eine Reihe von Kondensatoren Ci-Q angeordnet, die
je einen Teil einer Speicherzelle bilden. Von jedem Kondensator ist, wie nachstehend noch erläutert
werden wird, eine Elektrode (weiter als erste Elektrode
bezeichnet) mit der Drain-Elektrode eines Feldeffekttransistors Ti-Ta verbunden, wobei diese Transistorer
die elektronischen Schalter der Zellen bilden, mit derer Hilfe die Verbindungen zwischen den Kondensatorer
Ci-Q und den Ausleseleitungen 3 nach Wunsch geschlossen oder unterbrochen werden können. Die
zweite Elektrode jedes Kondensators kann, wie im Schaltbild nach Fig.4, an eine Bezugsspannung gelegt
werden.
Die Kondensatoren bilden jeweils Gruppen von zwei wobei in dem in den Figuren gezeigten Teil eine Gruppe
durch die Kondensatoren Ci, C2 und eine zweite Gruppe
durch die Kondensatoren C3, C4 gebildet wird. Jede
Gruppe enthält drei leitende Schichten, die, auf die Oberfläche 11 gesehen, übereinander liegen, wobei die
Kondensatoren Ci und C2 die Schichten 12, 13 und 14
und die Kondensatoren C3 und C4 die Schichten 13, If
und 15 enthalten. Von diesen drei leitenden Schichten ist
die mittlere Schicht — die in beiden Gruppen durch die Schicht 13 gebildet wird — jeweils von den oberen und
unteren Schichten durch Sperrschichten 16,17 getrennt Die Schichten 13 bilden eine gemeinsame zweite
Elektrode der Kondensatoren Ci, C2 bzw. C3, G- Dei
Kondensator Ci wird daher durch die Schicht 13, die eir
Dielektrikum bildende Sperrschicht 16 und die Schichi 12 gebildet, die die genannte erste Elektrode de;
Kondensators bildet, die mit dem Transistor 71 verbunden ist Der Kondensator C2 wird ebenfalls durch
die Schicht 13, die ein Dielektrikum bildende Schicht IJ
und die obere leitende Schicht 14 gebildet die die erste Elektrode des Kondensators C2 bildet und mit dem
Transistor T2 verbunden ist Auf analoge Weise wird dei
Kondensator Os durch die Schicht 13, die dielektrische
Schicht 16 und die untere leitende Schicht 18 gebildet die mit dem Transistor 7j verbunden ist; Q besteht au;
der Schicht 13, dem Dielektrikum 17 und der oberer leitenden Schicht 15, die mit dem Feldeffekttransistor T,
verbunden ist Von jeder Gruppe sind daher die Kondensatoren völlig ineinander geschoben, wobei sie
eine gemeinsame mittlere Elektrode besitzen, die zwischen der oberen und der unteren Elektrodenschicht
liegt die mit verschiedenen Schaltungselementer verbunden sind. Da die Kondensatoren im allgemeiner
eine verhältnismäßig große Oberfläche beanspruchen kann in einer Anordnung nach der Erfindung eine
erhebliche Raumeinsparung erhalten werden, ohne daC
die Oberfläche der Kondensatoren und damit ihre Kapazität verkleinert wird.
gleichrichtender Übergänge, ζ. Β. pn-Übergänge, ausgebildet werden, die in der Sperrichtung vorgespannt
werden, wobei das dabei gebildete Verarmungsgebiet ein Dielektrikum bildet. Im vorliegenden Ausführungsbeispiel ist jedoch die mittlere leitende Schicht 13 auf ■>
einer die Oberfläche 11 des Körpers 10 bedeckenden Sperrschicht 16 aus Isoliermaterial gelegen. Die
Isolierschichten 16 und 17 bestehen in diesem Beispiel aus Siliziumoxid, aber können natürlich auch aus einem
anderen geeigneten Isoliermaterial, z. B. Siliziumnitrid κι
oder Aluminiumoxid oder aus einer Kombination von Teilschichten verschiedener Materialien bestehen. Zum
Erhalten von Kondensatoren mit praktisch gleichen Kapazitäten werden vorzugsweise die Dielektrika 16
und 17 derart gewählt, daß sie durchschnittlich praktisch ι ■>
das gleiche Verhältnis zwischen der Dielektrizitätskonstante und der Dicke bei praktisch gleicher Oberfläche
aufweisen.
Die leitende Schicht 13 bildet mit den darunterliegenden Oberflächengebieten 12 bzw. 18 die Kondensatoren
G und G mit als Dielektrikum der zwischenliegenden Siliziumoxidschicht 16. Auf der mittleren leitenden
Schicht 13 ist eine zweite Sperrschicht 17 aus Siliziumoxid angebracht, auf der die leitenden Schichten
14, 15 liegen, die mit der leitenden Schicht 13 die Kondensatoren Cj bzw. G mit als Dielektrikum der
Isolierschicht 17 bilden. Zum Erhalten von Kondensatoren mit praktisch gleichen Kapazitäten sind die
Oxidschichten 16 und 17 praktisch gleich dick und die Dicke dieser beiden Schichten beträgt etwa 0,1 μιη. Im
allgemeinen werden derartige Kondensatoren mit einer dünnen Isolierschicht zwischen zwei Leitern den
Kondensatoren in Form gesperrter pn-Übergänge wegen ihrer größeren Kapazität pro Oberflächeneinheit und ihrer niedrigeren Leckströme vorgezogen.
Wie bereits bemerkt wurde, werden die elektronischen Schalter zwischen den Kondensatoren und den
Ausleseleitungen 3 durch Feldeffekttransistoren mit isolierten Gate-Elektroden gebildet Die Anwendung
dieses Schaltertyps weist große Vorteile auf, u. a, daß die Leckströme klein sind, nahezu keinen Steuerstrom
erfordern und daß die Source- und Drain-Zonen in bezug auf ihre elektrischen Funktionen im allgemeinen
verwechselt werden können. Außerdem lassen sich Feldeffekttransistoren im allgemeinen sehr leicht und
auf gedrängte Weise integrieren. Die Transistoren, von denen in F i g. 2 die Elemente Ti und Ti dargestellt sind,
enthalten je eine erste Zone 19 bzw. 20, die mit den Ausleseieitungen 3 verbunden sind, und eine zweite
Zone 21 bzw. 22, die mit den Elektroden 12 bzw. 14 der Kondensatoren Ci, Ci verbunden sind. Der Einfachheit
halber werden die Zonen 19 und 20 als Source-Zonen und die Zonen 21 und 22 als Drain-Zonen bezeichnet,
obwohl beim Betrieb die Funktionen der Source- und Drain-Zonen der Transistoren gewechselt werden
können. Die Source- und Drain-Zonen der Feldeffekttransistoren Ti und Ta, sind mit den gleichen Bezugsziffern wie die Source- und Drain-Zonen der Transistoren
T\ bzw. Ti versehen. Zwischen den Source- und
Drain-Zonen der Transistoren sind die Gate-Elektroden &o 23 gelegen, die je durch die Isolierschicht 16 von dem
Kanalgebiet 35 zwischen den Source- und Drain-Zonen getrennt sind.
Die Transistoren T enthalten je in dem p-Ieitenden
Körper 10 angebrachte n-Ieitende Source- und Drain-Zonen 19—22. Von jeder Gruppe von Kondensatoren
Ci, Ci bzw. Ci, Ct, wird die untere leitende Schicht 12
bzw. 18 durch ein Gebiet gebildet, was mit den
Drain-Zonen 21 der Transistoren Ti bzw. Ts ein Ganzes
bildet und sich, auf die Oberfläche U gesehen, bis unterhalb der mittleren Elektroden (Elektroden 12)
erstreckt. Im vorliegenden Ausführungsbeispiel erstreckt sich die Elektrode 13 bis gerade neben die
Gate-Elektrode 23, wodurch eine noch gedrängtere Struktur erhalten wird.
Die Elektroden 14 und 15, die mit der Schicht 13 die oberen Kondensatoren Ci und G bilden, sind über
Kontaktfenster 24 in den Oxidschichten 16, 17 mit den Drain-Zonen 22 der Transistoren Ti und Ti kontaktiert.
Wie aus den F i g. 1 und 2 deutlich ersichtlich ist, ist die Oberfläche, die von diesen Transistoren beansprucht
wird, erheblich kleiner als die von den Transistoren Ti und Ti beanspruchte Oberfläche.
Die Anordnung nach dem vorliegenden Beispiel bildet einen Teil einer Matrix, wobei die Speicherzellen
in einem xy-System vom in Fig.4 dargestellten Typ
angeordnet sind. Die zu derselben Gruppe gehörigen Kondensatoren bilden einen Teil von Speicherzellen, die
mit derselben Wortleitung verbunden sind. Die Bitleitungen sind über die zugehörigen Transistoren abwechselnd mit Spalten von Kondensatoren, die aus einer
mittleren Leiterschicht 13 und den unteren Leiterschichten 12,18 bestehen, und Spalten von Kondensatoren, die
aus einer mittleren Leiterschicht 13 und oberen Leiterschichten 14,15 bestehen, verbunden.
Die Gate-Elektroden 23 der Transistoren der in derselben xy- Leitung liegenden Speicherzellen sind mit
Wortleitungen 5 in Form von Aluminiumbahnen verbunden, die über Kontaktfenster 25 in der die
Gate-Elektroden bedeckenden Oxidschicht mit den Gate-Elektroden kontaktiert sind.
Die Source-Zonen 19 bzw. 20 der Feldeffekttransistoren Ti, Ti bzw. Ti, Ti sind miteinander durch Bitleitungen
in Form η-leitender Oberflächenzonen 3 verbunden, die sich in Form von Streifen in dem Halbleiterkörper in
einer Richtung quer zu den Wortleitungen 5 erstrecken.
Die mittlere leitende Schicht 13 der Kondensatoren Ci-G enthält eine streifenförmige Schicht, die sich, auf
die Oberfläche 11 gesehen, zwischen und praktisch parallel zu den n-Ieitenden Zonen 3 über die
Isolierschicht erstreckt und eine den Kondensatoren Ci-G zweier nebeneinanderliegenden y-Leitungen
gemeinsame Elektrode bildet
Wie aus den Fig.2 und 3 hervorgeht, werden die
Feldeffekttransistoren Ti-Ti in dem Halbleiterkörper
voneinander durch ein Muster 26 aus Isoliermaterial, im vorliegenden Falle Siliziumoxid, getrennt, das in den
Halbleiterkörper 10 versenkt ist und sich zwischen den Speicherzellen und an diese Zellen grenzend in dem
Halbleiterkörper erstreckt Unter dem versenktem Muster 26 können nötigenfalls und/oder erwünschtenfalls Zonen 27 angebracht sein, die den gleichen
Leitungstyp wie, aber eine höhere Dotierung als der Halbleiterkörper 10 aufweisen. Diese Zonen, die mit
gestrichelten Linien in den F i g. 2 und 3 angegeben sind, dienen dazu, die Erzeugung parasitärer Inversionskanäle, die unter dem Oxidmuster 26 erhalten werden
könnten und Verbindungen zwischen den Zonen verschiedener nebeneinanderliegender Zellen bilden
könnten, zu verhindern.
Die F i g. 5 bis 8 zeigen Schnitte gleich dem Schnitt nach Fig.2 durch die Anordnung während einiger
Stufen ihrer Herstellung.
Es wird von dem Halbleiterkörper 10 aus p-leitendem
Silizium mit einem spezifischen Widerstand von etwa 5 Ω - cm ausgegangen, der auf der Oberfläche U mit
einer Maskierungsschicht versehen ist, die aus einer Oxidschicht 28 und einer Siliziumnitridschicht 29
besteht. In der Maskierungsschicht 28, 29, die das
unterliegende Silizium gegen Oxidation maskiert, sind auf photolithographischem Wege Fenster 30 angebracht. Über diese Fenster wird der Körper 10 einer
thermischen Oxidationsbehandlung zum Erhalten des versenkten Siliziumoxidmusters 26 unterworfen. Die
Dicke des Oxidmusters 26 beträgt etwa 2 μίτι.
Es sei bemerkt, daB das Oxidmuster in den Figuren nur schematisch als ein Muster angegeben ist, das völlig
in den Körper 10 versenkt ist. Es ist aber möglich, daß das Oxid 26 etwas über die Oberfläche U des
Halbleiterkörpers 10 hinausragt, weil bei der Oxidation das Volumen zunehmen kann. Im Falle der Anwendung
einer Struktur, in die das Muster 26 in der Tat völlig versenkt ist, kann z. B. vor der Oxidation an der Stelle
des anzubringenden Oxids der Körper zunächst einer Ätzbehandlung unterworfen oder kann die Oxidationsbehandlung unterbrochen werden, wonach das bereits
gebildete Oxid weggeätzt und dann die Oxidationsbehandlung wieder fortgesetzt wird.
Nach der Oxidationsbehandlung wird die Maskierungsschicht 28,29 — die gegebenenfalls auch während
weiterer Verfahrensschritte angewandt werden könnte — entfernt, wonach auf der Oberfläche 11 eine neue
Oxidschicht 16 mit darauf einer ersten Schicht aus polykristallinem Silizium angebracht wird. Mit Hilfe
bekannter Ätztechniken können aus dieser Oxidschicht 26 und einer ersten polykristallinen Schicht die
Gate-Elektroden 23 der Feldeffekttransistoren Tx-T4
und das darunterliegende Gate-Oxid 16 gebildet werden. Mit dem versenkten Oxidmuster 26 bilden die
Gate-Elektroden 23 mit den darunterliegenden Oxidschichten 16 eine Diffusionsmaske mit Fenstern 31, über
die die η-leitenden Zonen 19—22 und die Bitleitungen durch Diffusion einer geeigneten Verunreinigung, z. B.
Phosphoratome, angebracht werden. Zugleich können ebenfalls die polykristallinen Gate-Elektroden 23
dotiert werden. Es sei bemerkt, daB die Zonen 19—22
und die Ausleseleitungen 3 statt durch Diffusion auch durch Ionenimplantation angebracht werden können,
wobei es gegebenenfalls nicht notwendig ist, die Diffusionsfenster 31 auch in der Oxidschicht 16
anzubringen.
Die Fenster 31 in der Siliziumoxidschicht 16 können dann wieder geschlossen werden und die polykristallinen Siliziumelektroden 23 werden mit einer Oxidschicht
36 versehen, die dadurch erhalten werden kann, daß die Gate-Elektroden 23 einer Oxidationsbehandlung unterworfen werden, wodurch das polykristalline Silizium
teilweise oxidiert wird. Dann kann eine zweite dotierte polykristalline Siiiziumschicht angebracht werden, aus
der durch Ätzen die gemeinsamen Elektroden 13 gebildet werden. Z. B. durch Oxidation kann diese
Schicht wieder mit der verhältnismäßig dünnen isolierenden Oxidschicht 17 versehen werden. Nach
dem Anbringen der Kontaktfenster 24 in den vorhandenen Isolierschichten wird eine dritte dotierte polykristalline Siliziumschicht angebracht, aus der durch
photolithographisches Ätzen die Elektrodenschichten 14 gebildet werden, die an der Stelle der Kontaktfenster
24 mit den Zonen 22 der Transistoren T2, T4 usw.
verbunden sind.
Durch z. B. Ablagerung aus der Dampfphase wird dann die Siliziumoxidschicht 32 angebracht, die in bezug
auf die übrigen genannten Oxidschichten eine verhältnismäßig große Dicke von etwa 0,5 um bis 1 um
aufweist. In den an der betreffenden Stelle vorhandenen Oxidschichten werden die Kontaktfenster 25 über den
Gate-Elektroden 23 angebracht. Dann wird eine Schicht aus einem gut leitenden Metall, z.B. Aluminium,
angebracht, aus der durch Ätzen die Wortleitungen 5 gebildet werden können, die an der Stelle der
Kontaktfenster 25 mit den unterliegenden Gate-Elektroden 23 verbunden sind.
Es sei bemerkt, daß die Wortleitungen 5 und die
κι leitenden Schichten 14 statt in verschiedenen Verfahrensschritten, wie im vorliegenden Ausführungsbeispiel,
auch gleichzeitig angebracht werden können, wobei dann wohl natürlich die Geometrie derart geändert
werden soll, daB die Wortleitungen 5 und die Schichten
14 nicht übereinander, sondern nebeneinander liegen.
Das im vorliegenden Ausführungsbeispiel angewandte
Verfahren hat aber den Vorteil, daß die Wortleitungen 5 auf der verhältnismäßig dicken Oxidschicht 32 angebracht werden können, wodurch die Streukapazitäten
zwischen den Wortleitungen einerseits und den
andererseits möglichst niedrig gehalten werden können.
daß der Widerstand in den Leitungen 5 im allgemeinen niedriger als bei Anwendung polykristallinen Siliziums
ist, wodurch ebenfalls die Adressierzeiten mit Vorteil auf einem verhältnismäßig niedrigen Wert gehalten
werden können.
Von der hier beschriebenen Halbleiteranordnung nach der Erfindung und dem Verfahren zu deren
Herstellung sind mehrere Abwandlungen möglich. Fig.7 zeigt ein Ausführungsbeispiel einer derartigen
Anordnung, die durch Anwendung eines von dem
obenbeschriebenen Verfahren abweichenden Verfahrens erhalten ist, in einem dem Schnitt nach F i g. 2
gleichen Schnitt. Der Einfachheit halber sind für entsprechende Teile in F i g. 7 die gleichen Bezugsziffern wie in F i g. 2 angewendet
Die Anordnung nach F i g. 7 unterscheidet sich von der nach F i g. 2 im wesentlichen darin, daß von jeder
Gruppe von Kondensatoren Ci, Ci usw. die untere
leitende Schicht nicht, wie im vorhergehenden Ausführungsbeispiel, durch ein η-leitendes dotiertes Gebiet 33,
aus dem die Majoritätsladungsträger, also Löcher, entfernt sind, gebildet wird, wobei an der Oberfläche 11
eine mit θ bezeichnete η-leitende Inversionsschicht 34 gebildet werden kann. Das Verarmungsgebiet 33 kann
dadurch erhalten werden, daß an die mittlere Leiter
schicht 13 — die die gemeinsame Elektrode jeder
Gruppe von Kondensatoren bildet — eine positive Bezugsspannung gegenüber dem p-leitenden Halbleiterkörper 10 angelegt wird. Die Ladungsmenge, die
in der Inversionsschicht 34 gespeichert ist, stellt die
Information, z. B. eine logische »1« oder »0« dar. Die für
die Bildung dieser Inversionsschicht benötigte elektrische Ladung kann steuerbar mittels des Feldeffekttransistors T1 zugeführt werden, der über die Drain-Zone
21, die an die Inversionsschicht 34 grenzt, mit der Inver
sionsschicht 34 verbunden ist
Die in Fig.7 dargestellte Anordnung kann dadurch
erhalten werden, daB das obenbeschriebene Verfahren derart abgeändert wird, daB die gemeinsame Elektrode
13 zugleich mit den isolierten Gate-Elektroden 23 und
ω vor der Diffusionsbehandlung zum Erhalten der Source-
und Drain-Zonen 19—22 und der Ausleseleitungen 3 durch Ätzung der ersten Schicht aus polykristaliinem
Silizium angebracht wird. In diesem Verfahren sind
daher nur zwei Schichten aus polykristallinem Silizium erforderlich, und zwar eine erste Schicht zum
Anbringen der Gate-Elektroden 23 und der gemeinsamen Elektrode 13 und eine zweite polykristalline
Siliziumschicht zum Anbringen der oberen Elektrodenschicht 14 jeder Gruppe von zwei Kondensatoren.
Diese obere Elektrodenschicht ist, gleich wie im vorhergehenden Ausführungsbeispiel, über ein Kontaktfenster
in den vorhandenen Oxidschichten mit der Drain-Zone 22 des Transistors T2 verbunden.
Fig.8 zeigt einen Schnitt gleich dem Schnitt nach
Fig.2 durch eine Weiterbildung der im ersten Ausführungsbeispiel beschriebenen Anordnung. Wie im
vorhergehenden Ausführungsbeispiel wird die untere Elektrodenschicht jeder Gruppe von Kondensatoren
durch das erschöpfte Oberflächengebiet 33 mit darin der an die Oberfläche 11 grenzenden η-leitenden Inversionsschicht
34 gebildet Im Gegensatz zu dem vorhergehenden Ausführungsbeispiel enthält der Transistor
Γι keine diffundierte η-leitende Drain-Zone, die an
die Inversionsschicht 34 grenzt sondern grenzen das Verarmungsgebiet 33 und die darin gebildete Inversionsschicht
34 direkt an den Kanal 35 des Transistors unter der Gate-Elektrode 23. Die elektrische Ladung in
der Inversionsschicht 34 kann über die diffundierten Bitleitungen 3, die Source-Zone 19 und das Kanalgebiet
35 zugeführt bzw. ausgelesen werden. Vorzugsweise wird die mittlere Leiterschicht 13 in dieser Ausführungsform derart angebracht, daß, auf die Oberfläche U
gesehen, die Gate-Elektrode 23 des Transistors 7Ί von der Elektrodenschicht 13 teilweise überlappt wird, um
eine gute Verbindung zwischen dem Transistor und der Inversionsschicht 34 zu erhalten. Aus diesem Grund ist
es zu bevorzugen, in einer derartigen Ausführungsform die Gate-Elektroden 23 und die Elektroden 13 wieder in
verschiedenen Schichten polykristallinen Siliziums auszuführen, wie im ersten Ausführungsbeispiel.
Ein Teil einer Speicheranordnung mit einer Geometrie, die etwas von den Geometrien der obenbeschriebenen
Ausführungsbeispiele abweicht, ist in Draufsicht in F i g. 9 und im Schnitt in F i g. 10 und 11 längs der Linien
X-X bzw. Xl-Xi in F i g. 9 dargestellt
Der Einfachheit halber ist die Anordnung wieder mit den gleichen Bezugsziffern wie die Anordnungen nach
den vorhergehenden Ausführungsbeispielen versehen. Die Anordnung ist auf die an Hand des Ausführungsbeispiels
nach Fig.7 beschriebenen Weise in einer
Zweischichten-Polykristall-Siliziumtechnik ausgeführt wobei die mittlere Elektrode 13 und die isolierten
Gate-Elektroden 23 der Transistoren zugleich aus einer ersten angebrachten Schicht aus polykristallinem
Silizium und die oberen Elektroden 14 der Kondensatoren aus einer zweiten Schicht polykristallinen Siliziums
hergestellt werden. Die Wortleitungen 5, die die Gate-Elektroden 23 der Transistoren in der x-Richtung
miteinander verbinden, werden im vorliegenden Falle nicht durch Metallstreifen, sondern gleichfalls durch
polykristalline Siliziumbahnen 5 gebildet, die zugleich mit den Gate-Elektroden 23 angebracht werden
können. In Fig.9 sind daher diese Wortleitungen mit den Gate-Elektroden mit der Bezugsziffer 5, 23
bezeichnet. An den Stellen, an denen die Bahnen 5, 23 über dem Kanalgebiet 35 der Transistoren liegen, sind
diese Bahnen der Deutlichkeit halber in Fig.9 schraffiert dargestellt. Die Wortleitungen 5 können
zugleich mit den Gate-Elektroden und der Elektrodenschicht 13 hergestellt werden, dadurch, daß die Schicht
13 nicht, wie in den vorhergehenden Ausfühirungsbeispielen in Form sich in der y-Richtung erstreckender
Streifen, sondern in Form von Streifen ausgeführt wird, die, wie aus Fig.9 deutlich hervorgeht, sich im
wesentlichen in der ^-Richtung, also parallel zu den
Wortleitungen, erstrecken und gemeinsame Elektroden für die Kondensatoren der mit derselben Wortleitung
verbundenen Zellen bilden.
In der y-Richtung sind die Source-Zonen 19 bzw. 20
der Transistoren nicht durch sich in denn Körper erstreckende η-leitende Oberflächenzonen, sondern
durch sich in der y-Richtung erstreckende Metalleiter 3 miteinander verbunden, die auf der verhältnismäßig
dicken Oxidschicht 32 angebracht sind und über Kontaktfenster 37 in dieser Isolierschicht mit den Zonen
19 und 20 kontaktiert werden.
Es sei bemerkt, daß im vorliegenden Ausführungsbeispiel die Transistorströme durch die Kanalgebiete 35
mi nicht wie oben, in der x- Richtung, sondern in der j-Richtung fließen. Weiter sei bemerkt daß die
Elektrodenschicht 13 zwischen den Speicherzellen schmäler als an der Stelle der Kondensatoren ist und
dadurch eine kammartige Struktur aufweist. Durch
J5 diese Struktur können mit Vorteil die Streukapazitäten
möglichst klein gehalten werden.
Die Anordnung kann weiter mit Hilfe der bereits beschriebenen Techniken hergestellt werden.
In den beschriebenen Ausführungsbeispielen können die Leitungstypen umgekehrt werden.
In den beschriebenen Ausführungsbeispielen können die Leitungstypen umgekehrt werden.
Statt der genannten Materialien können mit Vorteil auch andere Materialien verwendet werden. So können
eine oder mehrere der leitenden Schichten der Kondensatoren statt aus polykristallinem Silizium auch
aus Metall, z. B. aus Aluminium, bestehen, während für
die Dielektrika zwischen den leitenden Schichten statt Siliziumoxid auch Siliziumnitrid oder Aluminiumoxid
ein anderes geeignetes Isoliermaterial Anwendung Finden kann.
Um sicherzustellen, daß die Feldeffekttransistoren bei
nicht angesteuerten Wortleitungen gesperrt s;ind, kann in den beschriebenen Ausführungsbeispielen die Dotierungskonzentration
der Kanalgebiete z. B. durch Ionenimplantation erhöht und/oder kann der Halbleiterkörper
an ein genügend hohes Potential angelegt werden.
Hierzu 5 Blatt Zeichnungen
Claims (4)
1. Halbleiterspeicheranordnung mit wahlfreier Adressierbarkeit, die einen Halbleiterkörper enthält
mit einer an einer Oberfläche liegenden Speichermatrix mit Ein-Transistorzellen, die je einen Kondensator
und einen zugehörigen Feldeffekttransistor mit isolierter Gate-Elektrode enthalten, bei der an der
Oberfläche des Halbleiterkörpers ein Leitungsmuster von Wortleitungen, die mit den Gate-Elektroden
der Feldeffekttransistoren verbunden sind, und von Bitleitungen, die mit einem der Hauptelektrodengebiete
jedes Feldeffekttransistors verbunden sind, vorgesehen ist, und bei der das andere
Hauptelektrodengebiet jedes Transistors mit einer ersten Elektrode des Kondensators verbunden ist,
wobei die zweite Elektrode jedes Transistors beim Betrieb an eine Bezugsspannung gelegt werden
kann, und bei der zumindest diese zweite Elektrode durch eine von der Oberfläche des Halbleiterkörpers
durch eine isolierende Schicht getrennte leitende Schicht gebildet wird, dadurch gekennzeichnet,
daß die Kondensatoren von je zwei in einer Wortzeile nebeneinanderliegende Speicherzellen
übereinander angeordnet sind, und drei übereinanderliegende Schichten enthalten, wobei
die mittlere Schicht durch Sperrschichten von der oberen und der unteren Schient getrennt ist und eine
gemeinsame zweite Elektrode für die zwei Kondensatoren bildet, deren erste Elektroden durch bzw. die
obere und die untere leitende Schicht gebildet werden.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die mittlere leitende Schicht
mit einem darunterliegenden Oberflächengebiet des Halbleiterkörpers, das die genannte untere leitende
Schicht bildet einen ersten Kondensator bildet.
3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Isolierschicht zwischen der
mittleren leitenden Schicht und der Oberfläche des Halbleiterkörpers und die Isolierschicht zwischen
der mittleren Schicht und der oberen leitenden Schicht praktisch das gleiche Verhältnis zwischen
den Mittelwerten für die Dielektrizitätskonstante und die Dicke aufweisen.
4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Halbleiterkörper oder
wenigstens eine an die Oberfläche grenzende Teilschicht desselben von einen Leitungstyp ist und
die Hauptelektrodengebiete der Transistoren durch in dieser Teilschicht angebrachte Oberflächenzonen
vom zweiten, dem einen Leitungstyp entgegengesetzten Leitungstyp gebildet werden, wobei die
untere leitende Schicht durch eine dieser Oberflächenzonen des zugehörigen Transistors gebildet
wird, wobei sich diese Zone, auf die Oberfläche gesehen, bis unterhalb der durch die mittlere
Leiterschicht gebildeten Elektrode erstreckt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NLAANVRAGE7601416,A NL173572C (nl) | 1976-02-12 | 1976-02-12 | Halfgeleiderinrichting. |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2705503A1 DE2705503A1 (de) | 1977-08-18 |
DE2705503B2 true DE2705503B2 (de) | 1980-05-22 |
DE2705503C3 DE2705503C3 (de) | 1981-01-29 |
Family
ID=19825610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2705503A Expired DE2705503C3 (de) | 1976-02-12 | 1977-02-10 | Halbleiterspeicheranordnung |
Country Status (11)
Country | Link |
---|---|
US (1) | US4460911A (de) |
JP (1) | JPS5810865B2 (de) |
AU (1) | AU504719B2 (de) |
CA (1) | CA1096499A (de) |
CH (1) | CH612783A5 (de) |
DE (1) | DE2705503C3 (de) |
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GB (1) | GB1535615A (de) |
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SE (2) | SE7701434L (de) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
US4475118A (en) * | 1978-12-21 | 1984-10-02 | National Semiconductor Corporation | Dynamic MOS RAM with storage cells having a mainly insulated first plate |
US5109258A (en) * | 1980-05-07 | 1992-04-28 | Texas Instruments Incorporated | Memory cell made by selective oxidation of polysilicon |
US5357131A (en) * | 1982-03-10 | 1994-10-18 | Hitachi, Ltd. | Semiconductor memory with trench capacitor |
US4649406A (en) * | 1982-12-20 | 1987-03-10 | Fujitsu Limited | Semiconductor memory device having stacked capacitor-type memory cells |
JPH073862B2 (ja) * | 1983-07-27 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
CN1012310B (zh) * | 1985-05-01 | 1991-04-03 | 得克萨斯仪器公司 | 超大规模集成电路的局部互连方法及其结构 |
US4685197A (en) * | 1986-01-07 | 1987-08-11 | Texas Instruments Incorporated | Fabricating a stacked capacitor |
JPS63146461A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS63198323A (ja) * | 1987-02-13 | 1988-08-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
US4864464A (en) * | 1989-01-09 | 1989-09-05 | Micron Technology, Inc. | Low-profile, folded-plate dram-cell capacitor fabricated with two mask steps |
US5194752A (en) * | 1989-05-23 | 1993-03-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
DE69126925T2 (de) * | 1990-05-31 | 1997-11-20 | Canon Kk | Verfahren zur Herstellung einer Halbleiterspeicheranordnung mit Kondensator |
US5036020A (en) * | 1990-08-31 | 1991-07-30 | Texas Instrument Incorporated | Method of fabricating microelectronic device incorporating capacitor having lowered topographical profile |
JPH05136363A (ja) * | 1991-11-15 | 1993-06-01 | Sharp Corp | 半導体記憶装置 |
JPH0745717A (ja) * | 1993-07-29 | 1995-02-14 | Oki Electric Ind Co Ltd | 半導体メモリ装置及びその製造方法 |
US5712813A (en) * | 1996-10-17 | 1998-01-27 | Zhang; Guobiao | Multi-level storage capacitor structure with improved memory density |
EP0893831A1 (de) | 1997-07-23 | 1999-01-27 | STMicroelectronics S.r.l. | Hochspannungskondensator |
US6420746B1 (en) * | 1998-10-29 | 2002-07-16 | International Business Machines Corporation | Three device DRAM cell with integrated capacitor and local interconnect |
DE102004038528A1 (de) * | 2004-08-07 | 2006-03-16 | Atmel Germany Gmbh | Halbleiterstruktur |
US8188786B2 (en) * | 2009-09-24 | 2012-05-29 | International Business Machines Corporation | Modularized three-dimensional capacitor array |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3893146A (en) * | 1973-12-26 | 1975-07-01 | Teletype Corp | Semiconductor capacitor structure and memory cell, and method of making |
JPS5812457Y2 (ja) * | 1975-12-31 | 1983-03-09 | 富士通株式会社 | ハンドウタイキオクソウチ |
JPS5853512B2 (ja) * | 1976-02-13 | 1983-11-29 | 株式会社東芝 | 半導体記憶装置の製造方法 |
DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
-
1976
- 1976-02-12 NL NLAANVRAGE7601416,A patent/NL173572C/xx not_active IP Right Cessation
-
1977
- 1977-01-17 AU AU21370/77A patent/AU504719B2/en not_active Expired
- 1977-02-02 CA CA270,915A patent/CA1096499A/en not_active Expired
- 1977-02-09 GB GB5296/77A patent/GB1535615A/en not_active Expired
- 1977-02-09 SE SE7701434D patent/SE7701434L/xx not_active Application Discontinuation
- 1977-02-09 SE SE7701434A patent/SE409380B/xx not_active IP Right Cessation
- 1977-02-09 JP JP52012566A patent/JPS5810865B2/ja not_active Expired
- 1977-02-09 CH CH159077A patent/CH612783A5/xx not_active IP Right Cessation
- 1977-02-09 IT IT20122/77A patent/IT1077625B/it active
- 1977-02-10 DE DE2705503A patent/DE2705503C3/de not_active Expired
- 1977-02-11 FR FR7703840A patent/FR2341177A1/fr active Granted
-
1980
- 1980-06-12 US US06/158,958 patent/US4460911A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE2705503A1 (de) | 1977-08-18 |
AU2137077A (en) | 1978-07-27 |
US4460911A (en) | 1984-07-17 |
IT1077625B (it) | 1985-05-04 |
SE409380B (sv) | 1979-08-13 |
NL7601416A (nl) | 1977-08-16 |
NL173572B (nl) | 1983-09-01 |
NL173572C (nl) | 1984-02-01 |
FR2341177A1 (fr) | 1977-09-09 |
AU504719B2 (en) | 1979-10-25 |
FR2341177B1 (de) | 1982-03-26 |
CH612783A5 (de) | 1979-08-15 |
JPS5810865B2 (ja) | 1983-02-28 |
DE2705503C3 (de) | 1981-01-29 |
GB1535615A (en) | 1978-12-13 |
SE7701434L (sv) | 1977-08-13 |
JPS5298483A (en) | 1977-08-18 |
CA1096499A (en) | 1981-02-24 |
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