JPS5810865B2 - ランダムアクセスメモリ−装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、各々がメモリーセルを形成する様なコンデン
サの表面−隣接列を有する半導体本体を具え、このメモ
リーセル中に電荷形態の情報を導入することが出来るよ
うにし、各々のコンデンサの一方の電極（以下第１の電
極と称する）をアドレス用の電子スイッチに接続すると
共に、他方の電極（以下第２の電極と称する）を作動中
、基準電圧に設定することが出来る様な、情報を蓄積お
よび読取る半導体装置、特にランダムアクセスメモリー
装置に関するものである。

ランダムアクセスメモリー装置は、英語名〃“Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ”の省略形ＲＡＭで
呼ばれている。

前述した種類のメモリー装置において、電子スイッチは
通常絶縁ゲート形電界効果トランジスタである。

前述のコンデンサの電極の一方をソース領域に接続する
か、またはこの一方はトランジスタのドレイン領域であ
り、このコンデンサの他方の電極に例えば接地または電
源電位の様な基準電位を印加する。

この電極は最初に述べた電極と共にｐｎ接合を形成する
半導体本体の領域である。

しかし乍ら、通常、基準電位が印加される電極は、導電
層によって形成され、この層は半導体本体の表面上存在
する絶縁層の上に設けられると共に、この層によって下
に存在している半導体本体と一緒に所謂、ＭＯ８容量が
形成される。

ここでＭＯＳとは（金属酸化物半導体の省略形）次のこ
とを意味するものとする。

即ち、金属層の代りに例えばドープした多結晶シリコン
の導電性層を用いた構造のものおよび／または酸化物の
代り、絶縁性窒化物層まだは種々の副層の組み合せから
成る誘電体層の構造のものも含むものとする。

この構造に関して、数種の変形例が考えられ、この変形
例の各々を適当に使用することが出来るか、または、と
の変形例をこのメモリー装置の製造方法で使用する技術
によって得ることが出来る。

例えば、トランジスタおよびこれと組み合せたコンデン
サとを自己整列法（ｓｅｌｆ−ｒｅｇｉｓｔｅｒｉｎｇ
ｍａｎｎｅｒ）で製造することが出来、この方法におい
ては、一導電型の本体から出発して薄い絶縁層をこの本
体の表面上に少くとも部分的に設け、その上にトランジ
スタのゲート電極および基準電位が印加される第２の電
極を形成する導電層とを設け、その後で、反対導電型の
表面領域の形態のトランジスタのソースおよびドレイン
領域をまたはイオン注入によって設けている。

コンデンサのこの第２の電極の手段によって空乏領域を
半導体本体中に誘導することが出来、この領域において
少数チャージキャリアを導入信号に依存してトランジス
タを介して導入することが出来、この少数チャージキャ
リアによつて本体の表面に反対導電型の反転層を形成し
、この反転層は例えばトランジスタのドレイン領域に隣
接している。

基準電位に設定すべきコンデンサの電極を、上述の形成
を先に行う代りにトランジスタのソースおよびドレイン
領域を形成した後で形成することもでき、この場合、ト
ランジスタのドレイン領域は上述の電極の下に延在する
と共に、それ自身がコンデンサの電極の一方を形成する
ことができる。

半導体本体の表面から見て、基準電位に設定すべき電極
を、最初の導電型の領域の上にトランジスタのゲート電
極に直接並んで形成することもでき、この場合上述の電
極によって、空乏領域を半導体本体に導入し、従ってこ
の本体をトランジスタのソースおよびドレイン領域の一
方と見なすことができ、他方、他の領域のみが適当な不
純物の拡散またはイオン注入によって反対導電型の表面
領域の形態で形成される様になる。

このことに関連して、本明細書において電界効果トラン
ジスタとは以下のことを意味するものとする。

即ち、第一の導電型の半導体本体のドープ領域によって
得た第二の導電型のソースおよびドレイン領域を有する
素子のみならず、少くともソースおよびドレイン領域の
一方を電界によって導入するか、またはすることが可能
な素子を含むものとする。

上述した種類のメモリー装置には、１個のメモリーセル
当り僅か１個のトランジスタを必要とするので、それら
を同一の半導体本体中に集積化するのに極めて好適であ
るという重要な利点がある。

この集積化の規模が大きくなり、例えば集積されたメモ
リーセルが極めて多数の場合には、各セルによって占有
される面積を減少させる必要が生じる。

その理由は個々のメモリーセルの大きさを減少させると
、この減少程度が極めて小さいものであっても、多数の
セルを有する半導体本体全体の面積を和尚程度減少させ
ることが可能となるからである。

既知の如く、一般に半導体の技術開発においては、特に
半導体装置の全体の面積を極小化することに常に努力が
払われており、その理由としては製造において、欠陥の
結果として使用不能となる半導体装置ができる妻止りは
、装置が大きくなるにつれて極めて顕著に増大するから
である。

各々のメモリーセルによって占有される面積を減少する
ために、既知の装置において主としてそれと組み合わさ
れたコンデンサの傍に位置するトランジスタをそのコン
デンサの下に位置させる方法によってその構造を変える
ことがすでに提案されている。

斯様な提案は特はＩＢＭ技術ブリテン第１５巻第１２号
１９７３年５月３５８５〜６ページの“垂直−装置メモ
リーセル”（“Ｖｅｒｔ−ｉｃａｌ ｏｎｅ−ｄｅｖｉ
ｃｅ ｍｅｍｏｒｙ ｃｅｌｌ”ｉｎ ＩＢＭＴｅｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
）に記載されている。

上述の記事に記載された装置においては、コンデンサの
第１電極（これはこれの下に存在する電界効果トランジ
スタのソースおよびドレイン領域の一方に接続されてい
る）を多結晶シリコンの導電性層によって形成し、この
導電性層を本体の表面を覆う酸化物層上に堆積させると
共に、電界効果 化物層中の接触窓を介して接触させている。

このシリコン層はゲート電極を含むトランジスタ全体の
上に延在し、このゲートもまた多結晶シリコンから製造
すると共にこれをコンデンサの電極から中間の酸化物層
によって絶縁している。

最初に述べた多結晶シリコン層の上に、コンデンサの誘
電体層を形成する窒化シリコンまだはアルミニウム酸化
物層の層を堆積させ、その上に最終的に金属層を設ける
。

この金属層もまたトランジスタ全体の上に延在すると共
に、この層によってその下に存在する多結晶シリコン層
と共にメモリー容量が形成され、この金属層を適当な基
準電位に設定することが出来る。

この既知の装置においては、各々のメモリーセルによっ
て占められる面積はコンデンサの寸法によってかなりの
程度まで決定されてしまう。

これを任意に小さく造ることは出来ない。

その理由はこの場合、容量もまだ減少してしまい、その
結果信号の強さは許容値より下ってしまうからである。

このことは、装置の電気的特性に悪影響を与えずに、メ
モリーセルをこれ以上小さくすることは殆んど不可能で
あることを意味するものである。

本発明の目的の一つには、メモリーセル当りの容量を適
当に維持するにも拘らず装置全体の面積を更に減少させ
ることが出来る構造の半導体装置を提供することにある
。

本発明は特に次の認識に基いて成されたものである。

即ち、トランジスタと比較した場合、コンデンサは比較
的大きな面積を必要とすることおよびこの結果として、
隣接するメモリーセルの２個のコンデンサを通常の様に
互いに並置するのではなく、互いに上下方向に重ねて設
けた時にかなりの空間の節約が達成出来ることである。

本発明のランダムアクセスメモリー装置は、半導体本体
と、この半導体本体の表面上に設けた複数のワードライ
ンおよびビットラインのクロスバ−系と、各々が電荷の
形態の情報を蓄積し得るコンデンサを有する複数のメモ
リセルのアレイとを具え、 前記コンデンサには前記情報を蓄積するだめの第１の電
極と、基準電圧を印加するだめの第２の電極とを設け、
前記第１の電極を絶縁ゲート型電界効果トランジスタの
第１の電極領域に接続する。

と共にこの絶縁ゲート型電界効果トランジスタの第２の
電極領域を前記ビットラインの１つに接続し、前記絶縁
ゲート型電界効果トランジスタのゲート電極を前記ワー
ドラインの１つに接続し、前記複数のコンデンサを２つ
のグループに分割し、その各グループには、半導体本体
の表面から見て互いに上下方向に位置する３つの導電層
を設け、その中央の導電層を上側電層および下側導電層
から障壁層によって分離して２つのコンデンサを構成す
るようにし、中央導電層を以ってコンデンサの共通基準
電極を構成し、上側導電層および下側導電層を以ってコ
ンデンサの前記第１の電極を構成するようにし、これら
コンデンサの第１の電極をそれぞれ第１および第２の絶
縁ゲート型電界効果トランジスタに接続し、これら第１
および第２の絶縁ゲート型電界効果トランジスタを共通
のワードラインに接続すると共に異なるビットラインに
接続したことを特徴とするものである。

本発明によれば、コンデンサを２個ずつ互いに上下方向
に設けることによって、前述した既知の装置と比較して
相当な空間の節約が達成出来る。

また、２個のコンデンサ用の共通電極として中央導電性
層を利用すると共に最も下の導電性層として半導体本体
、または表面に隣接すると共に中央電極の下に位置する
半導体本体の少く共一部分を使用することによって、２
個のコンデンサに対して２個の金属化層を設けるだけで
十分であり、その結果として半導体技術で使われている
既知のプロセスによって装置を製造することができる。

本発明による装置の重要な実施例においては、メモリー
セルによってＸＹクロスバ−系を構成しこの系において
同一グループに属するコンデンサによって同−Ｘライン
すなわちワードラインに接続されたメモリーセルの一部
分を構成し、中央導電性層と最も下の導電性層とによっ
て形成したコンデンサを有するセルによって形成され、
中央導電性層と最も上の導電性層とによって形成される
コンデンサを有するセルにより構成されるラインを間に
挾んで一本置きに存在するラインをＹライインすなわち
ビットラインに接続する。

従ってこの実施例においては、隣接したＹラインの一方
が他方へ部分的に入り込んでいるものとみなされる。

以下図面につき本発明を説明する。

これらの図面は図式的に描いたものであり、寸法は正し
いものではない。

第４図は既知のランダムアクセスメモリー装置（ＲＡＭ
と略称する）の電気回路図であり、このメモリー装置は
行および列に配列された沢山のメモリ−セルのＸＹ系を
具え、これの各々は単一のトランジスタＴおよびメモリ
ーコンデンサＣを具えている。

電荷形態の情報をコンデンサに導入することが出来ると
共に、これを所定の周期の間、蓄積することが出来る。

コンデンサＣの電極を基準電位にする。

この基準電位の例として接地電位が選ばれているけれど
、この接地電位の代りに、電源電位を基準電位とするこ
とが出来ることは明らかなことである。

コンデンサＣの他方の電極を電子的スイッチ、本例では
絶縁ゲート型電界効果トランジスタに接続する。

このスイッチはメモリーセルをアドレスするだめのもの
である。

作動中、トランジスタのソースおよびドレインの機能は
相互に変換することが出来るけれども、複雑な記述を避
けるだめに、このコンデンサに接続されているトランジ
スタの電極１をドレイン領域、他方の電極２をソース領
域とそれぞれ以下の文章において呼ぶことにする。

同一の列内でトランジスタのソース領域２をドレインま
たは読取りライン、すなわちビットライン３に接続し、
トランジスタのゲート電極４を行毎に所謂ワードライン
５に接続する。

これらビットライン３およびワードライン５は互いに交
差したクロスバ−系を構成するように配置されている。

この読取りライン３を特に増幅器を具える装置６（図式
的に表示している）に接読し、ワードライン５をデコー
ダ７（図式的に表示している）に接続する。

読取るべきセルが位置している行のワードライン５を上
述のデコーダ７によって選択することが出来る。

所定のセルを読取るためには、どの程度の電荷がこのセ
ルのコンデンサに蓄積されるかを見つけ出す必要がある
。

この目的のために、ゲート電極に接続されたワードライ
ンを制御することによって、セルの電界効果トランジス
タを導通させ、その結果、コンデンサの電荷を読取装置
６までトランジスタおよびこれのソース領域に接続した
読取ライン５を経て流すことが出来る。

読取りが行われると、選択すべきセルに加えて、この行
にある他の総てのセルもまたアドレスされる。

これらセルに蓄積した情報（電荷）を保持するだめに、
この読取装置６には通常、この電荷を再生する手段を追
加して設けている。

これら装置６および７は既知なものであると共に、その
構造においても作動においても本発明の内容を表わすも
のでないから、これ以上説明するのをやめる。

第４図で示したランダムアクセスメモリーの部分には僅
か９個だけセルが設けられている。

一般に斯種のメモリーには少く共、数十個のセルが設け
られている。

この沢山の数量に関連して、メモリーセルの寸法を出来
る限り小さくすることによって、構造を出来る限りコン
パクトにしている。

しかし、個々のセルを出来るだけ小さく造ることによっ
て達成される実装密度には、技術的および／または電気
的制限によって決定されてしまう限界が存在する。

本発明によるメモリー装置においては、更にこの実装密
度を増大することおよび従って、半導体本体全体の面積
を減少させることが、メモリーセルを通常の如く互いに
並べて配置しないで第１図から第３図に示す例を参照し
て説明する様にこれらセルを部分的に上下方向へ配置す
ることによって達成される。

これらの図面は、第４図に示す回路の一部分を集積した
状態で示され、４個の完全なメモリーセルが存在してい
る。

このメモリー装置は適当な半導体材料から成る半導体本
体１０を具えている。

この実施例においては、本体１０を単結晶Ｐ形シリコン
で形成し、このシリコンは１〜１００〔Ω・ｃｍ〕の抵
抗率を有しており、３〜１０〔Ω・ｃｍ〕が最適な抵抗
率である。

このＰ形シリコンの代りに、本体１０をｎ形シリコンと
することも出来、この場合、本体中の総ての領域の導電
型を反転する必要があり、或いはまたエピタキシャル成
長Ｐ形層をその上に有するｎ形シリコン基板とすること
も出来、また、シリコン以外の材料で形成することも可
能である。

各々がメモリーセルの一部分を形成するコンデンサＣ１
〜Ｃ４の列を半導体本体１０の表面１１に位置させる。

以下において詳述する様に、各々のコンデンサの一方の
電極（第１の電極と称す）を、メモリーセルの電子スイ
ッチを構成する電界効果トランジスタＴ１〜Ｔ４のドレ
イン電極に接続し、この電子スイッチによってコンデン
サＣ１〜Ｃ４と読取りライン３との間の接続を随意に行
なったり、切ったりすることができる。

またコンデンサの第２の電極を第４図の回路図に示す様
に基準電圧に接続する。

ごれらコンデンサによっていつも２つのグループを構成
し、このグループにおいて、図面に示した部分では第１
のグループをコンデンサＣ１，Ｃ２によって構成し、第
２のグループをコンデンサＣ３Ｃ４で構成する。

各々のグループは３個の導電性層を具え、これら層は表
面１１上から見て互いに上方向に重なって位置している
。

コンデンサＣ１゜Ｃ２は層１２，１３，１４を具え、コ
ンデンサＣ３Ｃ４は層１３，１８．１５を具えている。

上述の３個の導電層の中央層（両グループにおいてこれ
は層１３で形成する）を、絶縁層１６．１７によって最
も上および最も下の層から常に分離する。

層１３によってコンデンサＣ１，Ｃ２およびＣ３゜Ｃ４
の共通の第２電極をそれぞれ構成する。

従って、コンデンサＣ１を、層１３と誘電体を形成する
層１６とトランジスタＴ、に接続されるコンデンサの第
１電極を構成する層１２とによって構成する。

コンデンサＣ２を同様に、層１３と誘電体を形成する層
１７とトランジスタＴ２に接続されるコンデンサＣ２の
第１の電極を構成する最上の導電性層１４とによって構
成する。

また同様に、コンデンサＣ３を、層１３と誘電体層１６
とトランジスタＴ３に接続される最下の導電性層１８と
によって構成する。

コンデンサＣ４を層１３、誘電体層１７、電界トランジ
スタＴ４に接続する最上の導電性層１５によって構成す
る。

従って、各グループのコンデンサは完全に一方から他方
へスライドし、そしてコンデンサは、異った回路素子に
接続される最上および最下の電極層間に位置する共通の
中央電極を有する。

一般に、コンデンサは比較的大きな面積を占めるので、
本発明によるメモリー装置においてはコンデンサの面積
を減少させないで、その結果としてその容量を減少させ
ないで相当程度スペースを節約することが出来る。

コンデンサを完全にまだは部分的に整流接合の形態で構
成することが出来る。

この接合は例えば形成された空乏領域によって誘電体が
形成されると共に反対方向にバイアスされるｐｎ接合で
ある。

しかし本実施例においては、この中央導電性層１３は、
本体１０の表面１１を覆っている絶縁材料から成る絶縁
層１６上に位置している。

本例において、これら絶縁層１６．１７はシリコン酸化
物から成っているが、勿論他の適当な絶縁材料、例えば
窒化シリコンまたはアルミニウム酸化物または異種材料
からなる副層の組み合せから形成することも出来る。

これらコンデンサがほぼ等しい容量を有するようにする
ためには、誘電体１６゜１７を適当に選ぶことによって
、概してこれら誘電体はほぼ同じ面積を有し、誘電率お
よび厚さがほぼ同じ比率となる。

導電性層１３およびこれと一緒にその下に存在する表面
領域１２．１８によって、誘電体としての中間シリコン
酸化物層１６と共にコンデンサＣ７およびＣ３をそれぞ
れ形成する。

この中央導電層１３上にシリコン酸化物より成る第２の
絶縁層１７を設け、その上には導電性層１３と共にコン
デンサＣ３，Ｃ４をそれぞれ形成する導電性層１４．１
５が設けられており、この絶縁層１７は誘電体である。

はぼ同一の容量を有するコンデンサを得るために、酸化
物層１６゜１７はほぼ同じ厚さ、即ち両方共およそ０．
１μｍである。

一般に、２個の導体間に薄い絶縁層を有する様なコンデ
ンサは、これらコンデンサの単位表面当りの大きな容量
および少ない洩れ電流のために、逆バイアスしたｐ−ｎ
接合の形態のコンデンサよりも好適である。

すでに説明した様に、コンデンサおよび読取りライン３
の間の電子スイッチを絶縁ゲート型電界効果トランジス
タによって構成する。

斯種のスイッチを用いることによる重要な利点としては
、特に洩れ電流が少なく、制御電流がほとんど零であり
、電気的な機能に関してソースおよびドレイン領域は通
常交換可能であることである。

更に加えて、一般に電界効果トランジスタは極めて簡単
且つコンパクトな手段で集積化することが可能である。

第２図に示す素子Ｔ１およびＴ２のトランジスタの各々
には、第１のゾーン（領域）１９゜２０をそれぞれ具え
、これらゾーンは読取りライン３および第２のゾーン２
１，２２にそれぞれ接続されており、これらはまたコン
デンサＣ１，Ｃ２の電極１２，１４にそれぞれ接続され
ている。

動作中、トランジスタのソースおよびドレイン領域の機
能は変換することができるけれど、簡単のために、これ
らゾーン１９，２０を以下においてソース領域と呼び、
またゾーン２１，２２をドレイン領域と呼ぶことにする
。

電界効果トランジスタＴ３．Ｔ４のソースおよびドレイ
ン領域も、トランジスタＴ１．Ｔ２のソースおよびドレ
イン領域と同一の番号で表わされている。

これらトランジスタのソースおよびドレイン領域間に、
ゲート電極２３が位置しており、このゲート電極２３を
絶線層１６によってソースおよびドレイン領域間のチャ
ンネル領域３５から分離する。

これらトランジスタＴの各々はｐ形の本体１０内に設け
たｎ形のソースおよびドレイン領域１９〜２２を具えて
いる。

コンデンサＣ１，Ｃ２およびＣ３，Ｃ４のそれぞれのグ
ループの最も下の導電性層１２，１８のそれぞれを、ト
ランジスタＴ１およびＴ２のドレイン領域２１と共に１
個のアッセンブリーを形成する領域によって構成し、こ
れらゾーン（領域）２１は表面から見て中央電極即ち電
極１３の下側に延在している。

本例においては、この電極１３はゲート電極２３の直ぐ
そばまで延在しているので、極めてコンパクトな構造の
ものが得られる利点がある。

中央導電層１３と共に最上のコンデンサＣ２＋Ｃ４を形
成する電極１４．１５を、酸化物層１６゜１７中の接触
窓２４を経てトランジスタＴ２．Ｔ４のドレイン領域２
２と接触させる。

第１，２図で示す様に、これらトランジスタによって占
有される面積は、トランジスタＴ１．Ｔ３によって占有
される面積に比べてかなり小さなものである。

本発明の装置はマ このマトリックス中にメモリーセルを第４図に示す様に
ＸＹ系のタイプで設ける。

同一グループに属するコンデンサによって、同じＸライ
ンに接続されるメモリーセルの部分を形成する。

Ｘラインをそれに組み合わされたトランジスタを経て、
中央導電性層１３および最下の導電性層１２．１８から
成るコンデンサの行ならびに中央導電性層１３および最
上の導電性層１４．１５から成るコンデンサの行に交互
に接続する。

同一のＸＸライン中に存在するメモリーセルのトランジ
スタのゲート電極２３をアルミニウムトラック形態のワ
ードライン５に接続し、このワードライン５をゲート電
極を覆っている酸化物層の接触窓２５を経てゲート電極
に接続する。

電界効果トランジスタＴ１，Ｔ３およびＴ２。

Ｔ４のソース領域１９．２０のそれぞれを、ｎ形表面領
域３の形態のＸラインによって一緒に接続し、これら表
面領域３は細条形態で半導体本体中にワードライン５を
横切る方向に延在する。

コンデンサＣ１〜Ｃ４の中央導電性層１３は細条形状の
層を具え、この層は表面１１から見て絶縁層に亘ってｎ
形ゾーン３の間にそしてその後これに平行に延在すると
共に、この層によって２つの並置しだＸラインのコンデ
ンサＣ１〜Ｃ４に対する共通の電極を形成する。

第２図および第３図で示す様に、半導体本体の電界効果
トランジスタＴ１〜Ｔ４を、絶縁材料、本例ではシリコ
ン酸化物から成るパターン２６によって互いに分離し、
このパターン２６を半導体本体１０中に沈ませると共に
、本体中のメモリセル間に隣接して延在させる。

この沈んだパターン２６に下に、必要ならばおよび／ま
たは所望するならば、これと同じ導電性型であるがしか
し本体１０より深くドープしたゾーン２７を設ける。

第２および３図に破線で示すこれらゾーンは、酸化物パ
ターン２６の下に形成されるかもしれない浮遊反転チャ
ンネルの形成を防止するように作用し、このチャンネル
によって種々に並置したセルのゾーン間の接続が行なわ
れる可能性がある。

第５図〜第８図は、本発明メモリー装置の第２図の構造
を製造する方法の数段階時における断面図である。

出発材料は約５〔Ω．ｃｍ〕の折抗率を有するｐ形シリ
コンから成る半導体本体１０であり、これを表面１１上
に酸化物層２８およびシリコン窒化物層２９を具えるマ
スキング層と一緒に設ける。

下に存在するシリコンを酸化に対してマスクするマスキ
ング層２８．２９に、窓３０をフォト・リトグラフィー
的に設ける。

これら窓３０を介して本体１０を熱酸化処理を施し、沈
んだシリコン酸化物パターン２６を得る。

このパターン２６の厚さはおよそ２μｍである。

各図面における酸化物パターンは、本体１０に完全に沈
められたパターンとして図式的に表されたものである。

しかし乍ら、この酸化物２６は半導体本体１０の表面１
１上に僅か突出することも可能である。

その理由は、酸化中、体積が増大するからである。

パターン２６が完全に沈んだ構造を所望する場合、例え
ば、酸化に先たち本体１０を最初、形成される酸化物の
領域においてエツチング処理を施すかまたは、酸化処理
を中断し、すでに形成した酸化物をエツチングによって
取り除きそして酸化処理を再び始める。

酸化処理の後に、マスキング層２８．２９を取り去り（
これもまた更に他のプロセス中に使用することが出来る
）、この後に新しい酸化物層１６およびその上の多結晶
シリコンから成る第１の層を表面１１上に設ける。

この酸化物層１６および第１の多結晶層から、ゲート酸
化物１６をその下に有する電界効果トランジスタＴ１〜
Ｔ４のゲート電極２３を既知のエツチング手段によって
形成することが出来る。

沈んだ酸化物パターン２６と共に、酸化物層１６をその
下に有するゲート電極２３によって、窓３１を有する拡
散マスクを形成し、この窓３１を経てｎ影領域１９〜２
２およびドレイン３を適当な不純物例えばリン原子の拡
散によって形成する。

同時に、多結晶ゲート電極２３もまたドープする。

また、これら領域１９〜２２および読取りライン３を拡
散の代りにイオン注入によって形成することも出来、こ
の場合酸化物層１６の中の拡散窓３１もまた設ける必要
はない。

シリコン酸化物層１６中の窓３１を再び閉じ、そして多
結晶シリコン電極２３を酸化物層３６に設け、これはゲ
ート電極２３を酸化処理することによって得ることが出
来るので、その結果として多結晶シリコンを部分的に酸
化するようになる。

従って第２のドープした多結晶シリコン層を得ることが
出来、このことから共通の電極１３をエツチングによっ
て形成することが出来る。

次にこの層を比較的薄い絶縁酸化物層１７で例えば酸化
によって再び得ることができる。

この現存する絶縁層中に接触窓２４を形成した後で、第
３のドープした多結晶シリコン層を設け、これから電極
１４をフォト・リトグラフィーエツチングによって形成
し、これら層を接触窓２４の領域においてトランジスタ
Ｔ２．Ｔ４の領域２２等に接続する。

次に、シリコン酸化物層３２を例えば気相堆積によって
形成し、この層３２は他の前述の酸化物層と比べておよ
そ０．５μｍ〜１μｍの比較的厚い層であ谷その領域に
存在する酸化物層中に、接触窓２５をゲート電極２３上
に設ける。

良導電性金属、例えばアルミニウムから成る層を設け、
これからワードライン５をエツチングによって得ること
が出来、このライン５を、この下に存在するゲート電極
２３に上述の接触窓２５の領域で接続する。

このワードライン５および導電層１４を本例の如く異っ
たプロセスで形成する代りに同時に形成することも出来
、この場合において勿論、幾何学的なものは変わってし
まい、その結果ワードライン５および層１４は互いに上
下関係に存在するのでは々く、互いに並んで位置するよ
うになる。

しかし本例で使用した方法には次の様な利点がある。

即ち、ワードライン５を比較的厚い酸化物層３２上に形
成することが出来る結果として、ワードラインとコンデ
ンサＣ１〜Ｃ４との間と、ワードラインとトランジスタ
Ｔ１〜Ｔ４との間とに存在する浮遊容量を出来るだけ小
さく維持することが可能となることである。

まだ、ワードライン５にアルミニウムを用いる場合、ワ
ードライン５の抵抗は一般に多結晶シリコンを用いた時
より低いものであるから、アドレス時間を比較的短い時
間にすることが出来るという利点がある。

上述した本発明による半導体装置およびその方法には他
に数個の変形例が考えられる。

第７図はその様な変形例の装置における、第２図に示し
た断面図に対応する横断面であり、上述したプロセスと
は異ったプロセスを駆使して得だものである。

第７図に示す装置は主に次の点で第２図に示す装置と異
るものである。

即ち、コンデンサＣ１゜Ｃ２などの各グループの最も下
の導電性層を、前述した実施例とは反対にｎ形のドープ
した領域３３によって形成しないこと、およびこれから
多数チャージキャリア、従ってホールを移動させ、この
中で記号ｅで示したｎ形成転層３４を表面１１で形成す
ることが出来る。

空乏領域３３を、ｐ形半導体本体１０に対して正の基準
電圧を、コンデンサの各グループの共通電極を構成する
中央導電性層１３に印加することによって得ることが出
来る。

この反転層３４中に蓄積した電荷の量は、例えば論理“
１”または“０”等の情報を表わしている。

この反転層３４の情報に必要な電荷を、制御可能な手段
で、この層３４に隣接するドレイン領域２１を介して層
３４に接続された電界効果トランジスタＴ１によって供
給することができる。

第７図に示す装置を上述したプロセスを変化させること
により得ることが出来る。

即ち、共通の電極１３を拡散処理の前に絶縁ゲート電極
２３と共に同時に設け、ソースとドレイン領域１９〜２
２および読取りライン３を第１の多結晶シリコン層をエ
ツチングして得ることが出来る。

従って、このプロセスにおいては僅か２つの多結晶シリ
コンの層が必要である。

即ち、この２つの層とは、ゲート電極２３と共通電極１
３とを設けるための第１の層および２組のコンデンサ毎
の最も上の電極層１４を設ける代りの第２の多結晶シリ
コン層である。

前述の実施例と同様に、この最も上の電極層を現存する
酸化物層中に接触窓を介してトランジスタＴ２のドレイ
ン領域２２に接続する。

第８図は、最初の実施例に記載した装置の他の変形例の
、第２図に図示しだ断面図に対応する断面図である。

前述の実施例の様に、コンデンサの各グループの最も下
の電極層を、表面１１に隣接したｎ形反転層３４をその
内部に有する空乏化した表面領域３３によって形成する
。

前述の例と対比して、トランジスタＴ１は反転層３４に
隣接臥拡散されたｎ形ドレイン領域を有しないで、空乏
領域３３およびゲート電極２３の下のトランジスタのチ
ャンネル３５に直接隣接した反転層３４を有している。

反転層３４の中の電荷を、拡散しだドレイン３、ソース
領域９およびチャンネル領域３５を経て供給すると共に
読取ることがそれぞれ可能である。

本例においては中央導電性層１３を適当に設けるので、
その結果としてトランジスタＴ１と反転層３４との間の
良好な接続を達成するために、トランジスタＴ１のゲー
ト電極２３と中央電極層１３とは部分的に重っている。

この理由のために、斯様な実施例においては、最初の実
施例の様にゲート電極２３および中央電極１３を再び多
結晶シリコンから成る異った層で構成することが好まし
いものである。

第９図は、上述した実施例の幾何学形状から僅か異った
幾何学形状を有するメモリー装置の一部分の平面図を示
し、第１０図および第１１図は第９図のラインＸ−Ｘお
よびＸＩ−■に沿って切断した場合の断面図を示す。

便宜のため同一の部分には同一の番号を付した。

第７図に示した実施例を参照して説明した様な手段にお
いて、このメモリー装置を二層多結晶シリコン技術によ
って形成する。

即ち、中央電極１３およびトランジスタの絶縁されたゲ
ート電極２３を多結晶シリコンから成る最初に設けた層
から形成すると共に、コンデンサの最も上の電極１４を
多結晶シリコンから成る第２の層から形成している。

トランジスタのゲート電極２３をＸ方向に一緒に接続す
るワードライン５を、本例では金属細条によって形成す
るのではなく、ゲート電極２３と同時に形成することが
出来る多結晶シリコントラック５によって形成する。

従って第９図において、ゲート電極を有するこれらワー
ドラインを記号５，２３によって表わしている。

これらトラック５，２３がトランジスタのチャンネル領
域３５上に位置する場所では、これらトラックを第９図
において明瞭に示すために陰影を付けけている。

ワードライン５をゲート電極および電極層１３と共に同
時に形成することが出来、それには前述の実施例の如く
Ｙ方向に延在する細条形状に層１３を形成するのではな
く、この層１３を第９図に示す様に主としてＸ方向、従
ってワードライン５と平行な方向に延在する細条形状に
形成し、との細条によって同じＸラインに接続されたセ
ルのコンデンサの共通電極が形成される。

Ｙ方向においてトランジスタのソース領域１９および２
０のそれぞれを、本体中に延在するｎ形の表面領域によ
って接続するのではなく、Ｙ方向に延在する金属導体３
によって接続し、これら導体３を比較的厚い酸化物層３
２上に形成すると共に、前述の絶縁層内の接触窓３７を
介して領域１９．２０に接触させる。

本例において、チャンネル３５を通るトランジスタ電流
は前述の例の様にＸ方向に流れるのではなく、Ｙ方向に
流れる。

また、メモリーセル間の電極層１３はコンデンサの領域
においてより狭いものであり、従って層１３はくし形構
造となる。

この構造の結果、浮遊容量を出来る限り小さく維持する
ことが可能となる。

更にまだ、このメモリー装置をすでに記述した方法によ
って製造することも出来る。

また、本発明は上述した例のみに限られず幾多の変更が
加え得る。

例えば、前述した実施例における導電型を反転すること
も可能である。

また前述した以外の材料も適当に使用することが出来る
。

例えば多結晶シリコンの他に、コンデンサの１つまだは
それ以上の導電性層を金属、例えばアルミニウムとする
ことも出来、他方、これら導電性層間の誘電体として、
窒化シリコンまたは酸化アルミニウムまたは他の適当な
絶縁材料をシリコン酸化物の代りに用いることも出来る
。

非駆動のワードラインにおける電界効果トランジスタを
確実に閉じるために、前述の実施例においてチャンネル
領域の不純物濃度を例えば、イオン注入によって増大し
、および／捷たけ半導体本体を十分に高い電位に設定し
ている。

【図面の簡単な説明】 第１図は本発明による半導体装置の一実施例の一部分の
平面図、第２図は第１図のＩＩ−ＩＩ線に沿って切断し
た装置の横断面図、第３図は第１図のｎｌ−ｍ線に沿っ
て切断した装置の横断面図、第４図は本発明によるメモ
リー装置の電気回路図、第５図および第６図は本発明装
置を製造中における第２図の横断面図に対応する断面図
、第７図（ｄ本発明半導体装置の変形例の断面図、第８
図は本発明装置の他の例の断面図、第９図は本発明装置
の他の例の平面図、第１０図は第９図のＸ−Ｘ線に沿っ
て切断した装置の断面図、第１１図は第９図のＸＩ−ｘ
ｒ線に沿って切断した装置の断面図である。 １．２・・・トランジスタ電極、３・・・読取ライン、
４．２３・・・ゲート電極、５−ワードライン、６・・
・読取装置、７・・・デコーダ、１０・・・半導体本体
、１１・・・表向、１２，１３，１４，１５．１８・・
・導電性層、１６，１７．３４・・・層、１９．２０・
・・ソース領域、２１，２２・・・ドレイン領域、２５
゜３０．３１．３７・・・接触窓、２６．３６・・・パ
ターン、２８，２９・・・マスキング層、３２・・・シ
リコン酸化物層、３３・・・ｎ型ドープ領域（空乏層）
、３５・・・チャンネル領域、３４・・・反転層、Ｃ１
〜Ｃ４・・・コンデンサ、Ｔ１〜Ｔ４・・・絶縁ゲート
型電界効果トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体本体と、この半導体本体の表面上に設けた複
   数のワードラインおよびビットラインのクロスバ−系と
   、各々が電荷の形態の情報を蓄積し得るコンデンサを有
   する複数のメモリセルのアレイとを具え、 前記コンデンサには前記情報を蓄積するための第１の電
   極と、基準電圧を印加するための第２の電極とを設け、
   前記第１の電極を絶縁ゲート型電界効果トランジスタの
   第１の電極領域に接続すると共にこの絶縁ゲート型電界
   効果トランジスタの第２の電極領域を前記ビットライン
   の１つに接続し、前記絶縁ゲート型電界効果トランジス
   タのゲート電極を前記ワードラインの１つに接続し、前
   記複数のコンデンサを２つのグループに副分割し、その
   各グループには、半導体本体の表面から見て互いに上下
   方向に位置する３つの導電層を設け、その中央の導電層
   を上側導電層および下側導電層から障壁層によって分離
   して２つのコンデンサを構成するようにし、中央導電層
   を以ってコンデンサの共通基準電極を構成し、上側導電
   層および下側導電層を以ってコンデンサの前記第１の電
   極を構成するようにし、これらコンデンサの第１の電極
   をそれぞれ第１および第２の絶縁ゲート型電界効果トラ
   ンジスタに接続し、これら第１および第２の絶縁ゲート
   型電界効果トランジスタを共通のワードラインに接続す
   ると共に異なるビットラインに接続したことを特徴とす
   るランダムアクセスメモリー装置。