DE2630571B2 - Ein-Transistor-Speicherzelle mit in V-MOS-Technik - Google Patents

Ein-Transistor-Speicherzelle mit in V-MOS-Technik

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DE2630571B2
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Description

Die Erfindung bezieht sich auf eine Ein-Transistor-Speicherzelle, wie sie im Oberbegriff des Patentanspruches 1 angegeben ist sowie auf eine Anordnung mit derartigen Speicherzellen und auf ein Herstellungsverfahren einer derartigen Speicherzelle.
Obgleich aus dem Stand der Technik bereits eine Anzahl von Halbleiter-Speichereinrichtungen unterschiedlicher Ausbildiingsarten bekannt sind, hat man weiterhin nach einer solchen Einrichtung gesucht, die sin Minimum an Halbleiterfläche erfordert und mit annehmbarer Geschwindigkeit arbeitet Es sind sogenannte Doppel-Schienen-MOSFET-Speicheremrichtungen bekannt, jedoch sind diese relativ komplex und erfordern doppelte Bitleitungen und vier oder sechs Transistoren pro Speicherzelle. Unter MOSFET wird ein Metall-Oxid-Silizium-Feldeffekttransistor verstanden. Sogenannte Einzel-Schienen-MOSFET-Speicher einrichtungen, die mit Drei-Transistor-Speicherzellen arbeiten, sind ebenfalls bekannt In der US-Patentschrift 33 089 ist ein Einzel-Schienen-Speicher mit einer Ein-Transistor-Speicherzelle (Transistor und zugehöriger Speicherkapazität) beschrieben.
Während mit der letztgenannten Anordnung eine gewisse Verringerung bezüglich für ein einzelnes Bit erforderlicher Fläche gegenüber den bekannten Drei-
Transistor-Speicherzellen erreicht worden ist, ist die noch erforderliche Räche erheblich, weil eine jede Zelle nicht nur Drain- und Gatebereich des aktiven Transistorelementes haben muß, sondern auch eine genügend große Sourcekapazität vorliegen muß, die angrenzend zu dem Gatebereich des Transistors gelegen ist Üblicherweise haben Halbleiterspeichereinrichtungen eine große Anzahl bzw. Anordnung von Speicherzellen, die sich auf einem Chip befinden. Bei bekannten Anordnungen vergrößert daher die Gesamtfläche, die für die Source-Kapazität erforderlich ist, die notwendige Gesamtfläche der Speichereinrichtung, die solche Kapazitäten verwendet Da die Kosten für eine solche Einrichtung direkt proportional der fläche sind, ist es daher außerordentlich wünschenswert. -.».. ar eine einzelne Zelle erforderliche Räche auf ein absolutes Minimum zu reduzieren, ohne jedoch an erforderlichen Leistungskriterien Einbuße hinr.eb"~^ii zu müssen.
Es ist somit eine Aufgabe der ν Agenden Erfindung, eine Ein-Transistor-Speichc - eile mit möglichst geringern Flächenbedarf anzugeben.
Diese Aufgabe wird für eine wie im Oberbegriff des Patentanspruches 1 angegebene Ein-Transistor-Speicherzelle erfindungsgemäß gelöst, wie dies im kennzeichnenden Teil des Patentanspruches 1 aiigegeben ist Ausgestaltungen der Erfindung sowie ein Verfahren zur Herstellung deren Gegenstandes gehen aus den Unteransprüchen hervor.
Entsprechend der vorliegenden Erfindung hat eine jede Speicherzelle einer Halbleiter-Speichereinrichtung, bei der eine Anzahl bzw. Anordnung derartiger Zellen verwendet wird, einen IG-Feldeffekttransistor, der in VMOS-Technik ausgebildet ist. Bei einer jeden ZeUe befindet sich der Feldeffekttransistor räumlich direkt oberhalb eines im Substrat der Einrichtung J5 vergrabenen Sourcegebiets, das zusammen mit dem Substrat als Speicherkapazität wirkt Bei einer typischen Speicheranordnung ist die Metall- oder Silizium-Gateelektrode jedes Transistors mit einer Adressenleitung verbunden. Das Draingebiet der Einrichtung ist mit einer Bitleitung verbunden, auf die eine Eingangsspannung gegeben wird, oder auf der eine Ausgangsspannung festgestellt bzw. bewertet wird. Der Gatebereich eines jeden Transistors bildet einen geneigten Kanal zwischen dem Draingebiet und dem Sourcegebiet. Bei digitaler Betriebsweise wird ein eine »1« repräsentierender Signalpegel an das Draingebie» einer jeden Zelle der Speicheranordnung gegeben, die sich auf dem Halbleiterchip befindet. Der Transistor einer jeden Zelle wird durch Anlegen einer positiven Gatespannung so (für N-Kanal) leitend gemacht, womit die Zelle mit der Adressenleitung verbunden wird. Dadurch erfolgt eine Aufladung der Speicherkapazität, die sich unterhalb des Transistors befindet, und zwar auf die Speicherspannung. Der Transistor wird dann durch Rücknahme der Gatespannung der Adressenleitung auf mehr negatives Potential oder Massepotential gesperrt. Damit wird die in der Speicherkapazität gespeicherte Ladung beibehalten. Das Auslesen der gespeicherten Ladung erfolgt dann, wenn an eine ausgewählte Bitleitung eine fao Verg/eichsspanming· angelegt wird und eine ausgewählte (Reihen-)Adresst eingeschaltet bzw. angesteuert wird. Dies ermöglicht es der gespeicherten Ladung aus der »vergrabenen Kapazität« der ausgewählten Speicherzelle auf db Bitleitung übertragen zu werden, womit sich deren Spannungspegel ändert. Die Änderung des Spannungsnegeis wird dann mit einem passenden Abfrage- bzw. Bewerteverstärker, der sich auf dem Chip befindet, festgestellt bzw. bewertet Der Verstärker ist mit einer Ausgangs-Busleitung verbunden.
Mit der vorliegenden Erfindung läßt sich, ganz allgemein gesehen, ein verbesserter RAM-Halbleiterspeicher für Einschreiben und Auslesen mit im wesentlichen einem IGFET pro Bit realisieren.
Mit der Erfindung ist eine Ein-IGFET-Transistor-Speicherzelle geschaffen, die für digitale und analoge Informationsspeicherung in einer Kapazität geeignet ist. die sich direkt unterhalb des Transistors der Zelle im Substrat des Aufbaues befindet Mit einer Speicherzelle nach der vorliegenden Erfindung läßt sich eine Halbleiter-Speicheranordnung aus Ein-IGFET-Transistor-Speicherzellen aufbauen, bei denen eine jede Speicherzelle eine unterhalb des Transistors einer jeden Zelle vergrabene Speicherkapazität hat, wodurch keine zusätzliche (Halbleiter-)Fläche benötigt wird. Im Vergleich zum Stand der Technik wird mit einer erfindungsgemäßen Haibleiter-Speichereinrichtung erreicht, daß nur noch ein Minimun an Fläche pro Bit erforderlich ist, und zwar vergliche mit bekannten Ein-Transistor-Speicherzellen. Damit i3P-t sich eine einfache und wirtschaftliche Herstellung erreichen. Bei einer Halbleiter-Speicheranordnung mit V-MOSFET-Einhe:ten. die mit einer Bitleitung verbunden sind, befindet ich ein jedes dieser Elemente oberhalb einer vergrabenen Speicherkapazität. Mit der Erfindung ist auch ein wirtschaftliches Verfahren zur Herstellung einer Halbleiter-Speichereinrichtung geschaffen, bei der eine Anordnung von Speicherzellen verwendet wird, die eine jede ein V-MOSFET-Element hat, das sich oberhalb einer vergrabenen Speicherkapazität befindet.
Die Speicherzelle nach der Erfindung !äßt in einer Anordnung von Speicherzellen verwenden. Eine jede Zelle hat einen einzigen IG-Feldeffekttransistor, der in V-MOS-Technik ausgebildet ist. Direkt oberhalb einer »vergrabenen Speicherkapazität« befindet sich ein Sourcebereich des Transistors. Der andere Bereich, d. h. der Drainbereich, befindet sich örtlich darüber. Der Anschluß der Gateelektrode einer jeden Zelle ist mit ei.ier Adressenleitung der Anordnung verbunden. Die Draingebiete zueinander ausgerichteter, im Abstand voneinander befindlicher, in einer Reihe bzw. Spalte angeordneter Speicherzellen sind zusammen mit querverlaufenden Bitleitungen verbunden. Durch Anlegen einer Spannung über eine Adressenleitung wird eine Gateeiektrode aktiviert, um die zugehörige vergrabene Kapazität aufzuladen und ein Signal zu speichern, und zwar dann, wenn die zu der jeweiligen Zelle gehörige Bitleitung ebenfalls aktiviert wird. Das Auslesen gespeicherter Ladungen wird mitteis der Adressenieitungen durch die damit verbundene Bitleitung gesteuert, und iwar in ganz üblicher Weise.
Eine selche Speichereinrichtung mit einer Anordnung von derartigen Ein-Transistor-Speicherzellen läßt -,ich dadurch herstellen, daß man eine räumliche Anordnung von N-Ieitenden bzw. -dotierten vergrabenen Diffusionsbereichen in einem P-leitenden Substrat erzeugt. Es wird dann eine Epitaxieschicht aus gering P-Ieitend dotiertem Material erzeugt, die sich über die vergrabe nen schichtförmigen Diffusionsbereiche hinweg erstreckt. Es wird ein relativ dünner Diffusionsbere?ch mit N-leitendem Material erzeugt, der sich dirtkt oberhalb der vergrabenen Schicht befindet. Es wird dann eine Grube (in das Substrat) eingebracht, die durch diese dünne N leitende Schicht und die Epitaxieschicht hindurchgeht und bis in die dickere vergrabene
N-Ieitende Schicht reicht. In dieser Einkerbung wird daraufhin ein Gatebereich ausgebildet.
Die Erfindung wird anhand der Figuren und der Beschreibung eines bevorzugten Ausflihrungsbeispiels näher erläutert
Fig. 1 zeigt eine schematische Aufsicht eines Anteils eines bekannten Speicherchips mit einer Anordnung vonEin-Transistor-Speicherzellen;
Fig.2 zeigt eine schematische Aufsicht eines Anteils eines der Erfindung entsprechenden Speicherchips mit VMOS-Ein-Trans'istor-Speicherzellen:
F ί g. 3 zeigt eine vergrößerte Querschniusansicht einer erfindungsgemäßen VMOS-Ein-Transistor-Speicherzelle;
F i g. 4 zeig! ein Schaltkreisdiasramm bzw. ein Ersatzschaltbild einer Speicheranordnung mit erfindungsgemäßen Ein-Transistor · Speicheret.'. en:
F ι g. 5a bis 5i zeigen Querschnittsansichten, die eine Reiht von Verfahrensschritten zur Herstellung einer Speicheranordnung mit erfindungsgemäßen VMOS-Speurherzellen darstellen.
Wie dies in F i g. I gezeigt ist. hat sin Anteil einer bekannten und wie z. B. in der US-Patentschrift 35 33 089 beschriebenen üblichen Halbleiter-Speichereinrichtung 10 eine Anordnung von auf einem Substrat oder einem Chip 14 befindlichen Speicherzellen 12. die eine jede einen einzigen MOS-Transistor hat Die Draingebiete bzw. -elektroden 16 voneinander im Abstand befindlichen, jedoch zueinander ausgerichteten MOS-Transistoren sind mit gemeinsamen Bitleitungen 18 verbunden. Ihre Gateelektrodsn 20 sind mit (dazu) kreuzenden metallischen Wortleitungen 22, die sich auf dem Halbleiterchip befinden, verbunden. Ein Sourcegebiei bzw. -elektrode 24 ist für ein jedes aktives Element vorgesehen und bildet mit dem geerdeten Substrat die Speicherkapazität Dieses Gebiet 24 nimmt auf dem Chip eine Fläche eia die benachbart der Torelektrode einer jeden Zelle ist Es ist gut λι erkennen, daß die für die Sourcegebiete erforderliche Fläche des Chips einen wesentlichen Prozentsatz der Fläche einer jeden Zelle 12 und damit der ganzen Fläche der Speichereinrichtung ausmacht Es sind auch noch andere Konfigurationen für Halbleiter-Speichereinrichtungen mit Ein-Transistorzellen bekannt, die derartige zusätzliche Fläche für ihre Speicherkapazitäten benötigen.
Im Gegensatz zu dem in Fig. 1 gezeigten Stand der Technik zeigt F ί g. 2 eine vergleichbare schematische Aufsicht, in der ein Anteil einer Haibleitereinrichtung 30 dargestellt ist die eine Anordnung von Ein-Transistor-VMOS-Speicherzellen 32 hat, nämlich gemäß der vorliegenden Erfindung. Der Ausdruck »VMOS« steht für Metall-Oxid-Siuzium-Einrichtungen. die auf einer böschungsartigen Fläche einer V-förmigen Nute, Rille oder Grube ausgebildet ist wie dies in der DE-OS 24 41 432 beschrieben ist Bei einer solchen Ausführung können die Zellen, wie aus der Figur ersichtlich, viel dichter gepackt werden. Dies beruht darauf, daß die Speicherkapazität 34 einer jeden Speicherzelle (die zum Zwecke eines Vergleiches betrachtet grob gesehen bzw. im wesentlichen dieselbe Größe wie die Kapazität der Einrichtung nach Fig.1 hat) in das Substrat 36 der Einrichtung eingegraben ist, und zwar direkt unter die aktive Gateelektrode 38 der Zelle. Die Draingebiete 40 zueinander ausgerichteter Zellen sind mit eindiffundierten Bitleitungen 42 verbunden, die an (nicht dargestellten) Kontaktpunkten enden, die sich an dem Rand des Chips m wie an sich üblicher Weise befinden. Wie bei Speichereinrichtungen der bekannten Art sind die zueinander ausgerichteten, im Abstand voneinander befindlichen Gateelektroden dieser Anordnung von Speicherzellen mit kreuzenden Wortleitungen 44 verbunden. Zum Zwecke der Darstellung sind die vorbekannte Einrichtung 10 und die erfindungsgemäße Einrichtung 30 in den Fig. 1 und 2 mit demselben Maßstab dargestellt, wobei übliche Abmessungsrelationen für MOS-AusfOhrungen oder -Darstellungen verwendet sind. Durch Vergleich ist leicht ersichtlich, daß die Speicherzellen 32 der erfindungsgemäßen Einrichtung erheblich weniger Fläche benötigen, als dies für die Zellen 12 einer bekannten Einrichtung 10 zutrifft Strukturelle Aufbaueinzelheiten einer erfindungsge mäßen Halbleiter-Speichereinrichtung 32 lassen sich am
f5 besten im Zusammenhang mit der F i g 3 verstehen, in der eine einzelne Zelle im Querschnitt dargestellt ist. Eine jede Zelle ist auf einem Substrat 36 aus vorzugsweise einkristallinem Siliziummaterial ausgebildet, das P- oder N-U lungstyp haben kann. Beim dargestellten Beispiel handelt es sich um eine N-Kanal-Einrichtung und das Substrat ist dementsprechend ein P4 -Mf Ο. das mit Bor dotiert ist und eine gleichmäßige Dicke (z. B. von 250 μπι) hat. Im Abstand und oberhalb von der Unterseite des Substrats und näher seiner oberen Seite ist eine vergrabene N * -Schicht 34 mit einer wesentlichen Dicke (z. B. 2 μπι) vorhanden, die irgendeine gewünschte flächenmäßige Form hc z. B. die eines Quadrates, eines Rechteckes oder eines Kreises. Nahe der oberen Oberfläche des Substrats ist eine Epitaxieschicht SO aus gering P-dotiertem Material vorgesehen, die die vergrabene Schicht 34 umgibt und sich über und oberhalb dieser Schicht erstreckt Entlang der Grenzfläche zwischen P+ Substrat 36 und der P-Ieitenden Epitaxieschicht SO kann eine Zwischenschicht 52 aus P-Ieitendem Material vorgesehen sein, die sich ebenfalls über die N * -Schicht 34 hinweg erstreckt und eine Dicke von 05 bis 1 μπι hat. Diese Schicht 52 besteht aus einem ebenfalls stärker P-dotiertem Material als dies für die Epitaxieschicht 50 der Fall ist Die Schicht 52 ist jedoch weniger stark P-dotiert als das Substrat Die Schicht 52 stellt ein Mittel zur Steuerung der Schwe'lenspannung des VMOS-Transistors dar. In der oberen Oberfläche der Epitaxieschicht 50 ist eine begrenzte Fläche aus relativ
«5 dünnem N * -Material 40 vorgesehen, die sich oberhalb und über die vergrabene N+ -Schicht 34 hinweg erstreckt und durch die Epitaxieschicht von dieser getrennt ist Es ist eine Schicht 54 aus Siliziumdioxid vorgesehen, die die dünne N+-Schicht und die
so umgebende Epitaxieschicht 50 überdeckt Eine Rinne 56 mit V-förmigem Querschnitt erstreckt sich a die vergrabene, zusammen mit dem Substrat 36 die Kapazität bildende N+-Schicht 34 hinein. Au! den Oberflächen dieser Einkerbung ist eine relativ dünne Gateoxidschicht 58 vorgesehen, die sich in die vergrabene Schicht 34 und über die frei liegende Fläche der N+-Schicht 40 erstreckt Es ist eine Schicht 60 aus leitfähigem Material vorgesehen, die die in der Einkerbung vorhandene Gateoxidschicht bedeckt Bei dieser Anordnung bildet die dünne N+-Schicht 40 das Draingebiet einer MOS-Einrichtung und die vergrabene Schicht 34 bildet das Sourcegebiet derselben Einrichtung. Der Kanalbereich 62 befindet sich dabei zwischen dem Sourcegebiet und dem Draingebiet und ist das epitaxiale P-Material 50 und die Schicht 52, die von der Gateoxidschicht 58 und der leitfähigen Schicht 60 bedeckt ist Bei einer typischen Halbleher-Speichereinrichtung setzt sich diese leitfähige Schicht 60 über
benachbarte Zellen fort und bildet so die Adressenleitungen 44. Diese leitfähige Schicht 60 kann eine wie übliche Metallisierungsschicht oder eine polykristalline Siliziumschicht sein- In ähnlicher Weise sind die Draingebiete benachbarter und zueinander ausgerichteter Zellen untereinander durch längliche bzw. sich längs erstreckende Anteile derselben diffundierten N+-Schuht 40 miteinander verbunden, die die Bitleitungen 42 tier Speichereinrichtung bilden.
In Fig.4 ist die elektrische Schaltung bzw. das Ersatzschaltbild eines Anteils einer Speichereinrichtung 30 nach F i g. 2 dargestellt Wie angedeutet, sind die Bitleitungen 42 so angeordnet, daß sie eine Reihe von einzelnen Adressenleitungen 44 überkreuzen. An den Oberkreuzungsstellen einer jeden Bitleitung mit einer Adressenleitung befindet sich eine Zelle 32, die einen aktiven Transistor hat, dessen Gateelektrode 38 mit einer Adressenleitung 44 verbunden ist Sein Draingebiet 40 ist mit einer Bitleitung 42 verbunden. Eine jede Bitleitung ist mit einem angepaßten, für die Bitleitung vorgesehenen Treiberschaltung und Bewerter-Verstärkerschaltkreis 46 verbunden. Die Adressenleitungen sind in ähnlicher Weise mit angepaßten Adreßtreiber schaltkreisen 48 verbunden, die die gleichen sein können, wie sie in anderen bekannten Halbleiter-Speichereinrichtungen verwendet werden.
Bei einer wie üblichen digitalen Betriebsweise der Speichereinrichtung 30 wird die Information gespeichert, indem man mittels des Adreßtreiberschaltkreises 48 entsprechend der Adressierung Adressenleitungen 44 .uswählt und so Speicherzellen ansteuert. Der Transistor einer Zelle ist dann leitend geschaltet, wenn eine positive Gatespannung V2(für den N-Kanal-Typ) über die Adressenleitung angelegt wird. Wenn eine Spannung V\, die einer Information »1« entspricht, vom Schaltkreis 46 über eine Bitleitung an das Draingebiet des Transistors der angesteuerten Zelle gelegt wird, erfolgt eine Aufladung ihrer Speicherkapazität 34/36 auf einen Pegel der Speicherspannung. Der Transistor dieser Zelle wird dann gesperrt, wenn der Pegel der Gatespannung auf ein niedrigeres Potential zurückgebracht wird. Die Speicherspannung V1 wird dann in der Speicherkapazität 34/36 gehalten. Wenn die Einrichtung ausgeiesen werden solL läßt man den ve rangehend beschriebenen Speicherprozeß in umgekehrter Richtung ablaufen. Dabei wird eine Vergleichsspannung auf die ausgewählte Bitleitung gegeben und die ausgewählte Adressenleitung erhält wieder die Spannung V2, durch die der Transistor dieser aktivierten bzw. angesteuerten Zelle leitend gemacht wird. Das ermöglicht es der gespeicherten Ladung, aus der vergrabenen Kapazität der ZeUe auf die damit verbundene Bitleitung übertragen zu weiden. Dieser Vorgang verändert den auf der Bitleitung vorhandenen Spannungspegel in Bezug zu ihrer Yerglekhsspannung und diese Veränderung wird durch den Bewerterverstärker 46 dieser Bitleitung bewertet
Die Herstellung einer Speichereinrichtung 30 miit einer Anordnung von wie beschriebenen Speicherzellen läßt sich nach üblichen Halbleitsr-Herstellungsverfahren durchführen, wie dies in bezug auf die F i g. 5a bis 5i noch beschrieben wird. Fig.5a zeigt ein Chip oder Substrat 36 aus Halbleitermaterial Dieses ist so ausgewählt, daß es die gewünschten Eigenschaften hat, wie z.B. die P-Ieite.nden kristallinen Siliziums mit gleichförmiger Dicke (von z.B. 250um). Hierzu ist angenommen, daß eine N-Kanal-Einrichtung hergestellt werden solL Bei einer wie dargestellten erfüidungsgemäßeti Ausführungsform hat das Ausgangsmaterial eine kristalline Orientierung, z.B. eine 100-(Ober-)Fläche, derart, daß darin V-förmige Gruben mittels anisotrop wirksamen Ätzmitteln hergestellt werden können. Um eine erste Maske zu bilden, wird das Substrat 36 mit einer Schicht 64 aus Siliziumdioxid versehen, das durch Oxidation der Substratoberfläche in Dampf bei 1000—1200"C erzeugt werden kann. Diese Oxidschicht wird dann mit einem geeigneten Ätzmittel (z.B.
ro gepufferter Flußsäure) behandelt, um das Oxid an Flächenteilen der Substratoberfllche zu entfernen, wo die vergrabene Schicht 34 herzustellen ist Wie dies in F i g. 5b gezeigt ist, wird nunmehr eine Eindiffusion von N + -Material (z. B. Antimon) in das Substrat hinein
is vorgenommen, womit eine vergrabene N + -Schicht 34 ausgebildet wird, die eine Dicke von ungefähr 2 μπι hat Die Oxidschicht 64 wird dann entfernt womit ein Substratkörper gewonnen ist der eine Anordnung von N4-Schichten 34 hat die voneinander gewünschte Abstände auf dem Substrat haben.
Im nächsten Schritt des Herstellungsverfahrens wird, wie in Fig.5c gezeigt eine Epitaxieschicht 50 aus schwach P dotiertem Material auf der Oberfläche des Substrats und des Bereiches der N+-Schicht 34 erzeugt Diese Schicht kann durch thermische Zersetzungsabscheidung von Silan (SiH4) bei Temperaturen von etwa 800— 10000C in einem Epitaxialreaktor bzw. in einer zur Epitaxieabscheidung geeigneten Vorrichtung hergestellt werden. Die hergestellte Schicht hat eine Dicke von ungefähr 2J5 um. Während der Aufbringung dieser Epitaxieschicht 50 erfolgt eine Ausdiffusion von P-Material aus dem P+-Substrat wodurch sich die Zwischenschicht 52 bildet die sich ungefähr 03 μπι (dick) über die N+-leitende vergrabene Schicht 34 erstreckt
Nunmehr wird die Einrichtung wiederum mit einer anderen Oxidschicht 66 nach dem gleichen bekannten Verfahrensscfiritt versehen, und zwar diesmal mit einer Dicke von ungefähr 1 urn Diese letztgenannte Oxidschicht wird dann so wie in F i g. 5d gezeigt geätzt, um eine Maske für das gewünschte Muster der Drainbereiche und der Bitleitungen der herzustellenden Einrichtung zu bilden. Nunmehr erfolgt eine Abscheidung und Diffusion von N+-dotierendem Material (z.B. Phosphor) durch die letztgenannte Maske hindurch, wie dies in F i g. 5e gezeigt ist Damit werden die N+-Bereiche 40 hergestellt die sich im Abstand oberhalb der nunmehr vergrabenen N+-Bereiche 34 befindea
Nunmehr wird wiederum ein anderer Oxydierungs-
schritt angewendet um die Oxidschicht 6S wieder über oder auf der gegenwärtig frei liegenden Oberfläche der Einrichtung mit einer Dicke von ungefähr I um wachsen zu lassen. Wie dies in Fig.5i gezeigt ist, wird diese drirte Maske nunmehr dazu verwendet öffnungen 70 in der Oxidschicht 6§ herzustellen, die skfe in Bereichen befinden, die direkt oberhalb der vergrabenen N+-Bereiche 34 liegen. Durch Anwendung eines anisotrop wirkenden Ätzmittels (z. B. Hydrazin und Wasser) wird ein V-förmiger Graben 56 in dieser Einrichtung oberhalb eines jeden vergrabenen N+-Bereiches 34 hergestellt Der Boden des Grabens dringt dabei in den vergrabenen Bereich ein, wie dies in F i g. 5g gezeigt ist Durch Anwendung eines wie üblichen Oxidationsprozesses wird eine Gateoxidschicht 58 in dem Graben 56 wachsen gelassen, wobei diese Schicht eine Dicke von üblicherweise 500 A bis 1000 A hat
Wie dies in F i g. 5h gezeigt ist wird eine vierte Maske (Koncaktmaske) für das Wegätzen der Oxidschicht 68
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an vorgegebenen Stellen verwendet, wobei sich diese Stellen nahe der Kante der Anordnung befinden. Damit werden Flächenteile 72 der oberen N+-Schicht 40 freigelegt, nämlich dort, wo Kontakte mit der Bitleitung gefordert sind Darauffolgend wird eine Abscheidung s von Metall vorgenommen, wobei eine Metallmaske verwendet wird. Es wird dabei die leitfähige Schicht 60 hergestellt, (Li die Gateoxidschicht 58 in einem jeden V-förmigen Graben bedeckt und außerdem die Kontakte mit den frei liegenden N+-Bereichen 72 (siehe to F ig.5i) bildet
Im vorangehenden ist eine Folge von Verfahrensschritten beschrieben worden, mit denen eine erfindungsgemäße Anordnung von Ein-Transistor-Zellen 32 hergestellt werden kann. Es können aber auch andere Verfahren und Variationen des voranstehend beschriebenen Verfahrens angewendet werden.
Zum Beispiel kann ein selektives Oxidationsverfahren mit Siliziumniitrid-Schichten (Si3N*) als Sperre oder Maske für Ätzung und Oxidation angewendet werden, um im wesentlichen dieselbe Struktur herzustellen. Es können auch weitere Masken verwendet werden, um zusätzliche Strukturen, wie z. B. planare Oberflächen-MOS-Transistoi-en, implantierte Widerstände, Polysilizium-Gate-Bereiche usw. herzustellen. Zusätzlich kann auch eine Passivierungsschicht oberhalb der Metallschicht 58 in üblicher Weise vorgesehen sein, um dazu beizutragen, die Einrichtung zu schützen und ihre strukturelle und elektrische Beständigkeit zu bewahren. Für den einschlägigen Fachmann ergeben sich aufgrund der vorangehenden Beschreibung zahlreiche Möglichkeiten weiterer Ausführungsbeispiele und Anwendungen, die im Rahmen der Erfindung liegen, selbst aufzufinden, ohne den Gedanken und den Rahmen der Erfindung zu verlassen. Zum Beispiel sind bei einer wie dargestellten und beschriebenen speziellen Ausführungsform die obersten N+-Drainbereiche 40 ausgerichteter Gruppen von Zellen durch die leitfähigen Bitleitungen miteinander verbunden. Es liegt jedoch im Rahmen der Erfindung, die erforderlichen Bitleitungen einer Speichereinrichtung durch Miteinanderverbinden der vergrabenen N+-Bereiche 34 (anstelle der Drainbereiche) zu realisieren.
Hierzu 4 Blatt Zeichnungen

Claims (8)

26 30 57' Patentansprüche:
1. Ein-Transistor-Speicherzelle, bestehend aus einem Feldeffekttransistor mit einem in einem Halbleitersubstrat eines Leitungstyps befindlichen ersten Bereich (Source) des zweiten Leitungstyps, mit einem zweiten Bereich (Drain) mit gleichem Leitungstyp wie beim ersten Bereich und mit einem Gatebereich und bestehend aus einer Speicherkapazität, wobei ein Anschluß für eine Bitleitung am zweiten Bereich, ein Anschluß für eine Adressenleitung am Gatebereich und ein Anschluß am Halbleitersubstrat für ein weiteres Potential (Masse) vorgesehen sind, gekennzeichnet dadurch, !5 daß der Feldeffekttransistor (34, 40, 58) ein an sich bekannter, in V-MOS-Technik ausgebildeter Transistor ist, daß der erste Bereich (34) des Feldeffekttransistors im Kaibleiiersubsirat (36) vergraben ist, daß dessen zweiter Bereich (40) in einer auf dem Halbleitersubstrat (36) vorhandenen Epitaxieschicht (50) mit gleichem Leitungstyp wie der des Halbleitersubstrats (36) ausgebildet ist und sich dieser zweite Bereich (40) in einem Abstand oberhalb des ersten Bereiches (34) befindet, so daß erster und zweiter Bereich (34, 40) des Transistors (34, 40, 58) und die durch den ersten Bereich (34) gebildete Speicherkapazität der Speicheizelle im Halbleitersubstrat (36) übereinanderliegend angeordnet sind und daß der V-förmige Graben (56) des Gatebereichs (58) sich durch den zweiten Bereich (40) hindurch ins in den ersten Bereich (34) hinein erstreckt.
2. Ein-Transisior-Spexherze .e nach Anspruch i, gekennzeichnet dadurch, Jaß · as Halbleitersubstrat iS (36) P-Ieitend ist.
3. Ein-Transistor-Speicherzelle nach Anspruch 1 oder 2, gekennzeichnet dadurch, daß die Epitaxieschicht (50) aus wesentlich hochohmigerem Material als das Halbleitersubstrat (36) besteht.
4. Ein-T ransistor-Speicherzelle nach Anspruch 2 oder 3, gekennzeichnet dadurch, daß zwischen dem Halbleitersubstrat (36) und der Epitaxieschicht (50) eine Zwischenschicht (52) aus P-leitendem Material vorgesehen ist, die den csten Bereich (34) bedeckt, 4^ wobei diese Zwischenschicht (52) eine Dotierungskonzentration hat, die geringer ist als diejenige des Halbleitersubstrates (36) und größer als diejenige der Epitaxieschicht (50).
5. Ein-Transistor-Speicherzelle nach einem der ^o Ansprüche 1 bis 4, gekennzeichnet dadurch, daß sich der erste Bereich (34) ein wenig in die Epitaxieschicht (50) hinein erstreckt.
6. Ein-Transistor-Speicherzelle nach einem der Ansprüche 1 bis 5, gekennzeichnet dadurch, daß sich « der zweite Bereich (40) von der einen Seite des V-förmigen Grabens (56) weg weiter erstreckt, um damit eine Leitung (42) zu bilden.
7. Anordnung mit Speicherzellen nach den Ansprüchen 1 bis 6 in einem hochohmigen Halbleitersubstrat mit darauf befindlicher Epitaxieschicht, die den gleichen Leitungstyp hat, die aber aus hochohmigerem Material besteht als das Halbleitersubstrat (36), gekennzeichnet dadui ch, daß die Speicherzellen in dem Halbleitersubstrat (36) im Abstand von einander angeordnet sind, wobei eine erste leitfähige Verbindung (44) als Adressenleitung die Gate-Elektroden (58) und eine zweite leitfähige Verbindung (42) als Bit-Leitung die Speicherzellen miteinander verbindet
8. Verfahren zur Herstellung einer Anordnung nach Anspruch 7. gekennzeichnet dadurch, daß ein Halbleitersubstrat (36) aus Material mit vorgegebener Verunreinigungskonzentration verwendet wird, dadurch, daß eine Vielzahl von im Abstund voneinander befindlichen eindiffundierten ersten Bereichen (34) in der oberen Oberfläche des Halbleitersubstrates (36) hergestellt werden, wobei diese Bereiche (34) zum Halbleitersubstrat (36) entgegengesetzten Leitungstypus haben, dadurch, daß eine Epitaxieschicht (50) auf dem Halbleitersubstrat (36) aufgebracht wird, die die ersten Bereiche (34) überdeckt und die denselben Leitungstypus wie das Material des Halbleitersubstrates (36) hai, dadurch, daß in der Epitaxieschicht (50) eine Vielzahl von zweiten Bereichen (40) erzeugt wird, die den gleichen Leitungstypus wie die ersten Bereich." (34) haben und sich jeweils im Abstand direkt oberhalb des (zugehörigen jeweiligen) ersten Bereiches (34) befinden, wobei außerdem Leitungsbahnen (42) ausgebildet sind, die zueinander ausgerichtete Gruppen der zweiten Bereiche (40) miteinander verbinden und so Bit-Leitungen (42) des Speichers (30) bilden und wooei für eine jede Speicherzelle (32) eine Rinne (56) gebildet wird, die sich durch den jeweiligen zweiten Bereich (40) hindurch in den jeweiligen ersten Bereich (34) hineinerstreckt, dadurch, daß jeweils eine Gateoxid-Schicht (58) auf wenigstens einer Wand des jeweiligen Rücksprungs (58) gebildet wiici, wobei sich diese Gateoxid-Schichten (als Torbereich) zwischen dem jeweiligen ersten und zweiten Bereich (34,40) erstrecken und dadurch, daß Kontakte (60) auf bzw. an den Torbereichen (58) in der jeweiligen Rinne (56) gebildet werden, die Kontakte (60) einzelner Speicherzellen (32) miteinander verbinden und so Adressenleitungen (44) des Speichers (30) bilden.
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