JPH073862B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH073862B2 JPH073862B2 JP13581583A JP13581583A JPH073862B2 JP H073862 B2 JPH073862 B2 JP H073862B2 JP 13581583 A JP13581583 A JP 13581583A JP 13581583 A JP13581583 A JP 13581583A JP H073862 B2 JPH073862 B2 JP H073862B2
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- semiconductor memory
- wiring
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- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 description 9
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、RAM(ランダム・アクセス・メモリ),ROM(リード
・オンリー・メモリ)等の半導体記憶装置を含むものに
有効な技術に関するものである。
ば、RAM(ランダム・アクセス・メモリ),ROM(リード
・オンリー・メモリ)等の半導体記憶装置を含むものに
有効な技術に関するものである。
RAM又はROMのような半導体記憶装置においては、ワード
線或いはデータ線,接地線は、メモリセルを構成する素
子のゲート電極と一体的に形成される導電性ポリシリコ
ン層或いはソース,ドレインと一体的に形成される拡散
層を用いることによって配線の高集積化を行うものであ
る。この場合、上記導電性ポリシリコン層や拡散層にあ
っては、そのシート抵抗値が30〜40Ω/□と大きいため
伝播遅延が大きくなる。
線或いはデータ線,接地線は、メモリセルを構成する素
子のゲート電極と一体的に形成される導電性ポリシリコ
ン層或いはソース,ドレインと一体的に形成される拡散
層を用いることによって配線の高集積化を行うものであ
る。この場合、上記導電性ポリシリコン層や拡散層にあ
っては、そのシート抵抗値が30〜40Ω/□と大きいため
伝播遅延が大きくなる。
そこで、これらの配線手段と平行に低抵抗値(数mΩ/
□)の金属配線層を形成しておいて、所定の間隔毎に両
者を接続することが考えられる。しかし、このようにす
ると、次のような問題の生じることが本願発明者によっ
て明らかにされた。すなわち、製造工程での欠陥等によ
り上記金属配線層に断線が生じた場合、断線部分から遠
端側の配線抵抗値が極端に大きくなってしまう。しか
し、電気的には上記比較的大きな抵抗値の導電性ポリシ
リコン層又は拡散層によって接続されている。このた
め、直流的な動作試験によって上記不良を検出すること
ができない。
□)の金属配線層を形成しておいて、所定の間隔毎に両
者を接続することが考えられる。しかし、このようにす
ると、次のような問題の生じることが本願発明者によっ
て明らかにされた。すなわち、製造工程での欠陥等によ
り上記金属配線層に断線が生じた場合、断線部分から遠
端側の配線抵抗値が極端に大きくなってしまう。しか
し、電気的には上記比較的大きな抵抗値の導電性ポリシ
リコン層又は拡散層によって接続されている。このた
め、直流的な動作試験によって上記不良を検出すること
ができない。
そこで、このような不良の選別を行うためには、交流的
な動作試験を行うことが必要になって、その選別が極め
て面倒なものとなる。特に、1チップマイクロコンピュ
ータのような大規模集積回路の内部メモリ回路にあって
は、外部から直接その動作試験を行うことができないの
で、交流的な動作試験を行ったとしても、高信頼性の評
価を行うことができない。
な動作試験を行うことが必要になって、その選別が極め
て面倒なものとなる。特に、1チップマイクロコンピュ
ータのような大規模集積回路の内部メモリ回路にあって
は、外部から直接その動作試験を行うことができないの
で、交流的な動作試験を行ったとしても、高信頼性の評
価を行うことができない。
この発明の目的は、信号線における伝播遅延時間を短く
するとともに、その評価を直流試験のみで行うことので
きる半導体集積回路装置を提供することにある。
するとともに、その評価を直流試験のみで行うことので
きる半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、分
割された回路ブロック内で所定の配線を比較的抵抗値の
大きな配線層により構成するとともに、これらの配線と
平行に配置され、上記回路ブロック毎の配線層と一点で
接続される金属配線層、例えばアルミニュウム層とによ
り1本の配線を構成するものである。
を簡単に説明すれば、下記の通りである。すなわち、分
割された回路ブロック内で所定の配線を比較的抵抗値の
大きな配線層により構成するとともに、これらの配線と
平行に配置され、上記回路ブロック毎の配線層と一点で
接続される金属配線層、例えばアルミニュウム層とによ
り1本の配線を構成するものである。
第1図には、この発明が適用される横型ROMの一実施例
の回路図が示されている。同図の各回路素子は、特に制
限されないが、公知のCMOS(相補型MOS)集積回路の製
造技術によって、単結晶シリコンのような半導体基板上
において形成される。
の回路図が示されている。同図の各回路素子は、特に制
限されないが、公知のCMOS(相補型MOS)集積回路の製
造技術によって、単結晶シリコンのような半導体基板上
において形成される。
図示しない相補アドレス信号を受けるアドレスデコーダ
X−DCRは、その相補アドレス信号に従ったメモリアレ
イM−ARYのワード線Wの選択信号を形成する。図示し
ない相補アドレス信号を受けるアドレスデコーダY−DC
Rは、その相補アドレス信号に従ったメモリアレイM−A
RYのデータ線Dを選択するためのカラムスイッチ回路の
選択信号を形成する。
X−DCRは、その相補アドレス信号に従ったメモリアレ
イM−ARYのワード線Wの選択信号を形成する。図示し
ない相補アドレス信号を受けるアドレスデコーダY−DC
Rは、その相補アドレス信号に従ったメモリアレイM−A
RYのデータ線Dを選択するためのカラムスイッチ回路の
選択信号を形成する。
上記メモリアレイM−ARYは、その代表として示されて
いる複数のワード線W0〜Wm及びデータ線D0〜Dnと、これ
らのワード線とデータ線との交叉点に記憶情報に従って
選択的に設けられた記憶用MOSFETQmと、上記各データ線
D0〜Dnと共通データ線CDとの間にそれぞれ設けられたカ
ラムスイッチMOSFETQ1〜Q3とにより構成される。上記メ
モリアレイM−ARYの記憶用MOSFETQmは、そのしきい値
電圧がワード線の選択レベルでオン状態となるもののみ
が示され、オフ状態か又はそのゲートないしドレインが
接続されないMOSFETを省略して示している。上記メモリ
アレイM−ARYにおいて、同じ行に配置された記憶用MOS
FETQmのゲートは、それぞれ対応するワード線W0〜Wmに
接続される。同じ列に配置された記憶用MOSFETQmのドレ
インは、それぞれ対応するデータ線D0〜Dnに接続され
る。特に制限されないが、これらの記憶用MOSFETQmとカ
ラムスイッチMOSFETQ1〜Q3は、nチャンネルMOSFETで構
成され、同じウェル領域内に形成される。
いる複数のワード線W0〜Wm及びデータ線D0〜Dnと、これ
らのワード線とデータ線との交叉点に記憶情報に従って
選択的に設けられた記憶用MOSFETQmと、上記各データ線
D0〜Dnと共通データ線CDとの間にそれぞれ設けられたカ
ラムスイッチMOSFETQ1〜Q3とにより構成される。上記メ
モリアレイM−ARYの記憶用MOSFETQmは、そのしきい値
電圧がワード線の選択レベルでオン状態となるもののみ
が示され、オフ状態か又はそのゲートないしドレインが
接続されないMOSFETを省略して示している。上記メモリ
アレイM−ARYにおいて、同じ行に配置された記憶用MOS
FETQmのゲートは、それぞれ対応するワード線W0〜Wmに
接続される。同じ列に配置された記憶用MOSFETQmのドレ
インは、それぞれ対応するデータ線D0〜Dnに接続され
る。特に制限されないが、これらの記憶用MOSFETQmとカ
ラムスイッチMOSFETQ1〜Q3は、nチャンネルMOSFETで構
成され、同じウェル領域内に形成される。
上記共通データ線CDは、センスアンプSAの入力端子に接
続され、読み出し信号のハイレベル/ロウレベルの判定
が行われる。
続され、読み出し信号のハイレベル/ロウレベルの判定
が行われる。
この実施例においては、特に制限されないが、その高速
読み出し動作化を図るため、共通データ線CDに設けられ
たプリチャージMOSFETQ4の他に、上記各データ線D0〜Dn
のそれぞれにもプリチャージMOSFETQ5〜Q7が設けられ
る。これらのプリチャージMOSFETQ4〜Q7は、特に制限さ
れないが、pチャンネルMOSFETで構成される。そして、
そのゲートにはプリチャージパルスpが共通に印加さ
れる。
読み出し動作化を図るため、共通データ線CDに設けられ
たプリチャージMOSFETQ4の他に、上記各データ線D0〜Dn
のそれぞれにもプリチャージMOSFETQ5〜Q7が設けられ
る。これらのプリチャージMOSFETQ4〜Q7は、特に制限さ
れないが、pチャンネルMOSFETで構成される。そして、
そのゲートにはプリチャージパルスpが共通に印加さ
れる。
第2図には、上記メモリアレイM−ARYを構成する配線
の具体的一実施例の回路図が示されている。この実施例
では、そのワード線と回路の接地線における伝播遅延時
間を短くするとともに、その不良検出を容易にするた
め、次のような構成にされる。
の具体的一実施例の回路図が示されている。この実施例
では、そのワード線と回路の接地線における伝播遅延時
間を短くするとともに、その不良検出を容易にするた
め、次のような構成にされる。
すなわち、特に制限されないが、代表として示されてい
るワード線W0,W1のように、同じ行に配置された4個の
記憶用MOSFETQmのゲートが、ゲート電極と一体的に形成
された導電性ポリシリコン層PSiによりそれぞれ共通接
続される。また、同一の行には、特に制限されないが、
第2層目のアルミニュウム層A12が平行に配置される。
そして、上記導電性ポリシリコン層PSiとアルミニュウ
ム層A12とは、一箇所(一点)で相互に接続される。
るワード線W0,W1のように、同じ行に配置された4個の
記憶用MOSFETQmのゲートが、ゲート電極と一体的に形成
された導電性ポリシリコン層PSiによりそれぞれ共通接
続される。また、同一の行には、特に制限されないが、
第2層目のアルミニュウム層A12が平行に配置される。
そして、上記導電性ポリシリコン層PSiとアルミニュウ
ム層A12とは、一箇所(一点)で相互に接続される。
また、上記4個の記憶用MOSFETQmのソース電極は、共通
の拡散層により構成されることによって共通に接続され
る。そして、データ線Dと同一の方向に走っている第1
層目のアルミニュウム層A11により構成された回路の接
地線GNDと一箇所(一点)で接続される。
の拡散層により構成されることによって共通に接続され
る。そして、データ線Dと同一の方向に走っている第1
層目のアルミニュウム層A11により構成された回路の接
地線GNDと一箇所(一点)で接続される。
また、同じ列に配置された記憶用MOSFETQmのドレイン
は、特に制限されないが、第1層目のアルミニュウム層
A11により構成されたデータ線D0〜D7にそれぞれ接続さ
れる。
は、特に制限されないが、第1層目のアルミニュウム層
A11により構成されたデータ線D0〜D7にそれぞれ接続さ
れる。
なお、この実施例回路の概略動作は、次の通りである。
メモリセルの記憶情報の読み出しに先立って、プリチャ
ージパルスpがロウレベルにされるので、プリチャー
ジMOSFETQ4〜Q7がオン状態となって、共通データ線CD及
び各データ線D0〜Dnを電源電圧VDDレベルにプリチャー
ジを行う。そして、上記プリチャージパルスpがハイ
レベルとなって、上記プリチャージMOSFETQ4〜Q7をオフ
状態とした後、アドレスデコーダX−DCR,Y−DCRによっ
てメモリセルの選択が行われる。選択されたメモリセル
は、書込みデータに従って、ワード線選択レベルに対し
て高いしきい値電圧を持つMOSFET(図示せず)か又は低
いしきい値電圧を持つMOSFETQmかであるので、そのオフ
/オン動作に従ってデータ線がハイレベル/ロウレベル
にされる。この読み出し信号は、カラムスイッチMOSFET
を通して共通データ線CDに現れる。
ージパルスpがロウレベルにされるので、プリチャー
ジMOSFETQ4〜Q7がオン状態となって、共通データ線CD及
び各データ線D0〜Dnを電源電圧VDDレベルにプリチャー
ジを行う。そして、上記プリチャージパルスpがハイ
レベルとなって、上記プリチャージMOSFETQ4〜Q7をオフ
状態とした後、アドレスデコーダX−DCR,Y−DCRによっ
てメモリセルの選択が行われる。選択されたメモリセル
は、書込みデータに従って、ワード線選択レベルに対し
て高いしきい値電圧を持つMOSFET(図示せず)か又は低
いしきい値電圧を持つMOSFETQmかであるので、そのオフ
/オン動作に従ってデータ線がハイレベル/ロウレベル
にされる。この読み出し信号は、カラムスイッチMOSFET
を通して共通データ線CDに現れる。
(1)金属配線層を用いて分割された回路素子毎に信号
を供給することによって、伝播遅延時間を小さくするこ
とができる。
を供給することによって、伝播遅延時間を小さくするこ
とができる。
(2)分割された回路素子間を接続する比較的抵抗値の
大きな配線手段と、伝播遅延時間を小さくするための金
属配線層とを一箇所で接続することによって、各回路ブ
ロックには常に金属配線層を介して所定の信号が供給さ
れる。したがって、金属配線層に断線箇所が生じると、
それより遠端側の回路ブロックには、信号が伝達されな
い。このことより、単なる直流動作試験のみによって、
伝播遅延を小さくするための金属配線層の不良を検出す
ることができるという効果が得られる。
大きな配線手段と、伝播遅延時間を小さくするための金
属配線層とを一箇所で接続することによって、各回路ブ
ロックには常に金属配線層を介して所定の信号が供給さ
れる。したがって、金属配線層に断線箇所が生じると、
それより遠端側の回路ブロックには、信号が伝達されな
い。このことより、単なる直流動作試験のみによって、
伝播遅延を小さくするための金属配線層の不良を検出す
ることができるという効果が得られる。
(3)上記(2)により、半導体集積回路装置の選別の
評価は、高速に且つ高信頼性のもとに行うことができる
という効果が得られる。
評価は、高速に且つ高信頼性のもとに行うことができる
という効果が得られる。
(4)上記(2)により、大規模集積回路の内部回路の
評価も比較的簡単に行うことができるという効果が得ら
れる。
評価も比較的簡単に行うことができるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。第2図の実施例回路に
おいて、同じ列に配置された複数個の記憶用MOSFETQmの
ドレインを共通の拡散層により形成しておいて、第1又
は第2層目の金属配線層で構成されたデータ線に一箇所
で接続するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。第2図の実施例回路に
おいて、同じ列に配置された複数個の記憶用MOSFETQmの
ドレインを共通の拡散層により形成しておいて、第1又
は第2層目の金属配線層で構成されたデータ線に一箇所
で接続するものであってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野である横型ROMのメモリ
アレイに適用した場合について説明したが、これに限定
されるものではなく、各種プログラマブルROM或いはス
タティック型又はダイナミック型RAMのメモリアレイ
(ワード線,データ線又は回路の接地線)の他、比較的
長い配線に多数の回路素子が接続される回路を含む半導
体集積回路装置に広く利用できるものである。
明をその背景となった利用分野である横型ROMのメモリ
アレイに適用した場合について説明したが、これに限定
されるものではなく、各種プログラマブルROM或いはス
タティック型又はダイナミック型RAMのメモリアレイ
(ワード線,データ線又は回路の接地線)の他、比較的
長い配線に多数の回路素子が接続される回路を含む半導
体集積回路装置に広く利用できるものである。
第1図は、この発明が適用される横型ROMの一実施例を
示す回路図、 第2図は、そのメモリアレイの一実施例を示す回路図で
ある。 X−DCR,Y−DCR……アドレスデコーダ、M−ARY……メ
モリアレイ、SA……センスアンプ
示す回路図、 第2図は、そのメモリアレイの一実施例を示す回路図で
ある。 X−DCR,Y−DCR……アドレスデコーダ、M−ARY……メ
モリアレイ、SA……センスアンプ
Claims (4)
- 【請求項1】複数のメモリセルと、複数の第1の配線手
段と、該第1の配線手段に対して平行に設けられ、かつ
能動素子を介さずに上記第1の配線手段と1箇所にて上
記第1の配線手段に接続され、上記第1の配線手段より
も抵抗値の小さなワード線とを有する半導体記憶装置で
あって、上記それぞれの第1の配線手段の上記接続点と
その端部との間には上記メモリセルを構成するトランジ
スタのゲートが複数個接続されてなるものであることを
特徴とする半導体記憶装置。 - 【請求項2】上記第1の配線手段はポリシリコンから構
成されてなり、上記ワード線はアルミニウムから構成さ
れていることを特徴とする特許請求の範囲第1項記載の
半導体記憶装置。 - 【請求項3】複数のメモリセルと、複数の第1の配線手
段と、該第1の配線手段に対して平行に設けられ、かつ
上記第1の配線手段に接続され、上記第1の配線手段よ
りも抵抗値の小さなワード線とを有する半導体記憶装置
であって、上記第1の配線手段の上記接続点とその端部
との間には上記メモリセルを構成するトランジスタのゲ
ートが複数個接続されてなるものであるとともに、上記
ワード線は上記第1配線手段のほぼ中点にて1箇所で上
記第1の配線手段と接続されることを特徴とする半導体
記憶装置。 - 【請求項4】上記第1の配線手段はポリシリコンから構
成されてなり、上記ワード線はアルミニウムから構成さ
れていることを特徴とする特許請求の範囲第3項記載の
半導体記憶装置。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13581583A JPH073862B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体記憶装置 |
FR848410206A FR2549997B1 (fr) | 1983-07-27 | 1984-06-28 | Dispositif a circuits integres a semiconducteurs, en particulier " memoires ram ou rom " |
GB08418407A GB2144268B (en) | 1983-07-27 | 1984-07-19 | A semiconductor integrated circuit array which facilitates continuity testing |
KR1019840004243A KR920008397B1 (ko) | 1983-07-27 | 1984-07-19 | 반도체 집적회로 장치 |
DE3427423A DE3427423C2 (de) | 1983-07-27 | 1984-07-25 | Integrierter Halbleiterspeicher |
IT22073/84A IT1176492B (it) | 1983-07-27 | 1984-07-26 | Dispositivo a circuito integrato a semiconduttori in particolare includenti dispositivi di memoria |
US07/041,759 US4782465A (en) | 1983-07-27 | 1987-04-21 | Semiconductor integrated circuit device with memory cells connected to a divided sub-word line |
US07/253,673 US4990992A (en) | 1983-07-27 | 1988-10-05 | Semiconductor integrated circuit device |
HK404/90A HK40490A (en) | 1983-07-27 | 1990-05-24 | A semiconductor integrated circuit device |
US07/564,594 US5061980A (en) | 1983-07-27 | 1990-08-09 | Semiconductor integrated circuit device |
US07/737,238 US5184202A (en) | 1983-07-27 | 1991-07-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13581583A JPH073862B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6028261A JPS6028261A (ja) | 1985-02-13 |
JPH073862B2 true JPH073862B2 (ja) | 1995-01-18 |
Family
ID=15160451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13581583A Expired - Lifetime JPH073862B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体記憶装置 |
Country Status (8)
Country | Link |
---|---|
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