JPS63146461A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63146461A JPS63146461A JP61293733A JP29373386A JPS63146461A JP S63146461 A JPS63146461 A JP S63146461A JP 61293733 A JP61293733 A JP 61293733A JP 29373386 A JP29373386 A JP 29373386A JP S63146461 A JPS63146461 A JP S63146461A
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- layer
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数個のメモリセルを隣接配置して構成す
る半導体記憶装置に関し、さらに詳しくは、半導体記憶
装置における高集積化に好適なメモリセル構造の改良に
係るものである。
る半導体記憶装置に関し、さらに詳しくは、半導体記憶
装置における高集積化に好適なメモリセル構造の改良に
係るものである。
従来例によるこの種の半導体記憶装置として。
こ−では、国際学会、アイ イー ディ エム１９８５
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ。
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ。
１９８５）の講演番号２９．４において提案された高集
積化ダイナミック型半導体記憶装置、こ−では、１個の
トランジスタと、１４１の情報電荷蓄積用キャパシタと
からなるメモリセルを隣接配置して構成する高集槍化ダ
イナミック型半導体記憶装置でのメモリセル構造を第２
図および第３図に示す。
積化ダイナミック型半導体記憶装置、こ−では、１個の
トランジスタと、１４１の情報電荷蓄積用キャパシタと
からなるメモリセルを隣接配置して構成する高集槍化ダ
イナミック型半導体記憶装置でのメモリセル構造を第２
図および第３図に示す。
第２図は同上従来例での半導体記憶装置におけるメモリ
セル構造を示す平面パターン図、第３図は同上第２図ｍ
−■線部の概要構成を示す断面図である。
セル構造を示す平面パターン図、第３図は同上第２図ｍ
−■線部の概要構成を示す断面図である。
すなわち、これらの従来例各図において、符号ｌは主面
上に掘込み溝６，６をそれぞれ隣接して掘込んだＰ型シ
リコン基板（あるいはＰ型ウェル）であり、このＰ型シ
リコン基板ｌ上には、Ｎ＋型型数散層２ａ２ｂ、絶縁酸
化膜３．第１の多結晶シリコン層４、および第２の多結
晶シリコン層５がそれぞれにａ層されている。
上に掘込み溝６，６をそれぞれ隣接して掘込んだＰ型シ
リコン基板（あるいはＰ型ウェル）であり、このＰ型シ
リコン基板ｌ上には、Ｎ＋型型数散層２ａ２ｂ、絶縁酸
化膜３．第１の多結晶シリコン層４、および第２の多結
晶シリコン層５がそれぞれにａ層されている。
そして、前記第１の多結晶シリコンＢ４には、一定電圧
が印加されて、隣接する各掘込みｙ４ｅ、ｓ面に形成さ
れた一方のＣ型拡散層２ａとの間に、情報蓄積のための
キャパシタがそれぞれに形成されており、また、第２の
多結晶シリコン層５は、この場合、駆動用トランジスタ
としてのＭＯＳ−ＦＥＴのゲート電極として作用し、先
の情報電荷蓄積用キャパシタでの電極としての一方の「
型拡散層２δをドレインに、かつ図示省略したＡｉ配線
とか第３の多結晶シリコン層などで形成されるビット線
にコンタクトさせた他方の「型拡散層２ｂをソースにし
、その間の導通を制御することによって、同情報電荷蓄
積用キャパシタに対する情報の読出し。
が印加されて、隣接する各掘込みｙ４ｅ、ｓ面に形成さ
れた一方のＣ型拡散層２ａとの間に、情報蓄積のための
キャパシタがそれぞれに形成されており、また、第２の
多結晶シリコン層５は、この場合、駆動用トランジスタ
としてのＭＯＳ−ＦＥＴのゲート電極として作用し、先
の情報電荷蓄積用キャパシタでの電極としての一方の「
型拡散層２δをドレインに、かつ図示省略したＡｉ配線
とか第３の多結晶シリコン層などで形成されるビット線
にコンタクトさせた他方の「型拡散層２ｂをソースにし
、その間の導通を制御することによって、同情報電荷蓄
積用キャパシタに対する情報の読出し。
書込みをなすようにしているのである。
なお、前記掘込み溝６については、これを深く掘れば掘
るほど、そのキャパシタ容量を大きくし得ることになる
。
るほど、そのキャパシタ容量を大きくし得ることになる
。
つまり、この従来例構成の場合にあっては、掘込み溝６
の利用により、微細化されたメモリセル面端内に、比較
的大容量の情報電荷蓄積用キャパシタを得られることか
ら、これによって、たとえメモリ面積、ひいてはチップ
面積を小さくしたとしても、動作余裕度が十分に広く、
かつα粒子などの放射線によって注入されるところの、
少数担体が惹き起す蓄積電荷の破壊、いわゆるソフトエ
ラーに対しても、十分なだけの記憶情報電荷を保持し得
るだけの容量をもつキャパシタを確保できるのである。
の利用により、微細化されたメモリセル面端内に、比較
的大容量の情報電荷蓄積用キャパシタを得られることか
ら、これによって、たとえメモリ面積、ひいてはチップ
面積を小さくしたとしても、動作余裕度が十分に広く、
かつα粒子などの放射線によって注入されるところの、
少数担体が惹き起す蓄積電荷の破壊、いわゆるソフトエ
ラーに対しても、十分なだけの記憶情報電荷を保持し得
るだけの容量をもつキャパシタを確保できるのである。
しかしながら、前記構成による従来例でのメモリセルに
おいては、一方で前記したような利点がある反面、隣接
する各掘込みｌＩ！１８，８面に形成されたＣ型拡散層
２ａ、２ｂが相互に比較的広い面積で対向しているため
に、これらそれぞれの「型拡散層２ａ、２ｂとＰ型シリ
コン基板１との間に生ずる空乏層の相互がつながる現象
、いわゆるパンチスルー現象による隣接セル間での蓄積
情報電荷の干渉が発生して、メモリセルの情報保持が悪
化すると云う不利がある。
おいては、一方で前記したような利点がある反面、隣接
する各掘込みｌＩ！１８，８面に形成されたＣ型拡散層
２ａ、２ｂが相互に比較的広い面積で対向しているため
に、これらそれぞれの「型拡散層２ａ、２ｂとＰ型シリ
コン基板１との間に生ずる空乏層の相互がつながる現象
、いわゆるパンチスルー現象による隣接セル間での蓄積
情報電荷の干渉が発生して、メモリセルの情報保持が悪
化すると云う不利がある。
そしてこれは、通常構造のＭＯＳ−ＦＥＴであってすら
、短チヤネル化により顕著になるパンチスルー現象が、
掘込み溝８の形成に伴ない、 （ａ）、 ＭＯＳ−ＦＥＴのソース／ドレインに相当す
るＮ＋拡散層２ａ、２ｂの対向面積が増加すること。
、短チヤネル化により顕著になるパンチスルー現象が、
掘込み溝８の形成に伴ない、 （ａ）、 ＭＯＳ−ＦＥＴのソース／ドレインに相当す
るＮ＋拡散層２ａ、２ｂの対向面積が増加すること。
（ｂ）、 ｐ型シリコン基板ｌ中での掘込み深さが深
くなるほど、Ｐ型不純物の濃度が薄くなって空乏層が広
がり易くなること。
くなるほど、Ｐ型不純物の濃度が薄くなって空乏層が広
がり易くなること。
（Ｃ）、相互に空乏層の延びる方向に隣接空乏層が存在
すること。
すること。
などの理由により、著しくなることで説明し得るのであ
る。
る。
従って、このような掘込み溝型のメモリセルでは、その
微細化が困難であり、対応策として、 Ｐ型シリコン基
板ｌの不純物濃度を増すことで、空乏層の広がりを小さ
くしたり、または、エピタキシャル成長基板を採用する
などの手段が試みられているのであるが、その何れも、
例えば接合破壊を惹き起す程度までの濃度を必要とする
とか、トランジスタのしきい値電圧の制御が困難になる
とか、あるいは、基板の価格が割高になり、かつ製造プ
ロセスが複雑になるとかなどのそれぞれに好ましくない
問題点を有するものであった。
微細化が困難であり、対応策として、 Ｐ型シリコン基
板ｌの不純物濃度を増すことで、空乏層の広がりを小さ
くしたり、または、エピタキシャル成長基板を採用する
などの手段が試みられているのであるが、その何れも、
例えば接合破壊を惹き起す程度までの濃度を必要とする
とか、トランジスタのしきい値電圧の制御が困難になる
とか、あるいは、基板の価格が割高になり、かつ製造プ
ロセスが複雑になるとかなどのそれぞれに好ましくない
問題点を有するものであった。
この発明は従来のこのような問題点を解消するためにな
されたものであって、その目的とするところは、高集積
化によっても、隣接セル間に蓄積される情報電荷の干渉
が少なく、しかも十分な容量の情報電荷蓄積用キャパシ
タを構成し得る。この種の掘込み溝型の半導体記憶装置
を提供することである。
されたものであって、その目的とするところは、高集積
化によっても、隣接セル間に蓄積される情報電荷の干渉
が少なく、しかも十分な容量の情報電荷蓄積用キャパシ
タを構成し得る。この種の掘込み溝型の半導体記憶装置
を提供することである。
〔問題点を解決するための手段〕
前記目的を達成するために、この発明に係る半導体記憶
装置は、隣接するメモリセルにおいて。
装置は、隣接するメモリセルにおいて。
その一方の容量を、基板内に掘込んだ掘込み溝の内面に
形成させるようにし、かつ他方の容量を、多層に形成し
た多結晶シリコン膜の層間に形成させるようにしたもの
である。
形成させるようにし、かつ他方の容量を、多層に形成し
た多結晶シリコン膜の層間に形成させるようにしたもの
である。
すなわち、この発明においては、隣接するメモリセルの
一方を単純な掘込み溝型セル、他方を多層の多結晶シリ
コン膜による積上げ型セルによってそれぞれ形成するこ
とにより、隣接セル相互間の空乏層がつながって電気的
に導通するパンチスルー現象での情報電荷の消失とか、
隣接セル相互間での電気的干渉を防止し得るのである。
一方を単純な掘込み溝型セル、他方を多層の多結晶シリ
コン膜による積上げ型セルによってそれぞれ形成するこ
とにより、隣接セル相互間の空乏層がつながって電気的
に導通するパンチスルー現象での情報電荷の消失とか、
隣接セル相互間での電気的干渉を防止し得るのである。
以下、この発明に係る半導体記憶装置の一実施例につき
、第１図を参照して詳細に説明する。
、第１図を参照して詳細に説明する。
第１図はこの実施例を適用した半導体記憶装置における
メモリセル構成の要部を示す断面図である。
メモリセル構成の要部を示す断面図である。
この第１図実施例においても、符号ｌは主面上に１個の
掘込み溝Ｂを掘込み形成したＰ型シリコン基板（あるい
はＰ型ウェル）であり、２ａ、２ａおよび２ｂ、２ｂは
掘込み溝８の内面を含むＰ型シリコン基板ｌ上に形成さ
れて、駆動用トランジスタとしてのＭＯＳ−ＦＥＴのド
レインおよびソースとなるＮ＋型型数散層３は絶縁酸化
膜、４は掘込み溝８の内面拡散層２ａとの間で、一方の
掘込み溝型メモリセルのキャパシタを形成して、固定電
位に接続される第１の多結晶シリコン層である。
掘込み溝Ｂを掘込み形成したＰ型シリコン基板（あるい
はＰ型ウェル）であり、２ａ、２ａおよび２ｂ、２ｂは
掘込み溝８の内面を含むＰ型シリコン基板ｌ上に形成さ
れて、駆動用トランジスタとしてのＭＯＳ−ＦＥＴのド
レインおよびソースとなるＮ＋型型数散層３は絶縁酸化
膜、４は掘込み溝８の内面拡散層２ａとの間で、一方の
掘込み溝型メモリセルのキャパシタを形成して、固定電
位に接続される第１の多結晶シリコン層である。
また、５はそれぞれにワード線として、個々のキャパシ
タにおける情報電荷の移動制御用のＭＯ！９−ＦＥＴの
ゲート電極を形成する第２の多結晶シリコン層、７は前
記第１の多結晶シリコン層４との間で、他方の植上げ型
メモリセルのキャパシタを形成して、コンタクト孔８に
より前記「型拡散層２ａに接続される第３の多結晶シリ
コン層、９はビット線として、コンタクト孔ｌＯにより
前記Ｎ＋型型数散層ｂに接続される金属配線である。
タにおける情報電荷の移動制御用のＭＯ！９−ＦＥＴの
ゲート電極を形成する第２の多結晶シリコン層、７は前
記第１の多結晶シリコン層４との間で、他方の植上げ型
メモリセルのキャパシタを形成して、コンタクト孔８に
より前記「型拡散層２ａに接続される第３の多結晶シリ
コン層、９はビット線として、コンタクト孔ｌＯにより
前記Ｎ＋型型数散層ｂに接続される金属配線である。
すなわち、この実施例構造においては、隣接するメモリ
セルの一方を、掘込み溝８の内面拡散層２ａと第１の多
結晶シリコン層４とによる掘込み溝型セルとし、他方を
、第１の多結晶シリコン層４と第３の多結晶シリコン膜
７とによる積上げ型セルとして、それぞれに形成させる
ので、従来例構造でのような、近接するＮ型拡散層２ａ
、２ａの相互がＰ型シリコン基板！の深さ方向に拡がっ
て、比較的広い面積で対向する構成が解消され、かつ相
互に空乏層の延びる方向に隣接空乏層が存在しないため
に、空乏層相互がつながって電気的に導通するパンチス
ルー現象、これに伴なう情報電荷の消失とか、隣接セル
相互間での電気的干渉などを防止できるのであり、また
、掘込み溝型セルの直上に、その多結晶シリコン層を利
用して積上げ型セルを形成するので、結果的には、１ビ
ット分のキャパシタ形成面積内に２ビット分のキャパシ
タを形成できて装置の高集積化が可能になるのである。
セルの一方を、掘込み溝８の内面拡散層２ａと第１の多
結晶シリコン層４とによる掘込み溝型セルとし、他方を
、第１の多結晶シリコン層４と第３の多結晶シリコン膜
７とによる積上げ型セルとして、それぞれに形成させる
ので、従来例構造でのような、近接するＮ型拡散層２ａ
、２ａの相互がＰ型シリコン基板！の深さ方向に拡がっ
て、比較的広い面積で対向する構成が解消され、かつ相
互に空乏層の延びる方向に隣接空乏層が存在しないため
に、空乏層相互がつながって電気的に導通するパンチス
ルー現象、これに伴なう情報電荷の消失とか、隣接セル
相互間での電気的干渉などを防止できるのであり、また
、掘込み溝型セルの直上に、その多結晶シリコン層を利
用して積上げ型セルを形成するので、結果的には、１ビ
ット分のキャパシタ形成面積内に２ビット分のキャパシ
タを形成できて装置の高集積化が可能になるのである。
以上詳述したように、この発明によれば、１個のトラン
ジスタと、１個の情報電荷蓄積用キャパシタとからなる
メモリセルを隣接配置して構成する半導体記憶装置にお
いて、隣接するメモリセルの一方を、掘込み溝の内面拡
散層と第１の多結晶シリコン層とによる掘込み溝型セル
とし、同隣接するメモリセルの他方を、第１の多結晶シ
リコン層と第３の多結晶シリコン膜とによる積上げ型セ
ルとしであるため、隣接セル相互間でのパンチスルー現
象、電気的干渉などを防止でき、また、掘込み溝型セル
の直上に積上げ型セルを形成するので、同−形成面積内
に隣接するメモリセルの相互を積層形成できて、装置の
高集積化を図り得るなどの優れた特長がある。
ジスタと、１個の情報電荷蓄積用キャパシタとからなる
メモリセルを隣接配置して構成する半導体記憶装置にお
いて、隣接するメモリセルの一方を、掘込み溝の内面拡
散層と第１の多結晶シリコン層とによる掘込み溝型セル
とし、同隣接するメモリセルの他方を、第１の多結晶シ
リコン層と第３の多結晶シリコン膜とによる積上げ型セ
ルとしであるため、隣接セル相互間でのパンチスルー現
象、電気的干渉などを防止でき、また、掘込み溝型セル
の直上に積上げ型セルを形成するので、同−形成面積内
に隣接するメモリセルの相互を積層形成できて、装置の
高集積化を図り得るなどの優れた特長がある。
第１図はこの発明の一実施例を適用した半導体記憶装置
におけるメモリセル構成の要部を示す断面図であり、ま
た第２図は同上従来例での半導体記憶装置におけるメモ
リセル構造を示す平面パターン図、第３図は同上第２図
ｍ−ｍ線部の概要構成を示す断面図である。 １・・０Ｐ型シリコン基板、２ａ、２ｂ・・・・「型拡
散層、３・・・・絶縁酸化膜、４・・・・第１の多結晶
シリコン層、５・・・・第２の多結晶シリコン層、６・
・・・掘込み溝、７・・・・第３の多結晶シリコン層、
８・・・・金属配線。
におけるメモリセル構成の要部を示す断面図であり、ま
た第２図は同上従来例での半導体記憶装置におけるメモ
リセル構造を示す平面パターン図、第３図は同上第２図
ｍ−ｍ線部の概要構成を示す断面図である。 １・・０Ｐ型シリコン基板、２ａ、２ｂ・・・・「型拡
散層、３・・・・絶縁酸化膜、４・・・・第１の多結晶
シリコン層、５・・・・第２の多結晶シリコン層、６・
・・・掘込み溝、７・・・・第３の多結晶シリコン層、
８・・・・金属配線。
Claims (1)
- １個のトランジスタと、１個の情報電荷蓄積用キャパ
シタとからなるメモリセルを隣接配置して構成する半導
体記憶装置において、前記隣接するメモリセルの一方の
キャパシタを、基板に掘込んだ掘込み溝内面の拡散層と
第１の多結晶シリコン層との間で形成させ、また、第２
の多結晶シリコン層は、前記トランジスタのゲート電極
として作用させ、さらに、他方のキャパシタを、前記第
１の多結晶シリコン層と第３の多結晶シリコン層との間
で形成させたことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293733A JPS63146461A (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
| US07/132,645 US4896197A (en) | 1986-12-10 | 1987-12-08 | Semiconductor memory device having trench and stacked polysilicon storage capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293733A JPS63146461A (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146461A true JPS63146461A (ja) | 1988-06-18 |
Family
ID=17798537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293733A Pending JPS63146461A (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4896197A (ja) |
| JP (1) | JPS63146461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165670A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | 半導体装置 |
| FR2651374A1 (fr) * | 1989-08-31 | 1991-03-01 | Gold Star Electronics | Cellule de memoire a acces aleatoire (dram) comportant un condensateur en pile, et procede de production de celle-ci. |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0770618B2 (ja) * | 1989-05-22 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR930007194B1 (ko) * | 1990-08-14 | 1993-07-31 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| JP3272517B2 (ja) * | 1993-12-01 | 2002-04-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
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| US5998822A (en) * | 1996-11-28 | 1999-12-07 | Nippon Steel Semiconductor Corp. | Semiconductor integrated circuit and a method of manufacturing the same |
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| US6294436B1 (en) | 1999-08-16 | 2001-09-25 | Infineon Technologies Ag | Method for fabrication of enlarged stacked capacitors using isotropic etching |
| KR20010073289A (ko) * | 2000-01-13 | 2001-08-01 | 윤종용 | 디램 소자 |
| US6706608B2 (en) * | 2001-02-28 | 2004-03-16 | Micron Technology, Inc. | Memory cell capacitors having an over/under configuration |
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| US8631981B2 (en) * | 2009-10-30 | 2014-01-21 | Nisim Zusman | Holster and locking device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
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