DE2841453C2 - Halbleiterspeicherzelle - Google Patents

Description

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Die Erfindung betrifft eine Halbleiterspeicherze"e, insbesondere eine Ein-Transistor-Speicherzelle.

Die für die meisten dynamischen Halbleiterspeicher mit wahlfreiem Zugriff verwendete Ein-Transistor-Speicherzelle beruht auf dem Prinzip der Ladungsspeicherung auf einem kapazitiven Element, wobei die Ladung in den Kondensator durch den einen Transistor der Zelle eingeführt wird. Um die Dichte der Speicherzellen auf jedem Halbleiterchip optimal zu machen, ist es wünschenswert, daß die Größe jeder Zelle möglichst klein ist. Die Größe einer Zelle hängt im wesentlichen von dem Bereich ab, der zur Speicherung einer gegebenen Ladungsmenge erforderlich ist, wobei diese Menge bestimmt wird durch die Empfindlichkeit der zugehörigen Ladungsabfühleinrichtung, die umgekehrt proportional der auf die Einheitsfläche bezogenen Kapazität der Zelle ist. Daher wird ein möglichst großer Kapazitätswert pro Einheitsfläche angestrebt eo

Bei einer typischen Ein-Transistor-Speicherzelle wird ein MOS-Kondensator verwendet, dessen Kapazitätswert aus der Parallelschaltung von zwei Kapazitäten zusammengesetzt ist: 1. aus der Kapazität zwischen der Feldabschirmung und der Inversionsschicht (»Oxidka- es pazität«) und 2. der Sperrschichtkapazität zwischen der Inversionsschicht und dem Substrat. Bei typischen Betriebsspannungen ist die Oxidkapazität im allgemeinen viel größer als die Sperrschichtkapazität, insbesondere wenn leicht dotierte Substrate verwendet werden, um den Kapazitätswert und den Transistorkörpereffekt auf andere Teile der Schaltung zu vermindern. Die Zellengröße, die bei herkömmlichen Einrichtungen zur angemessenen Ladungsspeicherung erforderlich ist, ist relativ groß.

Durch den kennzeichnenden Teil von Anspruch 1 wird bei einer Halbleiterspeicherzelle gemäß dem Oberbegriff erfindungsgemäß die Aufgabe gelöst, daß die Speicherdichte erhöht wird.

Gemäß einer bevorzugten Ausführungsform wird eine Speicherzelle vorgesehen, bei welcher die Sperrschichtkapazität des MOS-Kondensators gesteigert wird, indem die Dotierungskonzentration des Substrates lokal erhöht wird.

Gemäß anderen bevorzugten Ausführungsbeispielen kann das Substrat auch neben der Substrat/Isolationsgrenzschicht mit Ionen des entgegengesetzten Leitfähigkeitstyps dotiert werden, um einen Diodenübergang in dem Substrat auszubilden. Die wirksame Kapazität der Speicherzelle entspricht daher der Kapazität an der Isolationsschicht parallel zu der Kapazität der Sperrschicht oder des Diodenübergangs.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfindung anhand der Zeichnungen erläutert; es zeigt

F i g. 1 eine Spefcherzelle gemäß einer bevorzugten Ausführungsform der Erfindung,

F i g. 2 ein Ersatzschaltbild der Speicherzelle gemäß

il

In F i g. 1 ist eine bevorzugte Ausführungsform der Speicherzelle mit einem Halbleitersubstrat 11 dargestellt welches beispielsweise aus Silizium bestehen kann. Zur Erläuterung werde angenommen, daß das Substrat 11 aus Silizium vom P-Leitfähigkeitstyp besteht, welches beispielsweise erhalten werden kann, indem Silizium mit Bor bei einer Konzentration von etwa 2 χ 10¹⁵ cm~³ dotiert wird Es versteht sich, daß die Speicherzelle auch auf einem Subsoil vom N-Leitfähigkeitstyp hergestellt werden kann, indem anstelle der erläuterten Dotierungsmittel entsprechende andere Dotierungssubstanzen verwendet werden.

Durch Dotierung des Substrates 11 wird ein lateraler Schalttransistor 12 gebildet, der eine source-Zone 13 vom N+-Typ und eine drain-Zone 15 vom N+-Typ aufweist Beispielsweise reicht die Dotierung mit Phosphor bei einer Konzentration von etwa 10" cm-³. Über einer Isolierschicht 19 liegt eine Steuerelektrode 17, die beispielsweise aus Polysilizium oder einer dünnen metallischen Schicht bestehen kann. Die Isolierschicht 19 ist vorzugsweise eine Schicht aus S1O2 von etwa 0,05 μΐπ bis 0,1 μπι Stärke. Die drain-Zone 15 verbindet den Schalttransistor 12 mit einem Ladungsspeicherabschnitt 16 der Speicherzelle. Es ist auch möglich, eine zweite Schicht aus Polysilizium zu verwenden, in welchem Fall die drain-Zone 15 fortgelassen werden kann, ohne den Betrieb der Zelle grundlegend zu ändern. Der Kondensator 16 enthält eine metallische oder aus Polysilizium bestehende Steuerelektrode 21, die von dem Substrat 11 durch eine Isolierschicht 23 getrennt ist, wobei die Steuerelektrode 17 und die Isolierschicht 19 der Steuerelektrode 21 bzw. Isolierschicht 23 ahnlich sind.

Bei herkömmlichen Ein-Transistor-Speicherzellen würde eine Spannung an die Steuerelektrode 21 angelegt, um eine Sperrschicht an der Oberfläche des Substrates 11 zu erzeugen. Die Spannung wäre

hinreichend hoch, um eine Inversionsschicht zu bilden, so daß die ladungsspeicherung an der Oberfläche des Substrates 11 durch Verwendung der Oxidkapazität (zwischen der Steuerelektrode 21 und der Inversionsschicht) parallel zu der Kapazität der Sperrschicht zwischen der Inversionsschicht und dem Substrat 11 erzeugt würde.

Nunmehr wird eine Zone 25, welche sich im Abstand von 1 μιπ in das Substrat Ii von der Isolations/Substrat-Grenzschicht erstreckt, lokal dotiert, um eine Zone vom ι ο P⁺-Leitfähigkeitstyp zu erzeugen, wodurch die Breite der Sperrschicht verringert und die Kapazität pro Einheitsfläche entsprechend erhöht wird. Bei einigen bevorzugten Ausfuhrungsbeispielen wird zusätzlich eine Zone 27 zwischen der Zone 25 und der Isolationsschicht 23 (d.h. nahe der Oberfläche des Substrates 11) dotiert, um eine Oberflächenzone vom N+-Leitfähigkeitstyp zu erzeugen, so daß ein PN-Übergang 29 an der Grenzfläche der Bereiche 25 und 27 gebildet wird. Die Ladung wird daher auf einem Kondensator gespeichert, der aus der Oxidkapazität parallel zu der Kapazität des PN-Obergangs 23 gebildet ist, wie aus F i g. 2 hervorgeht

Bei einer bevorzugten Ausführungsform werden die Zonen 25 und 27 durch Ionenimplantation mittels Bor 2s bzw. Arsen gebildet Eine Dosierung der Bor-Implantation im Bereich von 1 χ 10¹³ cm"² bis SxIO¹³ cm-² hat zu guten Ergebnissen geführt Die Arsen-Dotierung, welche den Bereich 27 vom N⁺-Leitfähigkeitstyp bildet, erstreckt sich bis zu einer Tiefe von etwa 0,5 μπι bei einer hinreichend hohen Konzentration, um effektiv als Zone vom N+-Leitfähigkeitstyp zu wirken. Wie sich für den Fachmann ergibt, können andere Dotierungstechniken, beispielsweise die Diffusionstechnik, verwendet werden, um die erforderlichen Dotierungsprofile zu erhalten.

In Fi g. 2 wird eine logische »1« oder »0« durch eine Spannung auf einer Bit-Leitung 31 dargestellt Eine der Steuerelektrode 17 zugeführte Steuerspannung V* steuert die Lese- und Schreibyorgänge der Zeile. Wenn Vq hoch ist (etwa 12 V) bei der Anordnung gemäß F i g, 1, wird ein Kanal zwischen der source-Zone 13 und der drain-Zone 15 ausgebildet, so daß die Ladung auf der Bit-Leitung 31 an den Kondensator 16 übertragen werden kann. Die Steuerelektrode 21 wird durch die Spannung Vs auf eine konstante Spannung bezüglich des Substrates 11 gebracht, so daß die den Logikzustand darstellende Ladung in der Parallelschaltung der Oxidkapazität und der Kapazität des PN-Übergangs gespeichert wird. Wenn die Zone 27 vom N+-Leitfähigkeitstyp ausgelassen wird, erfolgt die Speicherung in der Parallelschaltung der Oxidkapazität und der Sperrschichtkapazität

Die Speicherzelle wird »gelesen«, indem die Spannung V* den hohen Wert annimmt, so daß die in der parallel geschalteten Kapazität gespeicherte Ladung mit der Bit-Leitung 31 durch den Schalttransistor 12 aufgeteilt wird. Die Änderung der Spannung auf der Bitleitung ist proportional der gespeicherten Ladung und kann als logische »1« oder ) fische »0« abgefühlt werden.

Der vorstehend erläuterte Aufbau mit doppelter Implantation hat zu einer beträchtlichen Reduzierung der Chipfläche pro gespeicherter Ladungsmenge geführt, wodurch gleichzeitig die Dichte der Speicherzellen auf jedem Halbleiterchip erhöht wird.

Es wird somit eine Ein-Transisior-Speicherstelle geschaffen, bei welcher die Sperrschichtkapazität eines MOS-Kondensators erhöht wird, indem lokal die Konzentration der Substratdotierung verstärkt wird. Bei bevorzugten Ausführungsformen kann das Substrat auch neben der Substrat/Isolations-Grenzfläche mit Ionen vom geeigneten Leitfähigkeitstyp dotiert werden, um einen Diodenübergang in dem Substrat auszubilden. Die effektive Kapazität der Speicherzelle entspricht daher der Kapazität der Isolierschicht parallel zu der wesentlich erhöhten Kapazität der Sperrschicht oder des Diodenübergangs.

Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Halbleiterspeicherzelle mit einem Substrat (11) aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps, einer Isolierschicht (23) auf einem Abschnitt des Substrates, einer elektrisch leitfähigen Steuerelektrode (21) auf der Isolierschicht, sowie einem Steuertransistor (12) zum Einführen von Ladung in die Zelle zwecks Darstellung eines Logikzustandes und zum Abfühlen der Ladung in dieser Zelle zwecks Anzeige eines durch diese Ladung dargestellten Logikzustandes, gekennzeichnet durch eine verstärkte Zone (25) des ersten Leitfähigkeitstyps mit höherer Leitfähigkeit !5 als das Substrat, welche sich unterhalb der elektrisch leitfähigen Steuerelektrode und von der Isolierschicht in das Substrat hinein erstreckt

2. Halbleiterspeicherzelle nach Anspruch 1, gekennzeichnet durch eine Oberflächenzone (27) eines zweiten dem ersten entgegengesetzten HaIbleitertyps, welcher sich zwischen der Isolierschicht (23) und der verstärkten Zone (25) befindet

3. Halbleiterspeicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß der Steuertransistor ein zusätzliches Paar von Oberflächenzonen (13,15) des zweiten Leitfähigkeitstyps in dem Substrat (11), eine zusätzliche Isolierschicht (19) auf einem Abschnitt des Substrates zwischen dem Paar Oberflächenzonen und eine zusätzliche elektrisch leitfähige Steuerelektrode (17) auf der zusätzlichen Isolierschic!", aufweist

4. Halbleiterspeicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß das Substrat (11) aus einem Halbleitermaterial vom P-Typ, die verstärkte Zone (27) aus einem Halbleitermaterial vom P+-Typ und die Oberflächenzone aus einem Halbleitermaterial vom N+-Typ besteht