JPS5853512B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPS5853512B2
JPS5853512B2 JP51014568A JP1456876A JPS5853512B2 JP S5853512 B2 JPS5853512 B2 JP S5853512B2 JP 51014568 A JP51014568 A JP 51014568A JP 1456876 A JP1456876 A JP 1456876A JP S5853512 B2 JPS5853512 B2 JP S5853512B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description

【発明の詳細な説明】 この発明はＭＯ８型ダイナミックランダムアクセスメモ
リを構成する半導体記憶装置の製造方法に関する。
一般にランダムアクセスメモリ（ＲＡＭ）を半導体基板
上に形成する場合、個々のメモリセルの占有面積がメモ
リチップの全面積のほとんどを占める。
最近のＭＯ８型半導体記憶装置では記憶容量を高めるた
めに、単一メモリセルの占有面積が小さく構造の簡単な
ビット当り１個のトランジスタと１個のキャパシタとよ
りなる謂るｌトランジスタ／セル方式が主流となり広く
用いられている。
この発明は、ｌトランジスタ／セル方式の半導体記憶装
置とりわけＭＯＳ型のダイナミックＲＡＭを構成するメ
モリセルの占有面積を縮小しかつメモリセルとアドレス
線とのコンタクトを改良して、同一チップ面積内により
多くの情報を蓄積できかつ製造歩留りの向上をなしうる
ようにしたものである。
第１図に、メモリセルの一例としてｌトランジスタ／セ
ル方式の半導体記憶装置の一部分を示す回路構成図が示
されている。
図中、Ｔｒは読出し書込みのためのトランジスタ、Ｃ８
は情報を蓄えるためのキャパシタ、ＡＬはトランジスタ
Ｔｒのゲート電極と接続されるアドレス線、ＤＬはデー
タ線を示している。
そして、上記トランジスタＴｒがデータ線ＤＬとキャパ
シタＣｓの一方電極との間を接続して、キャパシタＣｓ
の他方電極が電源端子Ｔと接続される。
このメモリセルの構成は、キャパシタＣｓに流入あるい
は流出する電荷を上記トランジスタＴｒが制御して読出
し書込みを行なえるようにしたものである。
このメモリセルは、従来では第２図に平面パターンとし
て示されるような形で集積回路として実現されている。
たとえばシリコン基板面で考えると、１１，１□は基板
と反対導電型の不純物拡散層、２８，２□はシリコン酸
化膜などの絶縁膜を介して基板上に形成された多結晶シ
リコン層、３は多結晶シリコン層、２１，２□表面を含
め全面を酸化膜で被った後に形成した金属配線、４は上
記多結晶シリコン層２２と金属配線３とを接続するため
のコンタクト孔を示している。
第１図とこの第２図とは、不純物拡散層１１がデータ線
ＤＬと、多結晶シリコン層２１がキャパシタＣｓの一方
電極と、不純物拡散層１２がキャパシタＣｓの他方電極
とトランジスタＴｒとを結ぶ配線、多結晶シリコン層２
２がトランジスタＴｒのゲート電極と、そして金属配線
がアドレス線ＡＬとそれぞれ対応する。
そして、上記多結晶シリコン層２１，２□内で破線にて
示す領域は、その直下の絶縁膜が他の領域に較べて薄く
形成されていることを示しており、それぞれがキャパシ
タＣ５１トランジスタＴｒ領域となっている。
通常は多結晶シリコン層２１を最高電圧に接続し、シリ
コン基板表面に反転層を生じさせて、この反転層−薄い
絶縁膜−多結晶シリコン層２１間で所定の容量のキャパ
シタＣｓが形成される。
このように第１図のメモリセルを第２図の構造すなわち
ゲート電極に多結晶シリコン層を用いた、シリコンゲー
ト構造で形成する場合、次の様な２つの欠点が生じる。
第１に、上記トランジスタＴｒはアドレス線ＡＬとなる
金属配線３とゲート電極によって接続されていて、この
ゲート電極となる多結晶シリコン層２□との間で電気的
接続を得るためには１個のメモリセルにおいて１個のコ
ンタクト孔４を必要としている。
このため、メモリ容量が大きくなればなるほど、半導体
基板上でのコンタクト孔の数も増加し、しかも集積度を
高くするためにコンタクト孔４の大きさはますます微細
化を要求されるから、製造歩留りはこの面で低下するこ
とを避けることができない。
またζ第２の欠点としては、第２図のメモリセルの製造
では上記トランジスタＴｒとキャパシタＣ５とが同一の
工程で作られ、多結晶シリコン層２３，２□は全面被覆
形成された後にマスクを使用してエツチングされる。
したがって、トランジスタＴｒのゲート電極とキャパシ
タＣｓの一方電極とを確実に分離するためには、多結晶
シリコン層２．と２□との間隔が少くとも５μ程度なく
てはならない。
これはマスクパターンによるエツチング分離の現状にお
ける限界値であって、トランジスタＴｒとキャパシタＣ
ｓとの間にこうした空間が無駄に存在することは第１の
欠点に加えるにさらに集積度を上げるうえで好ましくな
い。
この発明はこうした点に鑑みなされており、トランジス
タＴｒのゲート電極とキャパシタＣｓの一方電極との分
離を確実になしかつその間隔を十分に狭くして単一のメ
モリセルの占有面積を縮小して集積度を高めるとともに
、２個のメモリセルに対して単一のコンタクト孔でアド
レス線と接続しうるようにして製造歩留りの向上を可能
にした半導体記憶装置の製造方法を提供することを目的
とする。
以下、図面を参照してこの発明の一実施例を説明する。
第３図には、この発明の方法により製造されるメモリセ
ルとして、第１図の回路構成図と対応するメモリセルの
平面パターンが示されている。
ここでは、第２図の従来例との比較を明白に行なうため
に、データ線ＤＬ、アドレス線ＡＬ。
トランジスタＴ「、キャパシタＣｓを形成している各部
分の参照番号１．．１．．２．．２□、３，４に対応さ
せて、不純物拡散層１１、第１．第２の多結晶シリコン
層１２１．１２□金属配線１３、コンタクト孔１４が示
されている。
この発明の特徴は、第２図と第３図との比較から理解さ
れる通り、平面的にはキャパシタＣｓの一方電極となる
第１の導体つまり多結晶シリコン層１２１とトランジス
タＴｒのゲート電極となる第２の導体つまり多結晶シリ
コン層１２□とが積重配置されていて、トランジスタＴ
ｒとキャパシタＣｓとの間隔が平面的には零に近くなっ
ていることである。
この実施例の側断面構造は第４図ｆに示されている。
第４図ａ ＝ ｆには上記メモリセルの製造工程の一例
を示している。
ここでは第１．第２の導体としてともに多結晶シリコン
が使われるが、第１の導体は適当な方法によって絶縁体
に変換できるものであればよく、第２の導体は導電性を
もてばよく多結晶シリコンには限られない。
第、４図ａでは、まず半導体基板１０の表面にたとえば
Ｓ ｉ０２の絶縁膜１５が形成される。
この絶縁膜１５は、上記トランジスタＴｒ、キャパシタ
Ｃｓおよびデータ線ＤＬとなる不純物拡散層１１に相当
する部分を他の部分の絶縁膜にくらべて薄く形成される
。
その後、キャパシタＣｓを形成するために、第１層の多
結晶シリコン層１２．を蒸着により積層して必要な部分
のみを残してエツチング除去する。
この多結晶シリコン層１２１には導電性をもたせるため
に蒸着後に不純物を拡散したり、最初から不純物添加型
多結晶シリコンを使用する。
第４図すでは、上記多結晶シリコン層１２１の上面を気
相成長法等によって絶縁膜１６で被い、後にこの上に形
成される配線部の浮遊容量を減少させるようにする。
これは次の工程にすすむうえで、必ずしも必要とはされ
ないが、この時点でトランジスタＴｒ領域の基板面を露
出させておく。
第４図Ｃでは、全面を熱酸化して上記絶縁膜１６で被わ
れていない多結晶シリコン層１２゜の上面及び側端部と
基板１０の表面を薄く絶縁膜１７１．１７□に変換して
、基板全面を絶縁膜で被うようにする。
ここで基板１０表面に形成された絶縁膜１７２の一部は
トランジスタＴｒのゲート絶縁膜となる。
第４図ｄでは、２層目の多結晶シリコン層１２□が蒸着
により積層形成され、ＭＯＳ型のトランジスタＴｒのゲ
ート電極部とこれをアドレス線ＡＬに接続するための配
線部とが残される。
同図ｅでは、上記多結晶シリコン層１２□をマスクとし
て薄い絶縁膜１７□を除去し、露出した基板１０面から
基板１０とは反対導電型の不純物を拡散する。
こうして形成された不純物拡散層１１はデータ線ＤＬで
ありかつＭＯＳ ）ランジスタＴｒの一方電極である。
この不純物の拡散時には上記多結晶シリコン層１２２の
表面は不純物が導入されることによって、この第２の導
体の導電率が高められる。
第４図ｆは、全面に気相成長法等により絶縁膜１８を成
長させ、この絶縁膜１８に第２の多結晶シリコン層１２
２に達する孔１４を穿設し、金属たとえばアルミニウム
配線１３を形成してアドレス線ＡＬをつくりメモリセル
を完成させたものである。
このように第１層の多結晶シリコン層１２１と基板表面
での反転層との間にキャパシタＣｓが形成され、第２層
の多結晶シリコン層１２□によってトランジスタＴｒが
形成される。
ここで第１層の多結晶シリコン層１２１に最高電圧を印
加し基板表面に形成される反転層は、キャパシタＣｓの
他方電極であるだけでなくトランジスタＴｒの他方電極
ともなる。
また、第５図に示す様に、第１層の多結晶シリコン層１
２１によるキャパシタＣｓに対応する基板１０の表面に
、たとえばイオン注入法などによって基板１０と反対導
電型の不純物拡散層１９を浅く形成することもできる。
この不純物拡散層１９によって上記多結晶シリコン層１
２．への印加電圧は最高電圧でなくてもよくなる。
以上の説明から明らかなように、キャパシタＣｓとトラ
ンジスタＴｒは各々異った多結晶シリコン層１２．，１
２□に対応して形成されており、これらの間は第１層の
多結晶シリコン層１２１から変換された絶縁膜１７１（
厚さは１００ＯＡ程度あれば十分である）によ、って分
離されているため、第２図の従来のもので分離に必要と
した５μ程度の空間がほとんど不必要となる。
こうして無駄なスペースを半導体基板上のメモリセル内
から除くことによって、単一メモリセルの占有面積は縮
小され集積度は飛躍的に高められる。
第６図、第７図は第３図に示したメモリセルの配列状態
を２本のデータ線ＤＬと２本のアドレス線ＡＬとともに
示したパターン配置図である。
データ線ＤＬは基板内の不純物拡散層からなっていて、
アドレス線ＡＬは最上層の金属配線として形成される場
合を考慮しているが、もちろんデータ線を金属配線とし
、アドレス線を多結晶シリコン層によって形成する方法
も可能である。
しかし、一般にはデータ線に拡散層、アドレス線に金属
配線を用いる方法が、メモリセルの場合にはその性能係
数が良いことは周知であり、ここでもこれに限って説明
する。
データ線ＤＬ、、ＤＬ２の両側にメモリセルが配置され
る第６図の場合、並行に形成されたデータ線ＤＬ１．Ｄ
Ｌ、の相互間にそれぞれに接続する２個のメモリセルが
並置形成され、データ線ＤＬ１．ＤＬ２と直交するアド
レス線Ａ Ｌ １ ＋ Ａ Ｌ２がこれら２個のメモリ
セル上に形成されることによって、２個のメモリセルの
トラ・ンジスタのゲート電極が共通な第２の多結晶シリ
コン層から形成されているから、単一のコンタクト孔Ｃ
Ｈを介してアドレス線と２個のメモリセルとの電気的接
続をとることができる。
第７図では、データ線Ｄ Ｌｌ ＋ Ｄ Ｌ２からは相
対向する一方側にのみメモリセルが配置されている。
この場合でもデータ線ＤＬ、、ＤＬ２と直交するアドレ
ス線ＡＬ１．ＡＬ２にはそれぞれ各１個のコンタクト孔
ＣＨを介して２個のメモリセルが接続されている。
このように、上記実施例に示される様に第２図の従来の
メモリセルの場合にくらべて半導体基板上に同数のセル
を形成した場合でもコンタクト孔の数を半減しうるもの
であることは明らかである。
しかも、一般にはキャパシタの占める面積はトランジス
タのゲート電極の領域が占める面積より犬キ＜、従来の
メモリセルにくらべてコンタクト孔の大きさを数倍にし
て開孔することができるから、集積度を高くしても製造
歩留りの向上が可能である。
つまり、２個のメモリセルに対して１個のコンタクト孔
を形成するだけでよいから、コンタクト孔を微細化する
必要がないためである。
以上述べたようにこの発明によれば、ｌトランジスタ／
セル方式の半導体記憶装置のメモリセル面積を縮小でき
るから、同一チップ面積内により多くの情報を蓄えるこ
とができるようになり、かつ歩留りの向上もはかれるか
らＲＡＭの高性能化とともにコストの低廉化にも寄与す
ることができる。
【図面の簡単な説明】 第１図はｌトランジスタ／セル方式のメモリセルを示す
回路構成図、第２図は集積回路として実現した従来のメ
モリセルの一例を示す平面図、第３図はこの発明方法に
より製造されるメモリセルを示す平面図、第４図ａ −
ｆはこの発明方法による製造工程を説明する断面図、第
５図はこの発明方法により製造される他のメモリセルを
示す断面図、第６図、第７図はこの発明方法により製造
されるメモリセルの配列状態を示すパターン配置図であ
る。 １１・・・・・・不純物拡散層、１２１・・・・・・第
１の導体（多結晶シリコン層）、１２□・・・・・・第
２の導体（多結晶シリコン層）、１３・・・・・・金属
配線、１４・・・・・・コンタクト孔。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体と、この半導体基体内に複数本形成され
    る不純物拡散層のデータ線と、上記半導体基体上で絶縁
    膜を介して配置された第１の導体によって一方電極が形
    成されるキャパシタと、上記第１の導体上に絶縁膜を介
    して積重配置された第２の導体によって上記キャパシタ
    に隣接して形成される読出し書込み用のトランジスタと
    、上記データ線相互間に並置された上記キャパシタおよ
    びトランジスタからなるメモリセル２個に対して１本ず
    つ形成されるアドレス線と、このアドレス線に対して上
    記２個のメモリセルの第２の導体を共通に接続する単一
    のコンタクト孔とからなる半導体記憶装置を製造するに
    あたって、上記半導体基体の一部表面が露出するように
    この基体上に絶縁膜を介して上記第１の導体を積層形成
    し、上記第１の導体の露出部および上記基体の露出部を
    同時に酸化して第１の導体の露出部を絶縁体化するとと
    もに上記トランジスタのゲート絶縁膜を形成し、この後
    に上記第２の導体を積層形成するようにしたことを特徴
    とする半導体記憶装置の製造方法。 ２ 第１の導体が多結晶シリコン層で形成される特許請
    求の範囲第１項に記載の半導体記憶装置の製造方法。
JP51014568A 1976-02-13 1976-02-13 半導体記憶装置の製造方法 Expired JPS5853512B2 (ja)

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