DE2324769A1 - Speicherschaltung - Google Patents

Speicherschaltung

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DE2324769A1 DE19732324769 DE2324769A DE2324769A1 DE 2324769 A1 DE2324769 A1 DE 2324769A1 DE 19732324769 DE19732324769 DE 19732324769 DE 2324769 A DE2324769 A DE 2324769A DE 2324769 A1 DE2324769 A1 DE 2324769A1
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Description

PAltNTANWÄLTE DR.-ING. RICHARD GLAWE · DIPL-ING. KLAUS DELP5 · DIPL-PHYS. DR. WAITERMOU MÖNCHEN HAMBURG
» MÖNCHEN 2« 2HAMBURÄN.
POSTFACH 37 WAITZSTR. 12 **- UEBHERIlSTIt 20 TEL (0411) I? 22 SS
TEL (0811) 22«4» TELEX 212921 H>«
IHItZEICHEN IHRE NACHRICHT VOM UNSER ZEICHEN M0NCHIEN 16t MAI ß73
A-7
BETRIFFT·
Speicherschaltung
Die Erfindung betrifft eine Speicherschaltung mit Feldeffekttransistoren mit isoliertem Gatter, im folgenden IGFE/Σ genannt, und insbesondere auf eine Steuerschaltung in der Speicherschaltung dieser Art.
Transistorschaltungen mit IGFET's werden in zwei Typen unterteilt, d.h. einen dynamischen Typ und einen statischen Typ. Es ist bekannt, dass die Schaltung vom dynamischen Typ in mehrfacherer Hinsicht, beispielsweise durch eine hohe Arbeitsgeschwindigkeit, einen geringen Leistungsverbrauch und eine mögliche Verringerung der Größe von IGFET's überlegen ist. Daher ist die Schaltung vom dynamischen Typ sehr effektiv, wenn sie bei einer umfangreichen, monoliiüsehen Speicherschaltung verwendet wird, bei" der eine große Zahl von Schaltungsfunktionen
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ausgeführt werden, eine hohe Arbeitsgeschwindigkeit und ein geringer Leistungsverbrauch erforderlich sind und die IGi1EG?' s so klein wie möglich gemacht werden müssen, um ein Halbleiter-Speicherchip auf einer kleinen Große zu halten. I1Ur den Betrieb der IGi1ET-Schaltung vom dynamischen Typ sind jedoch Taktsignale erforderlich* Eine Speichereinrichtung mit dynamischen IGFET-Schaltungen erfordert Taktsignale, die den Betrieb bei verschiedenen Schaltungsfunktionen in der Sequenz steuern. Bei den herkömmlichen, mo no lii±L sehen Speichereinrichtungen werden die Taktsignale außerhalb der Speichereinrichtung beispielsweise unter Verwendung von Verzögerungsleitungen und logischen Schaltungen erzeugt und dann von außen an die Speichereinrichtungen zugeführt. Obwohl es für den Betrieb der Speicherschaltung praktisch ist, die Zahl der Taktsignale zu erhöhen, führt jegliche Vergrößerung der Zahl der Taktsignale, die von außen zugeführt werden müssen, zu Schwierigkeiten bei den Benutzern der Speichereinrichtungen im Zusammenhang mit der Erzeugung und der Steuerung der komplizierten Taktsignale.
Der Erfindung liegt daher die Aufgabe zugrunde, eine IGi1ET-Speicherschaltung mit einer Schaltung vom dynamischen Typ zu schaffen, bei der interne Taktsignale mit gutem Wirkungsgrad durch die Verwendung eines Taktsignales erzeugt werden, das von außen zugeführt wird, wodurch die Vergrößerung der Zahl der von außen zugeführten Taktsignale verhindert wird.
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Durch die Erfindung sollen insbesondere Steuerschaltung en geschaffen werden, die mit einer IGFET-Speicherschaltung gekoppelt sind und dieselbsttätig interne Taktsignale' erzeugen.
Erfindungsgemäß weist eine IGPET-Speieherschaltung eine erste Schaltung, die ein Signal in Abhängigkeit von dem Abschluß der Durchführung von einer der Schaltungsfunktionen, die in der Speicherschaltung vorgesehen sind, und eine zweite Schaltung auf, die das Signal von der ersten Schaltung aufnimmt und ein Taktsignal erzeugt, um den Beginn der Durchführung der nächst nachfolgenden der erwähnten Schaltungsfunktionen zu steuern. Die erste und die zweite Schaltung sind in Reihe geschaltet. Wenn eine Vielzahl interner Taktsignale benötigt· werden, sind eine Vielzahl von Paaren von ersten und zweiten' Schaltungen in der Speicherschaltung vorgesehen. Die erste j Schaltung und die zweite Schaltung können unteilbar einstückig ausgebildet sein.
Wenn die Speicherschaltung Dekoderschaltungen zur Durchführung einer Funktion der Dekodierung von Eingangsadressensignalen aufweist und wenn insbesondere jede dieser Dokoderschaltungen aus einer ODEH-Schaltung (oder einer NOR-Schaltung) besteht, wird die Schaltung zur Erzeugung eines Signales in Abhängigkeit von dem Abschluß des Arbeiteganges der Dekoderschaltungen oder der Dokodierfunktion von einer ODER-Schaltung (oder einer NOR-Schaltung) gebildet, die als Eingangssignale
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sowohl die walken als auch die komplementären Signale an ein und demselben Adressensignal empfängt. Ein Signal, das den Abschluß der"Lese"-Operation der gespeicherten Information von den ausgewählten Speicherzellen anzeigt, wird von einer Schaltung erzeugt, die solch eine Speicherzelle enthält, die mit einer Adressenleitung (d.h. einer Wortleitung) einer Matrix aus Speicherzellen verbunden ist, d.h. die dazu geeignet ist, einen Strom zu ziehen oder einen Strom nach außen abzuleiten immer, wenn die angeschlossene Adressenleitung gewählt wird. Diese zusätzliche Speicherzelle kann gleich' oder unterschiedlich von der Zelle der Speichermatrix ausgebildet sein.
Wenn die Speichermatrix der Speicherschaltung Paare von Ziffernleitungen (d.h. Bitleitungen) enthält, und wenn eine Information, die von einer Speicherzelle auf eine von Jeder der gepaarten Ziffernleitungen (die im folgenden als "Lese"-Ziffernleitung bezeichnet wird) ausgelesen wird, an die" andere jeder der paarweise vorgesehene Ziffernleitungen (die auch als "Schreit Ziffernleitung bzeichnet wird) übertragen wird, liefert die vorliegende Erfindung eine Schaltung, die ein Signal erzeugt, welches den Abschluß der Informationsübertragung von der "Lese"-Ziffernleitung auf die "Schreib"-Ziffernleitung anzeigt. Solch eine Schaltung weist einen Eingangsanschluß, der ein Taktsignal aufnehmen kann, welches die genannte Informationübertragung steuert, eine "Schreib"-Ziffernleitung und eine Einrichtung auf, um das Niveau dieser"Schreib"^Ziffernleitung
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immer dann zu ändern, wenn das genannte Taktsignal an den Eingangsanschluß angelegt wird. In dieser Schaltung kann die "Schreib"-Ziffernleitung mit der zusätzlichen Speicherzelle verbunden sein, die oben erwähnt wurde.
Eine monolithische Speicherschaltung kann Adressen-Pufferschaltungen aufweisen, die Eingangsadressensignale empfangen, sie verstärken, sie invertieren und dadurch die verstärkten wären und komplementären Signale von Jedem Adressensignal erzeugen. Ein Signal, das den Abschluß dieser Operation der J
Adressen-Bufferschaltungen anzeigt, kann von einer Schaltung > erzeugt werden, die die wahien und die komplementären Signale von einem Adressensignal, d.h. Ausgangssignale von einer !
Adressen-Speicherschaltung, empfängt, die Differenz in den elektrischen Potentialniveaus der beiden Signale abtastet und ein Signal erzeugt, wenn die gemessene Differenz einen vorbe- ! stimmten Wert übersteigt.
Ausführungsbeispiele der Erfindung werden nun anhand der bei-
liegenden Zeichnungen beschreiben. Es zeigen: ι
Fig. 1 ein schematisches Diagramm, teilweise als Block-
diagramm, einer Speicherschaltung mit drei Tansistoren aufweisenden Speicherzellen, bei der ein Ausführungsbeispiel der Erfindung verwendet werden soll;
Fig. 2 die Wellenformen der Taktsignale, die zum Betrieb
der.Schaltung von Fig. 1 erforderlich sind; - ■
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Fig. 3 ein Blockdiagramm eines Ausführungsbeispieles der Erfindung;
Üg. 4- ein Diagramm eines Beispieles für eine Schaltung, die ein den Abschluß des Betriebes des Adressenpuffers anzeigendes Signal gemäß der Erfindung erzeugt ;
Fig. 5 ein Diagramm eines Ausführungsbeispieles einer Schaltung, die ein den Abschluß des Betriebes eines Dekoders anzeigendes Signal -erfindungsgemäß erzeugt;
!"ig. 6 die Wellenformen, die zum Verständnis der Schaltung von S1Ig. 5 beitragen;
Fig. 7 ein Diagramm eines Beispieles einer Schaltung, die ein das Ende einer "Lese"-Operation anzeigendes Signalerfindungsgemäß erzeugt;
Fig.8 (A)und 8 (B) Diagramme von anderen Ausführungsbeispielen der Speicherzellen, die in der Schaltung von Fig. 7 verwendet werden sollen; '
Fig. 9 ein Diagramm eines Ausführungsbeispieles einer Schaltung, die ein das Ende einer Datenübertragung anzeigendes Signal erfindungsgemäß erzeugt;
Fig. 10 ein Blockdiagramm eines anderen Ausführungsbeispieles der Erfindung, das bei einer Speicherschaltung mit drei Transistoren aufweisenden Speicherzellen mit einer einzigen Ziffernleitung (Bitleitung) pro Speichejr zelle verwendet wird;
Fig. 11 die Wellenformen, die zum Verständnis der Betriebs-
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weise der Schaltung von Fig. 10 beitragen;
Fig. 12 ein Diagramm des anderen Ausführungsbeispieles der Erfindung, das bei einer Speicherschaltung verwendet wird, die dynamische, vier Transistoren aufweisende Speicherzellen verwendet;
Fig. 13 ein Diagramm eines weiteren Ausführungsbeispieles der Erfindung, das bei einer Speicherschaltung verwendet wird, bei der statische, sechs Transistoren aufweisen« de Speicherzellen eingesetzt werden;
Fig. 14 ein Diagramm einer einstufigen Inverterschaltung;
Fig. 15 eine graphische Darstellung, die die Übertragungskennlinie der Inverterschaltung von Fig. 14 zeigt;
Fig. 16 ein Diagramm einer dreistufigen Inverterschaltung mit IGFET's ; und
Fig. 17 eine graphische Darstellung, die die Übertragungskennlinie der Schaltung von Fig. 16 zeigt.
Die Beschreibung der Erfindung geht davon aus,dass die in den Schaltungen verwendeten IGFET's vom N-Kanal-Typ sind. Daher bedeutet das hohe Niveau das Niveau "1" (binär 1), während das niedrige Niveau das Niveau "O" (binär O) in dieser Beschreibung bedeutet. Die Funktionen der Schaltungen sind jedoch im wesentlichen identisch, wenn P-Kanal-Typ IGFET's verwendet werden. Die vorliegende Erfindung kann allgemein auf Speicherschaltungen angewendet werden, die beliebige Art von IGFET's verwenden. Obwohl eine Speicherschaltung mit 1024 Bits im folgenden als Beispiel beschreiben wird, kann die Erfindung
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ferner in ähnlicher Weise auch auf Speicherschaltungen mit einer beliebigen Zahl von Bits angewendet werden.
In I1Ig. 1 ist eine Speicherschaltung mit 1024 Bits gezeigt, die zehn Adressensignale Xq bis Xq aufnimmt, die von außen zugeführt werden. Es ist erforderlich, ein internes Signal für jedes Adressensignal im Innern der Speicherschaltung zu erzeugen. Ferner ist es in neuester Zeit erwünscht, dass die IGIPET-Speichereinrichtungen TTL-kompatibel sind. Um dieses Erfordernis zu erfüllen, müssen nicht nur die invertierten Signale sondern auch Signale, die mit den Eingangs-Adressensignalen in Phase sind, in der Speicherschaltung verstärkt werden. Die Schaltung von Fig. 1 ist mit einem Adressenpuffer 1 versehen, der die Adressensignale invertiert und verstärkt. Jedes Eingangsadressensignal Xq, χ., .... Xq wird an jeden
Adressenpuffer 1-0, 1-1, 1-9 angelegt, der die ver-
stärkten Waren und komplementären Signale (xq» ^)» (x/,, x^)» (xq, Έ"α) von jedem Adressensignal erzeugt. Diese Signale
werden über entsprechende Schalter 2-0, 2-1, 2-9 an
Dekoder 3, 31 angelegt, die aus NOE-Schaltungen mit fünf Eingängen bestehen. Die Ausgänge D der Dekoder 3 werden zur Auswahl der 1024 Speicherzellen 6 verwendet, die so angeordnet sind, dass sie eine Matrix 7 mit 32 Zeilen mal 32 Spalten bilden. Die Auswahl von 1024 Bits ist in zwei Teile aufgeteilt. Die Auswahl von 32 Wörtern in der Speichermatrix 7 wird dadurch lurchgeführt, dass die waxen und die komplementären Signale
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als fünf Adressensignale Xq-x^. verwendet werden, wenn die 32 Adressendekodern 3-1 bis 3- 32 zugeführt werden. Der Ausgang D. des ausgewählten Dekoders 3-i wird, um die Betriebsgeschwindigkeit hoch zu machen, einer Leistungsverstärjcung durch einen weiteren Schalter 4— i unterworfen und an das ausgewählte Paar von "Lese"- und "Schreib"-Adressenleitungen EAL-i und WAL-i angelegt. Als Resultat werden die Speicherzellen 6-i-1 bis 6-1-32 der 32 Bits, die mit dem ausgewählten Adressenleitungspaar verbunden sind, gleichzeitig angesteuert, um entweder die gespeicherte Information auf die "Lese"-Ziffernleitungen EDL-i bis EDL-32" auszulesen" oder die Information von den "Schreib"-Ziffernleitungen WDL-1 bis WDL-32 zu"schreiben".
Die Auswahl der 32 bis in der Speichermatrix 7 wird dadurch ausgeführt, daß die restlichen fünf Adressensignale X1--verwendet werden, deren wahimund komplementären Signale auch den 32 Zifferndekodern 3'-1 bis.3'-32 zugeführt werden. Der Ausgang D'. von nur einem ausgewählten Dekoder 3'-ü wird von dem Schalter V-j verstärkt und an einen Schalter 8-j angelegt, um die ausgewählte Ziffernleitung DL-j der Speichermatrix mit den Anschlüssen des Dateneinganges und des Datenausganges groß EIN und AUS verbinden. Als Resultat wird nur eine Information aus der Information der 32 Bits ausgewählt und nach außen ausgelesen, die zu dem ausgewählten Wort (Adressenleitungspaar) gehören und simultan zu allen Ziffern-
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_ ίο -
leitungen DL-1 bis DL-32 ausgelesen worden sind.
In der "Schreib-Operation wird von außen an den Anschluß KDs zugeführte Dateninformation durch den geschlossenen Schalter 8-j der ausgewählten Ziffer in nur ein ausgewähltes Bit6 i-j eingeschrieben, das zu den gewählten Adressen- und Ziffernleitungen gehört. Die Daten der restlichen 31 Bitä
I der ausgewählten Adressenleitung, die auf die "Lese11- ;
Ziffernleitungen EDL ausgelesen worden sind, werden simultan:
auf die "Schreib" Ziffernleitungen WDL durch die Datenübertragungsschaltungen 9-1 "bis 9-32 übertragen und simultan darin neu eingeschrieben.
Diese Operationen der Speicherschaltung von I"ig. 1 werden nicht gleichzeitig sondern zeitlich nacheinander durchgeführt, und die Sequenz und die wechselseitige, zeitliche Beziehung der Operationen werden durch die Taktsignale Φ0 bis^5 und die Hilfs-Taktsignale PO bis P2 (Fig. 2) "bestimmt.
Wenn das Taktsignal^Q an die Adressenpuffer 1-0 Ms 1-9 geliefert wird, beginnen die in Invertertransistoren Q. und Qo in jedem Puffer ihren Betrieb und wäare und komplementäre Signale erscheinen als Antwort auf die Adressensignale xQ bis Xq an den Ausgangspunkten A1 und A2 des Puffersi. Vor dem Signal ÖQ fällt ein Taktsignal, das die Niveaus von A1 und A2 auf einem tiefen Wert gehalten hat, ab.Sobald die
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Niveaus von A1 und A 2 bestimmt worden sind, wird das nächste Taktsignal f 1 an die Schalter 2-0 "bis 2-9 angelegt. Eine Zeitdauer T1 ist die Zeit, die zur Bestimmung der Niveaus der waxen und komplementären Signale x- , x. an den Ausgängen A1 und A2 der
d.i. χ
Adressenpuffer 1-1 bis 1-9,/für den Betrieb des Adressenpuffers,
benötigt werden.
Beim Anlegen des Signales 61 wird in die Ausgangssignale χ., χ. der Adressenpuffer 1 durch die Schalter 2 zu dem Eingang der Dekoder 3,3' übertragen. Vor dem Anlegen des Signales ό 1 fällt das Taktsignal P1, das zu den Ausgang D,D1 von jedem Dekoder 3» 3' auf einem hohen Niveau gehalten hat, ab. Die Ausgänge Di, D'j der ausgewählten Dekoder 3-ij 3'-J, in denen die Eingangssignale auf einem tiefen Niveau sind, werden auf einem hohen Niveau gelassen, und die Ausgänge von allen anderen Dekodern, j in denen wenigstens ein Eingang auf einem hohen Niveau liegt, ■ fallen auf das tiefe Niveau ab. Die Zeitdauer T2 ist eine Zeit, ; die erforderlich ist, um das Niveau der Dekoderausgänge D,D' ! nach dem Anliegen von^1 zu bestimmen. Dann wird das Signal
J)2 an die Schalter 4-1 bis 4-32 und 5-1 bis 5-32 angelegt. Die Ausgänge Di des ausgewählten Adressdekoders 3-i schaltet die entsprechende "Lese"-Adressenleitung fiAL-i auf das hohe Niveau. Da alle "Lese"-Adressenleitungen durch das Signal ^2 auf dem tiefen Niveau festgehalten worden sind, bleiben die nichtausgewählten "Lese-"-Adressenleitungen auf dem niedrigen Niveau. Vor dem Signal ψ2 fällt ein Signal P2 ab, das alle nLeseM-
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und "SchreiV-Ziffemleitungen EDL, WDL auf dem hohen Niveau gehalten hat; Wenn die ausgewählte "Lese"-Adressenleitung EAL-i auf das hohe Niveau geschaltet ist, beginnt die "Lese"-
die Operation der Speicherzellen 6-i-1 bis 6-1-32,/mit EAL-i
Daten verbunden sind. Im einzelnen werden die/die in der Kapazität an dem Punkt M (siehe 6-1-1) von jeder Speicherzelle gespeichert sind, auf jede "Lese"-Ziffernleitung EDL ausgelesen. Wenn der Punkt M auf dem tiefen Niveau liegt, bleibt die "Lese"j Ziffernleitung EDL der Speicherzelle auf dem hohen Niveau, während, wenn der Punkt M auf einem hohen Niveau liegt, die
Leitung EDL auf ein tiefes Niveau fällt, weil sie durch die ( Speicherzellen geerdet ist. Eine Zeitdauer ü?3 ist die Zeit- I dauer, die ab dem Anlegen von ^ 2 bis zu der Bestimmung des [ Niveaus der "Lese"-Ziffernleitungen BDL-1 bis EDL-32 erfor- j derlich ist. !
Bei dem Anlegen von 03 werden die Datenübertragungsschaltungen ! 9-1 bis 9-32 aktiv gemacht, und das Niveau jeder "Schreib"-Ziffernleitung WDL wird entsprechend mit dem Niveau der zugehörigen "Lese"-Ziffernleitung EDL bestimmt. Wenn EDL auf einem tiefen Niveau liegt, bleibt WDL auf einem hohen Niveau, auf die sie durch das Signal P2 angehoben worden ist. Wenn andererseits die Leitung RDL auf einem hohen Niveau liegt, wird die Leitung WDL geerdet, und das Niveau der Leitung WDL fällt auf das "tiefe Niveau ab. Eine Zeitdauer T4- ist die Zeit, die erforderlich ist, um das Niveau der Leitung WDL zu bestimmen oder um die Datenübertragung von den "Lese"-Ziffernleitungen
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auf die "Schreib"-Ziffernleitungen nach der Beaufschlagung mit //3 durchzuführen.
Wenn 04 an die Schalter 4-1 bis 4-32 angelegt wird, wird das hohe Niveau des Ausganges Di des ausgewählten Adressendekoders 3-i an die entsprechende "Schreib"-Adressenleitung WAL-i durch den Schalter 4-i übertragen. Wenn die "Schreib"-Adressenleitung WAL-i auf diese Weise auf ein hohes Niveau umgeschaltet ist, werden die Daten, die an die "Schreib"-Ziffernleitungen WDL-1
j bis WDL-32 übertragen worden sind, zu dem Punkt M der entsprechenden Speicherzelle 6-i-1 bis 6-Ϊ-32 weitergegeben, die mit dieser Adressseiileitung verbunden sind. Dies ist die "Nachj schreib"-(oder "Auffrisch"-) Operation der gespeicherten Daten, weil die Daten, die an die Leitung WDL übertragen worden sind, mit den in den Speicherzellen gespeicherten Daten übereinstimmen. Eine Zeitdauer T5 ist eine Zeitdauer füry&ie "Nachschreib"-Operation.
iUm neue Daten in eine Speicherzelle von außen her einzuschreiben!
|wird ein Taktsignal 5 an die "Schreib"-Ziffernleitungen WDL-1 bis WDL-32 angelegt. Wenn das Signal φ 5 ein hohes Niveau be- !kommt, werden alle "Schreib"-Ziffernleitungen dafür vorbereitet, Ian den Dateneingangsanschluß IN angeschlossen zu werden, und nur die ausgewählte "Schreib"-Ziffernleitung WDL-j, in der der Schalter 8-j durch das hohe Niveau D', . des ausgewählten Zifferndekoders 3'-j bereits geschlossen worden ist, kann nun eine neue
Information von außen aufnehmen-, die in die Speicherzelle 6-i-j
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eingeschrieben wird, die mit den ausgewählten Adressen- und Ziffernleitungen verbunden ist. Eine Zeitdauer S6 ist eine Zeit-· dauer, die dazu erforderlich ist, daß eine neue Information von außen durch die "Schreib"-Ziffernleitung an den Punkt M der Speicherzelle übertragen wird. Die "Lese"-Operation der gespeicherten Daten von der ausgewählten "Schreib"—Ziffernleitung zu dem Ausgangsanschluß AUS wird in dieser Zeitdauer T6 unter' Verwendung von ρ5 durchgeführt.
Die Zeitdauern T1 bis T6 sind die Zeitdauern, die für die Teil- ! Operationen der Speicherschaltung notwendig sind. Wenn die ' j Intervalle zwischen den StartZeitpunkten der Taktsignale kürzer ! als diese Perioden sind, tritt eine falsche Betriebsweise auf. ' Wenn die Intervalle auf zu lange Zeitdauern eingestellt sind, läuft eine richtige Operation ab, es ergibt sich jedoch eine niedrige Geschwindigkeit.
Als Verfahren zum wirksamen Erzeugen der Taktsignale mit strengen wechselseitigen Zeitbeziehungen liefert die Erfindung
sen
ein System, des/Prinzip in S1Ig. 3 gezeigt ist. Gemäß 3?ig. 3
weist die erfindungsgemäße Speichereinrichtung eine Schaltung
11 auf, die die Ausgänge des Adressenpuffers 1 empfängt und ein Signal RI erzeugt, das die Beendigung der Operation des Adressenpuffers 1 anzeigt, und sie weist ferner eine Schaltung
12 auf, die das die Beendigung der Adressenpufferoperation anzeigende Signal R1 aufnimmt und das Taktsignal ψΛ erzeugt. Parallel zu dem Adressendekoder 3 ist ferner eine Schaltung 31
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vorgesehen, die ein die Beendigung der Dekoderoperation anzeigendes Signal R2 erzeugt, das seinerseits an eine das Signal ν2 erzeugende Schaltung 32 angelegt wird. Parallel mit den Speicherzellen 6 ist eine Schaltung 71 angeschlossen, die ein Signal R3 erzeugt, wenn die "Lese"-Operation der gespeicherten Daten von den Speicherzellen 6 zu den "Lese"-Ziffernleitungen RDL abgeschlossen ist. Eine das Signal /^3 erzeugende Schaltung 72 ist mit dieser Schaltung 71 verbunden und erzeugt die Taktsignale p3 unter Verwendung des das Ende der "Lese"-Operation anzeigenden Signales R3. Mit einer "Schreib"-Ziffernleitung WDL ist eine Schaltung 73 verbunden, die ein Signal R4 erzeugt, das das Ende der Datenübertragung von den "Lese"-Ziffernleitungen
; an die "Schreib"-Ziffernleitung darstellt. Unter Verwendung des
I
das Ende der Datenübertragung anzeigenden Signales R4 wird der Taktimpuls 04 in einer Schaltung 74 und der Taktimpuls fo in einer Schaltung 75 erzeugt.
iMan könnte glauben, dass die Schaltung von Fig. 3 Extraschaltungen und eine überflüssige Zeitverzögerung notwendig macht. ! Die Geschwindigkeit wird jedoch nicht langsam und die Spanne, j die erforderlich ist, um die Taktimpulse von außen zuzuführen,
kann weggelassen werden, wenn die Schaltungen die Taktsignale
in der erwünschten Weise automatisch erzeugen.
Im fogenden werden Beispiele für die Betriebsweise der die Endsignale erzeugenden Schaltungen beschreiben, die in der erfindungsgemäßen Speicherschaltung verwendet werden, siehe Fig. l
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bis 9.
Gemäß Fig. 4 weist der Generator 11 für das das Ende "der Adressenpufferoperation anzeigende Signal R1 einen komplementäre^ Schalter 111 auf, der zwei kreuzweise angeschlossene Gegentakttreiber 112 und 113 enthält. Diese Treiber sind zwischen Erdpotential und der Quelle für die Senkenspannung V^ durch die( IGi1ET1S Q^ und Q^, angeschlossen, die leitfähig gemacht werden, wenn pO daran angelegt wird. Jeder Gegentakttreiber 112 und weist zwei IGi1ET1S auf, die in Eeihe geschaltet sind. Die Eingänge der Gegentakttreiber sind mit den Ausgängen A1 und A2 des j Adressenpuffers 1 verbunden, während die Ausgänge der Gegentakttreiber 112 und 1 3 mit den Eingängen einer NOR-Schaltung 114 ver bunden sind. Die NOR-Schaltung 114 weist zwei IGi1ET1S Q5 und Qg auf, die parallel zwischen Erdpotential und V-Ty0 durch einen weiteren IGi1ET Qq angeschlossen sind. Die Eingänge der NOR-Schaltung 114 sind auch durch die entsprechenden IGi1ET1S Q. und Q8 geerdet. Die IGi1ET1S Q7 bis Q9 werden leitfähig, wenn das Takt signal PO daran angelegt wird. Beim Anlegen von PO liegt daher der Ausgang der NOR-Schaltung 114, der auch der Ausgang des Generators für das Signal R1 ist, immer auf dem hohen Niveau.
Der Adressenpuffer 1 empfängt ein Adressensignal x^, ein Speicherchip-Wählsignal CS. als Taktsignal /θ und das invertierte CS. Signal als Taktsignal PO. Wenn das CS. Signal auf dem tiefen Niveau liegt, sind die Ausgangspunkte A1 und A2, die die Ausgänge des erststufigen Invertertransistors Q- und des zweit-
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stufigen Invertertransistors sind, beide auf dem tiefen Niveau.! Wenn das CS. Signal auf das hohe Niveau geschaltet wird, lie- : gen die Punkte A1 und A2 im Zuge ihrer Umschaltung auf das hohe Niveau auf dem halben Wege. Kurz danach liegt jedoch nur einer von ihnen auf dem hohen Niveau, während der andere auf dem tiefen Niveaus ist. Sodann werden die Gegentakttreiber 112 und 113 aktiv gemacht, wenn CS. auf das hohe Niveau kommt, und einer der Ausgänge dieser Treiber 112 und 113 kommt auf ein hohes Niveau nur dann, wenn die Niveaudiffernz zwischen den beiden Eingängen, d.h. die Differenz zwischen den Niveaus der Ausgänge A1 und A2 des Adressenpuffers 1, groß wird. Der Ausgang der NOK-Schaltung 114, der die Ausgänge der Treiber 112 und 113 empfängt, fällt auf das tiefe Niveau, wenn die Niveauc der Treiberausgänge so bestimmt sind. Diese Änderung des Ausgangs der NOB-Schaltung 114· zeigt an, daß der Betrieb des Puffers 1 voll abgeschlossen ist. Daher wird das Ausgangssignal IM der Schaltung 11 als ein das Ende der Adressenpufferoperation anzeigendes Signal verwendet. Dieses Signal H1 wird an eine Inverterschaltung 12 angelegt, und das invertierte H1 Signal wird als Taktsignal ^1 verwendet. Die Inverterschaltung 12 ist eine ein ffi-SignalJerzeugende Schaltung.
Fig. 5 zeigt eine Schaltung 31» die das Endsignal B2 der Dekoderbperation erzeugt, und eine ein Signal ^2 erzeugende Schaltung 32. Die das Signal ß1 erzeugende Schaltung 31 ist NOH- oder ODER-Schaltung mit zwei Eingängen, die die zwei parallel geschalteten IGFET's Q10 und Q11 enthält. Einer der
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miteinander verbundenen Punkte dieser IGi1EGi1S ist geerdet, und der andere wird durch VDD durch einen weiteren IGS1ET Q.ρ von dem Taktsignal P1 gesteuert. Die das Signal R1 erzeugende Schaltung 31 ist in ihrer Struktur gleich wie die Dekoderschaltung 3 mit der Ausnahme, daß die Zahl der Eingänge zwei beträgt. An die Eingänge der das Signal B1 erzeugenden Schaltung werden das wahre und das komplementäre Signal -von einem Adressensignal x. zugeführt.
Alle Dekoderschaltungen 3>3' werden vor dem Taktsignal P1 · auf das hohe Niveau angehoben, und die Eingänge der Dekoder
werden danach mit dem Taktimpuls P1 gespeist, wie in i"ig. 6 ' gezeigt ist. Obwohl die Ausgänge D der nichtgewählten Dekoder '
auf das Zifferniveau gebracht werden, ist nicht bestimmt, wel- ; ehe Dekoder von den Adressensignalen nicht ausgewählt sind. Da j jedoch der Quasi-Dekoder 31 als Eingänge sowohl die wahren als! auch die komplementären Signale des einen Adressensignales x. empfängt, ändert diese Schaltung 31 immer ihr Ausgangsniveau von dem hohen zu dem niedrigen Niveau, wenn das Adressensignal empfangen wird unabhängig davon, ob das Adressensignal den Zustand "1" oder "0" hat. Polglich kann das Ausgangssignal R2 dieser Schaltung das Ende der Dekoderoperation darstellen.
Um die Betriebszeit der Schaltung 31 für das Signal E2 gleich groß wie die Betriebszeit der Dekoderschaltungen 3 zu machen, sollten für die IGFET's, die die das Signal K2 erzeugende Schaltung und die Dekoderschaltungen 3 bilden, die gleiche
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Größe haben, und der Wert der Kapazität an dem Ausgangspunkt der Schaltung 31 sollte so eingestellt werden, daß er gleich dem Kapazitätswert an dem Ausgangspunkt der Dekoderschaltung 3 ist. Damit im Hinblick auf die Sicherheit des Schaltungsbetriebes B2 abfällt, nachdem alle Dekoderschaltungen sicher ihren Betrieb beendet haben, sollte der Wert der Kapazität an dem Ausgang der Schaltung 31 etwas größer als der der Dekoderschaltung 3 sein.
Die das Signal^? 2 erzeugende Schaltung 32 weist einen Tor-IGFET Q-, und einen Last-IGFET CL^ auf, die in Reihe zwischen VDjj j und Erde angeschlossen sind. Der Lasttransisistor Q^ wird durch
gesteuert. Der Eingang der Schaltung 32 empfängt das R2 Signal, und der Ausgang 0 2 ist ein invertiertes Signal von R2.
Fig. 7 zeigt eine Schaltung 71, die ein Endsignal R3 von solch einer Operation erzeugt, daß die ausgewählte "Lese"-Adre8senj leitung auf das hohe Niveau umgeschaltet wird, und daß dadurch I die gespeicherten Daten von den Speicherzellen auf die "Lese"-
j Ziffernleitungen ausgelesen werden. Die Schaltung 71 weist eine ',Vielzahl von Speicherzellen 61 auf, die gleich wie die Speicherzellen 6 der Speichermatrix 7 aufgebaut sind. Jede Speicherzelle 61 ist mit jeder "Lese"-Adressenleitung verbunden und kann das Niveau einer daran angeschlossenen "Lese"-Ziffernleitung 62 von dem hohen Niveau auf das tiefe Niveau immer dann ändern, wenn die "Lese"-Adressenleitung auf das hohe Niveau geht. Da die Speicherzelle 61 der das Signal R3 erzeugenden
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Schaltung 71 mit jeder einzelnen von allen "Lese"-Adressenleitungen verbunden ist, geht die Ziffernleitung 62 dieser Schaltung 71 von dem hohen Niveau auf das tiefe Niveau ohne Gefahr eines Fehlers und unabhängig davon über, welche Adressenleitung gewählt worden ist. iOlglich kann die Änderung in dem Niveau der "Lese"-Ziffern-leitung 62 als Anzeichen für das Ende der "Lese"-Operation der gespeicherten Daten auf die "Lese"-Ziffernleitungen EDL betrachtet werden. Daher wird das Signal^ R3, das auf der "Lese"-Ziffernleitung 62 auftritt, als Endsignal für die 11Le se "-Operation verwendet. Als Schaltung für die Erzeugung des Signales 3 kann eine Inverterschaltung 72 ein- j fach verwendet werden. Das Taktsignal 3 ist ein invertiertes '
Signal von dem Signal E3. j
Als Speicherzelle für die Schaltung 71 zur Erzeugung des Signale^ E3 kann eine Zelle 61 '· gemäß Fig. 8 (A) und eine Zelle 61" ge- j maß Fig. 8 (B) statt der Schaltung 61 von Fig. 7 verwendet wer- j
den. In der Speicherzelle 61' von Fig. 8 (A) ist das Steueri gatter des "Schreib"-Tortransistors Q.' nicht mit einer "Schreib"-t Adressenleitung sondern mit der "Lese"-Adressenleitung verbunden, so daß selbst dann, wenn keine "Schreib"-Operation nach dem Anschluß einer äußeren Stromquelle an die Speicherschaltung durchgeführt worden ist, das hohe Niveau immer eingeschrieben ist und dann von dem Punkt M ausgelesen wird, wenn die "Lese"-Adressenleitung EAL, die mit dieser Zelle 61' verbunden ist, auf das hohe Niveau für die "Lese"-Operation gebracht wird. Die Speicherzelle 61" gemäß Fig. 8 (B) ist sehr einfach und wird insbesondere dort
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vorteilhaft verwendet, wo der Speicher ein nur zum Lesen bestimmter Speicher ist.
Gemäß Fig. 9 weist eine Schaltung 73» die ein Endsignal H4 für die Datenübertragung von den "Lese"-Ziffernleitungen RDL auf die "Schreib"-Ziffernleitüngen erzeugt, eine "Schreib"-Ziffernleitung 63> die mit den Speicherzellen 61 der das Signal R3 erzeugenden Schaltung verbunden ist, und einen IGS1ET Q.^ auf, der ! zwischen einem Ende der Ziffernleitung 63 und Erdpotential an- !
j geschlossen ist. Das Taktsignal/3 wird an das Gatter des IGFET ι Q^r7 als Eingang für diese Schaltung ?3 angelegt. Der Ausgang B4- j der Schaltung 73 wird von dem einen Ende der Ziffernleitung 63 abgeleitet. '
Die gewöhnlichen "Schreib"- Ziffernleitungen WDL der Speicher-^ matrix 7 bleiben auf dem hohen Niveau oder fallen auf das tiefe \
Niveau in Abhängigkeit von den in den Speicherzellen 6 ge- !
speicherten Daten. Im Gegensatz dazu wird die Ziffernleitung 63 der das Signal H4 erzeugenden Schaltung 74- immer auf das tiefe
!Niveau gebracht, wenn der Taktimpuls 0"$ an diese Schaltung 73 zu-·
'
geführt wird. Daher kann das Ende der Datenübertragung an dem Abfall des Niveaus der Ziffernleitung 63» d.h. an dem Auegangssignal E4- der Schaltung 73? erkannt werden.
Um den Betrieb sicherzustellen, sollte die Kapazität der Ziffernleitung 63 gleich oder größer als die der "Schreib"-Ziffernleitung WDL der Speichermatrix 7 sein.
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Als Beispiel einer das Signal γ^- erzeugenden Schaltung 74, die das R4"Signal empfängt, ist einfach eine Inverterschaltung möglich, um das R4-Signal zu invertieren.
In der Speicherschaltung von diesem Ausführungsbeispiel bedeutet die "Schreib"-Operation, daß eine neue Information in. nur ein Bit der ausgewählten Adressenleitung von außen eingeschrieben wird, und daß die gespeicherte Information in die restlichen Bits der ausgewählten Adressenleitung nachgeschrieben (aufgefrischt) wird. Die !Tatsache, daß die Übertragung der gespeicherten Information auf die "Schreib"-Ziffernleitung WDL abgeschlossen worden ist, zeigt an, daß nun das Taktsignal ρ 3 gestoppt und eine neue Information von außen an die ausgewählte "Schreib"-Ziffernleitung zugeführt werden kann. Daher wird das BM- Signal nicht nur an die das Signal E4 erzeugende
erzeugende \ Schaltung 74 sondern auch an die das Signalumschaltung 75 ι zugeführt. In der Schaltung 75 zur Erzeugung des Signales ψ5, !'
die eine IMD- oder NAND-Schaltung mit zwei Eingängen sein kann, j wird das Taktsignal φ5 nur dann erzeugt, wenn das B4-*Signal als ein Eingangssignal und ein "Schreib"-Steuersignal als andere^ Eingangssignal beide zur gleichen Zeit an die Schaltung 75 zugeführt werden. Das erzeugte Taktsignal 05 wird an die das Signal ψ 3 erzeugende Schaltung angelegt, wo die Erzeugung von /3 durch die Verwendung von #5 gestoppt wird, v/ährend sie dazu verwendet wird, eine neue Information von dem AnschlußEEN in die ausgewählte Ziffernleitung einführen. Statt das Signal ^3 durch das" Signalψ5 zu stoppen, können alle "Lese"-Ziffernleitungen
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auf das tiefe Niveau gebracht werden, wobei das Signal jZJ 5 verwendet wird, um den gleichen Effekt zu erzielen.
Die Beschreibung wurde anhand von solchen Speicherschaltungen vorgenommen, bei denen die Speicherzelle 6 aus drei IGFET's zusammengesetzt ist und die "Lese"—Ziffernleitungen von den "Schreibll-Ziffernleitungen getrennt sind. Ein wichtiger Gesichtspunkt der Erfindung besteht jedoch in der Erzeugung der Steuertaktsignale der Speicherschaltungen, und die Erfindung ist unabhängig von Unterschieden in den Speicherzellen oder der Speichermatrix anwendbar.
. 10 zeigt eine Speicherschaltung mit drei IGFET's in jeder
ι !
!Speicherzelle 61, bei der die "Lese"-Ziffernleitungen mit den i"Schreib"-Ziffernleitungen als "Lese"-"Schreibll-Ziffernleitungen jR/WDL kombiniert sind. Mit dieser Schaltung wird das Signal ψ2 durch das Taktsignal ^3 auf ein tiefes Niveau gebracht, um das i !Niveau der ausgewählten "Lese"-Adressenleitung abzusenken, und danach wird das Signal 9M- angehoben, um die ausgewählte "Schreib" Adressenleitung VAL auf ein hohes Niveau umzuschalten, wie in Fig. 11 gezeigt ist.
Es gibt ein System, bei dem, nachdem die "Lese"-Adressenleitung
efallen ist, die Ziffernleitung wieder vorgeladen und die lSchreib"-Adressenleitung auf das hohe Niveau angehoben wird. 3s gibt ferner ein System, bei dem die "SchreiV-Adresaenleitung
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auf das hohe Niveau angehoben wird, ohne daß eine zweite, vorweg erfolgenede Aufladung durchgeführt wird. Die Systeme sind im wesentlichen gleich mit der Ausnahme, daß das erstgenannte System ein weiteres Taktsignal benötigt, das nach dem Abfall des Signales Φ2. und vor dem Anstieg des Signales Jm- eingeführt werden sollte.
Fig. 12 zeigt eine Speicherschaltung, bei der vier IGi1ET1S in j
jeder Speicherzelle 6" verwendet werden. Diese Speicherschaltung ' hat eine einzige Adressenleitung und benötigt daher eine kleinere Zahl von Taktsignalen. Das Verfahren zu Erzeugung des Taktsignales ist das gleiche wie es oben erwähnt wurde. Insbesondere werden die Adressen- und Zifferndekoder 3» 3' von dem Signal ρΛ getrieben, während das Signal 02. von der Generat or schaltung für das das Ende des Dekoderbetriebes anzeigende Signal erzeugt wird, wie durch 31 in Fig. 5 gezeigt ist.
Im Falle einer nur für das Auslesen bestimmten Schaltung wird ebenfalls eine einzige, gemeinsame Adressenleitung verwendet,
jund die selben Taktsignale wie in der Schaltung von Fig. 12 sind !ausreichend.
jFig. 13 zeigt ein Beispiel von statischen Speicherschaltungen, [in denen Jede Speicherzelle 6"' aus sechs IGFET's zusammenge-
setzt ist. Obwohl die Speicherzelle vom statischen Typ ist, sind die peripheren Schaltungen von dem dynamischen Typ. Insgesamt ist die Art der Steuerung nicht sehr von der Steuerung der
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- 25 Speicherschaltungen verschieden, die oben erwähnt wurden.
In der vorhergehenden Beschreibung wurde der Begriff "Inverterschaltung" verwendet. Die Inverterschaltung, die aus zwei IGFET'φ zusammengesetzt ist und in Fig. 14- gezeigt ist, hat eine unklare Schwellenspannung Y1^ (Fig. 15) und ihr Verstärkungsgrad ist klein, während eine mehrstufige Inverterschaltung, bei der zwei oder mehrere Inverterschaltungen in einer Kaskade geschaltet sind (Fig. 16), eine schäfere Ubertragungskennlinie hat (Fig.. 17) Daher schliesst der Begriff "Inverterschaltung", wie er oben j verwendet wird, eine mehrstufige Inverterschaltung ein. j
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Claims (3)

  1. - 26 Patentansprüche
    η J Speicherschaltung mit Feldeffekttransistören mit isoliertem Gatter (IGS1ET), gekennzeichnet durch eine erste Schaltung, die ein erstes Signal in Abhängigkeit von dem Ende der Durchführung von einer der Schaltungsfunktionen, die in der Speicherschaltung durchführbar sind, und durch eine zweite Schaltung, die das erste Signal empfängt und ein Taktsignal erzeugt, um den Beginn der Durchführung der nachfolgenden Funktion der Schaltungsfunktionen zu steuern.
  2. 2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherschaltung eine Vielzahl von Dekoderschaltungen (3,3') zum Dekodieren von Eingangsadressensignalen aufweist, wobei jede Dekoderschaltung (3»3') aus einer ODER-Schaltung oder einer NOE-Schaltung besteht, und daß die erste Schaltung das erste Signal in Abhängigkeit von dem Ende der von den Dekoderschaltungen (3»3f) durchgeführten Dekodierung erzeugt, wobei die erste Schaltung aus einer ODER-
    '--.. tSchaltung oder einer NOR-Schaltung gebildet ist, die als Eingangssignale sowohl die wahren als auch die komplementären Signale von einem der Eingangsadressensignale empfängt.
  3. 3.Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltung das erste Signal in Abhängigkeit von dem Ende des Auslesens gespeicherter Information aus den Speicherzellen der ausgewählten Adressenleitung, auf die
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    Ziffernleitungen erzeugt, und daß die erste Schaltung wei- I tere Speicherzellen aufweist, die jeweils mit jeder Adressenleitung und einer anderen Ziffernleitung verbunden sind, die mit allen anderen Speicherzellen verbunden ist, wobei die weitere Speicherzelle bei Verbindung mit einer ausgewählten Adressenleitung das Niveau der anderen Ziffernleitung ändert.
    Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherschaltung ein Paar von Ziffernleitungen pro Speicherzelle aufweist, daß eine Information, die aus einer Speicherzelle auf eine der paarweise vorgesehenen Ziffernleitungen ausgelesen ist, an die andere der paarweise vorgesehene Ziffernleitungen übertragen wird, daß die erste Schaltung das erste Signal in Abhängigkeit von dem Ende der Übertragung der Information erzeugt und einen Eingangsanschluß aufweist, der zur Aufnahme eines zweiten Taktsignales geeignet ist, das die Übertragung der Information steuert, und daß schliesslich eine Ziffernleitung und eine Einrichtung vorgesehen ist, um das Niveau der zuletzt er-
    mer
    wähnten Ziffernleitung im/dann zu ändern, wenn das zweite Taktsignal an den Eingangsanschluß angelegt wird.
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    Leerseite
DE19732324769 1972-05-16 1973-05-16 Steuerschaltung für einen Datenspeicher mit IG-FETs Granted DE2324769B2 (de)

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