JPS63275093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63275093A JPS63275093A JP62111314A JP11131487A JPS63275093A JP S63275093 A JPS63275093 A JP S63275093A JP 62111314 A JP62111314 A JP 62111314A JP 11131487 A JP11131487 A JP 11131487A JP S63275093 A JPS63275093 A JP S63275093A
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- circuit
- cell array
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- control circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 8
- 238000003491 array Methods 0.000 claims abstract description 3
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000010902 straw Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関する。
第6図に従来の半導体記憶装置の構成を示す。
アドレスデコーダ21はアドレス人力22に接続され、
セルアレイ14はワード線17でアドレスデコーダ21
に接続され、セルアレイ14の情報はアドレスデコーダ
21により選択され、ビット線18により読み出し回路
15に伝達される。このとき、読み出しストローブ20
を受ける制御回路16の出力(読み出し信号19)によ
り読み出し回路15は能動状態となり、情報の読み出し
を始め、一定時間経過後に制御回路16の出力(読み出
し信号19)により非能動状態となり出力23をラッチ
する。
セルアレイ14はワード線17でアドレスデコーダ21
に接続され、セルアレイ14の情報はアドレスデコーダ
21により選択され、ビット線18により読み出し回路
15に伝達される。このとき、読み出しストローブ20
を受ける制御回路16の出力(読み出し信号19)によ
り読み出し回路15は能動状態となり、情報の読み出し
を始め、一定時間経過後に制御回路16の出力(読み出
し信号19)により非能動状態となり出力23をラッチ
する。
ここで、制御回路16は第7図に示す様に、NANDゲ
ー)G8と09のラッチとインバータG11、G12お
よび容量Cからなる遅延回路とで構成され、NANDゲ
ートG9からインバータG10を介して読み出し信号1
9を出力させる。制四回路16において、読み出し信号
19の時間幅はインバータGll、G12おjび容量C
で構成される遅延回路の遅延量により決定される。
ー)G8と09のラッチとインバータG11、G12お
よび容量Cからなる遅延回路とで構成され、NANDゲ
ートG9からインバータG10を介して読み出し信号1
9を出力させる。制四回路16において、読み出し信号
19の時間幅はインバータGll、G12おjび容量C
で構成される遅延回路の遅延量により決定される。
半導体記憶装置において、情報の読み出しを確実に行な
うためには、読み出し信号の時間幅は、読み出し回路が
能動状態となってから読み出しが終了して出力が確定す
るまでの時間以上必要である。
うためには、読み出し信号の時間幅は、読み出し回路が
能動状態となってから読み出しが終了して出力が確定す
るまでの時間以上必要である。
上述した従来の半導体記憶装置では、読み出し信号の時
間幅は、制御回路16のインバータG11、G12およ
び容量Cで構成される遅延回路により決定されているの
で、製造のバラツキや動作条件の変動により、インバー
タG11.G12および容量Cで構成される遅延回路の
遅延量が小さくなった場合に、読み出しが不確実になる
という欠点がある。また、セルアレイ14の行列数が変
化し、読み出し信号の時間幅を変更する場合に制御回路
16の設計を変更しなければならないという欠点がある
。
間幅は、制御回路16のインバータG11、G12およ
び容量Cで構成される遅延回路により決定されているの
で、製造のバラツキや動作条件の変動により、インバー
タG11.G12および容量Cで構成される遅延回路の
遅延量が小さくなった場合に、読み出しが不確実になる
という欠点がある。また、セルアレイ14の行列数が変
化し、読み出し信号の時間幅を変更する場合に制御回路
16の設計を変更しなければならないという欠点がある
。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、メモリセルを行列に配列し
て行方向に情報伝達用のビット線を列方向に選択制御用
のワード線を配置して構成した第1および第2のセルア
レイと、読み出しストローブを入力して読み出し信号を
出力する制御回路と、前記第2のセルアレイのビット線
に接続され前記読み出し信号により制御され前記制御回
路に出力して前記読み出し信号を立ち下げさせる第2の
読み出し回路と、前記第1のセルアレイのビット線に接
続され前記読み出し信号により制御されて前記第1のセ
ルアレイの情報を出力する第1の読み出し回路とを含ん
で構成される。
て行方向に情報伝達用のビット線を列方向に選択制御用
のワード線を配置して構成した第1および第2のセルア
レイと、読み出しストローブを入力して読み出し信号を
出力する制御回路と、前記第2のセルアレイのビット線
に接続され前記読み出し信号により制御され前記制御回
路に出力して前記読み出し信号を立ち下げさせる第2の
読み出し回路と、前記第1のセルアレイのビット線に接
続され前記読み出し信号により制御されて前記第1のセ
ルアレイの情報を出力する第1の読み出し回路とを含ん
で構成される。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の構成図である。第1のセル
アレイ1と第2のセルアレイ7は等しい行数を持ち、ワ
ード線4によりアドレスデコーダ11に共通接続されて
いる。また、第1のセルアレイ1にビット線5で接続さ
れた第1の読み出し回路2と、第2のセルアレイ7にビ
ット線5で接続された第2の読み出し回路8は、制御回
路3の出力の読み出し信号6で同時に制御される。第2
の読み出し回路の出力9は、制御回路3に入力している
。アドレスデコーダ11はアドレス人力12に接続され
、制御回路3は読み出しストロ−110に接続され、第
1の読み出し回路2から出力13を得る。
アレイ1と第2のセルアレイ7は等しい行数を持ち、ワ
ード線4によりアドレスデコーダ11に共通接続されて
いる。また、第1のセルアレイ1にビット線5で接続さ
れた第1の読み出し回路2と、第2のセルアレイ7にビ
ット線5で接続された第2の読み出し回路8は、制御回
路3の出力の読み出し信号6で同時に制御される。第2
の読み出し回路の出力9は、制御回路3に入力している
。アドレスデコーダ11はアドレス人力12に接続され
、制御回路3は読み出しストロ−110に接続され、第
1の読み出し回路2から出力13を得る。
第2図は第1図に示す制御回路3と第2の読み出し回路
8の関係を示す回路図である。NMOSトランジスタQ
3〜Q5とPMO3)ランジスタQl、Q2で構成され
る差動式のセンスアンプに2本のビット線5が入力し、
出力端子9と電源端子VDD間にPMO8)ランジスタ
Q6が接続され、センスアンプの電流源であるNMOS
トランジスタQ5とPMOSトランジスタQ6のゲート
は制御回路3の出力端子6に共通接続されて第2の読み
出し回路8を構成している。制御回路3はNANDゲー
トG1とG2のラッチとインバータG3で構成、され、
ラッチの一方の端子には読み出レストローブ10が入力
され、他方の端子には第2の読み出し回路8の出力9が
入力されている。
8の関係を示す回路図である。NMOSトランジスタQ
3〜Q5とPMO3)ランジスタQl、Q2で構成され
る差動式のセンスアンプに2本のビット線5が入力し、
出力端子9と電源端子VDD間にPMO8)ランジスタ
Q6が接続され、センスアンプの電流源であるNMOS
トランジスタQ5とPMOSトランジスタQ6のゲート
は制御回路3の出力端子6に共通接続されて第2の読み
出し回路8を構成している。制御回路3はNANDゲー
トG1とG2のラッチとインバータG3で構成、され、
ラッチの一方の端子には読み出レストローブ10が入力
され、他方の端子には第2の読み出し回路8の出力9が
入力されている。
第1図、第2図において、読み出しは次の様に行なわれ
る(第3図参照)。まず、アドレスデコーダ11により
セルアレイ1.7の読み出される行が選択され、第1の
セルアレイ1と第2のセルアレイ7を同時にアクセスし
、ビット線5を通して第1の読み出し回路2と第2の読
み出し回路8に情報を伝達する。読み出しストローブ1
0にワンショットパルスが入力され、ラッチが反転して
読み出し信号6が立ち上り、読み出し回路2.8を能動
状態とし、第2の読み出し回路8のセンスアンプがビッ
ト線5の電位差により出力9をHigh(高レベル)か
らLow(低レベル)に変化させる。第2の読み出し回
路の出力9の変化は制御回路3に伝わり、ラッチが反転
して読み出し信号6が立ち下がり、読み出しは終了し、
第2の読み出し回路の出力9はPMO3)ランジスタQ
6によりHighにつり上げられて、制御回路3のラッ
チは保持状態のなる。この時、同時に第1の読み出し回
路2でも読み出しを行ない、第1のセルアレイ1の情報
を出力13に出している。
る(第3図参照)。まず、アドレスデコーダ11により
セルアレイ1.7の読み出される行が選択され、第1の
セルアレイ1と第2のセルアレイ7を同時にアクセスし
、ビット線5を通して第1の読み出し回路2と第2の読
み出し回路8に情報を伝達する。読み出しストローブ1
0にワンショットパルスが入力され、ラッチが反転して
読み出し信号6が立ち上り、読み出し回路2.8を能動
状態とし、第2の読み出し回路8のセンスアンプがビッ
ト線5の電位差により出力9をHigh(高レベル)か
らLow(低レベル)に変化させる。第2の読み出し回
路の出力9の変化は制御回路3に伝わり、ラッチが反転
して読み出し信号6が立ち下がり、読み出しは終了し、
第2の読み出し回路の出力9はPMO3)ランジスタQ
6によりHighにつり上げられて、制御回路3のラッ
チは保持状態のなる。この時、同時に第1の読み出し回
路2でも読み出しを行ない、第1のセルアレイ1の情報
を出力13に出している。
また、第1図に示す制御回路3および第2の読み出し回
路8は、第4図に示す制御回路3′および第2の読み出
し回路8′のように構成してもよい。
路8は、第4図に示す制御回路3′および第2の読み出
し回路8′のように構成してもよい。
第4図において、第2の読み出し回路8′はインバータ
G4と、ビット線5とインバータG4の入力端子間に接
続されたNMO8)ランジスタQ7と、電源端子VDD
とインバータG4の入力端子との間に接続されたPMO
S)−ランジスタQ8とにより構成され、インバータG
4の出力端子は出力端子9に接続され、NMOSトラン
ジスタQ7と2MO3)ランジスタQ8のゲートは制御
回路3′の出力端子6に共通接続されている。
G4と、ビット線5とインバータG4の入力端子間に接
続されたNMO8)ランジスタQ7と、電源端子VDD
とインバータG4の入力端子との間に接続されたPMO
S)−ランジスタQ8とにより構成され、インバータG
4の出力端子は出力端子9に接続され、NMOSトラン
ジスタQ7と2MO3)ランジスタQ8のゲートは制御
回路3′の出力端子6に共通接続されている。
制御回路3′はNORゲートG5とG6のラッチと、イ
ンバータG7とで構成され、ラッチの一方の入力には読
み出しストローブ10が入力され、他方の入力には第2
の読み出し回路8′の出力9が入力され、ている。
ンバータG7とで構成され、ラッチの一方の入力には読
み出しストローブ10が入力され、他方の入力には第2
の読み出し回路8′の出力9が入力され、ている。
第4図に示す実施例の動作は、前述の第2図に示した実
施例と同様であり、第5図に各部の信号波形を示すのみ
で説明は割愛する。
施例と同様であり、第5図に各部の信号波形を示すのみ
で説明は割愛する。
以上説明したように本発明は、行数の等しい第1および
第2のセルアレイのワード線を共通接続し、第2のセル
アレイに接続する読み出し回路の出力を、読み出しを制
御する制御回路に帰還させることにより、読み出し情報
が確定してから読み出し動作を終了する半導体記憶装置
を得られるという効果がある。
第2のセルアレイのワード線を共通接続し、第2のセル
アレイに接続する読み出し回路の出力を、読み出しを制
御する制御回路に帰還させることにより、読み出し情報
が確定してから読み出し動作を終了する半導体記憶装置
を得られるという効果がある。
また、上記の効果は、動作条件、製造バラツキ。
メモリー構成の変更などの要因によって失われる事がな
いという特徴がある。
いという特徴がある。
第1図は本発明の一実施例の構成図、第2図は第1図に
示す制御回路3および第2の読み出し回路8の回路図、
第3図は第2図の各部の信号の波形図、第4図は本発明
の他の実施例を示し、第1図の制御回路3および第2の
読み出し回路8に相当する部分の回路図、第5図は第4
図に示す各部の信号の波形図、第6図は従来の半導体記
憶装置の構成図、第7図は第6図に示す制御回路16の
回路図である。 1・・・第1のセルアレイ、2・・・第1の読み出し回
路、3.3a、3b−・・制御回路、4.14・・・ワ
ード線、5.18・・・ビット線、6.19・・・読み
出し信号、7・・・第2のセルアレイ、8.8a、8b
・・・第2の読み出し回路、9・・・第2の読み出し回
路の出力、10.20・・・読み出しストローブ、11
゜21・・・アドレスデコーダ、12.22・・・アド
レス入力、13.23・・・出力、14・・・セルアレ
イ、15・・・読み出し回路、Gl、G2.G8.G9
・・・NANDゲート、G3.G4.GIO〜G12・
・・インバータ、G5.G6・・・NORゲート、C・
・・容量、GND・・・接地端子、Ql、G2.G6.
G8・・・2MO3)ランジスタ、Q3〜Q5.G7・
・・NMO第5回
示す制御回路3および第2の読み出し回路8の回路図、
第3図は第2図の各部の信号の波形図、第4図は本発明
の他の実施例を示し、第1図の制御回路3および第2の
読み出し回路8に相当する部分の回路図、第5図は第4
図に示す各部の信号の波形図、第6図は従来の半導体記
憶装置の構成図、第7図は第6図に示す制御回路16の
回路図である。 1・・・第1のセルアレイ、2・・・第1の読み出し回
路、3.3a、3b−・・制御回路、4.14・・・ワ
ード線、5.18・・・ビット線、6.19・・・読み
出し信号、7・・・第2のセルアレイ、8.8a、8b
・・・第2の読み出し回路、9・・・第2の読み出し回
路の出力、10.20・・・読み出しストローブ、11
゜21・・・アドレスデコーダ、12.22・・・アド
レス入力、13.23・・・出力、14・・・セルアレ
イ、15・・・読み出し回路、Gl、G2.G8.G9
・・・NANDゲート、G3.G4.GIO〜G12・
・・インバータ、G5.G6・・・NORゲート、C・
・・容量、GND・・・接地端子、Ql、G2.G6.
G8・・・2MO3)ランジスタ、Q3〜Q5.G7・
・・NMO第5回
Claims (1)
- メモリセルを行列に配列して行方向に情報伝達用のビ
ット線を列方向に選択制御用のワード線を配置して構成
した第1および第2のセルアレイと、読み出しストロー
ブを入力して読み出し信号を出力する制御回路と、前記
第2のセルアレイのビット線に接続され前記読み出し信
号により制御され前記制御回路に出力して前記読み出し
信号を立ち下げさせる第2の読み出し回路と、前記第1
のセルアレイのビット線に接続され前記読み出し信号に
より制御されて前記第1のセルアレイの情報を出力する
第1の読み出し回路とを含むことを特徴とする半導体記
憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111314A JPS63275093A (ja) | 1987-05-06 | 1987-05-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111314A JPS63275093A (ja) | 1987-05-06 | 1987-05-06 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63275093A true JPS63275093A (ja) | 1988-11-11 |
Family
ID=14558081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62111314A Pending JPS63275093A (ja) | 1987-05-06 | 1987-05-06 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63275093A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4914052A (ja) * | 1972-05-16 | 1974-02-07 | ||
JPS5625292A (en) * | 1979-08-08 | 1981-03-11 | Mitsubishi Electric Corp | Memory circuit |
-
1987
- 1987-05-06 JP JP62111314A patent/JPS63275093A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4914052A (ja) * | 1972-05-16 | 1974-02-07 | ||
JPS5625292A (en) * | 1979-08-08 | 1981-03-11 | Mitsubishi Electric Corp | Memory circuit |
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