JPS63275093A

JPS63275093A - 半導体記憶装置

Info

Publication number: JPS63275093A
Application number: JP62111314A
Authority: JP
Inventors: Takeshi Shindo; 新藤　猛
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-06
Filing date: 1987-05-06
Publication date: 1988-11-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体記憶装置に関する。

〔従来の技術〕

第６図に従来の半導体記憶装置の構成を示す。

アドレスデコーダ２１はアドレス人力２２に接続され、
セルアレイ１４はワード線１７でアドレスデコーダ２１
に接続され、セルアレイ１４の情報はアドレスデコーダ
２１により選択され、ビット線１８により読み出し回路
１５に伝達される。このとき、読み出しストローブ２０
を受ける制御回路１６の出力（読み出し信号１９）によ
り読み出し回路１５は能動状態となり、情報の読み出し
を始め、一定時間経過後に制御回路１６の出力（読み出
し信号１９）により非能動状態となり出力２３をラッチ
する。

ここで、制御回路１６は第７図に示す様に、ＮＡＮＤゲ
ー）Ｇ８と０９のラッチとインバータＧ１１、Ｇ１２お
よび容量Ｃからなる遅延回路とで構成され、ＮＡＮＤゲ
ートＧ９からインバータＧ１０を介して読み出し信号１
９を出力させる。制四回路１６において、読み出し信号
１９の時間幅はインバータＧｌｌ、Ｇ１２おｊび容量Ｃ
で構成される遅延回路の遅延量により決定される。

〔発明が解決しようとする問題点〕

半導体記憶装置において、情報の読み出しを確実に行な
うためには、読み出し信号の時間幅は、読み出し回路が
能動状態となってから読み出しが終了して出力が確定す
るまでの時間以上必要である。

上述した従来の半導体記憶装置では、読み出し信号の時
間幅は、制御回路１６のインバータＧ１１、Ｇ１２およ
び容量Ｃで構成される遅延回路により決定されているの
で、製造のバラツキや動作条件の変動により、インバー
タＧ１１．Ｇ１２および容量Ｃで構成される遅延回路の
遅延量が小さくなった場合に、読み出しが不確実になる
という欠点がある。また、セルアレイ１４の行列数が変
化し、読み出し信号の時間幅を変更する場合に制御回路
１６の設計を変更しなければならないという欠点がある
。

〔問題点を解決するための手段〕本発明の半導体記憶装置は、メモリセルを行列に配列し
て行方向に情報伝達用のビット線を列方向に選択制御用
のワード線を配置して構成した第１および第２のセルア
レイと、読み出しストローブを入力して読み出し信号を
出力する制御回路と、前記第２のセルアレイのビット線
に接続され前記読み出し信号により制御され前記制御回
路に出力して前記読み出し信号を立ち下げさせる第２の
読み出し回路と、前記第１のセルアレイのビット線に接
続され前記読み出し信号により制御されて前記第１のセ
ルアレイの情報を出力する第１の読み出し回路とを含ん
で構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成図である。第１のセル
アレイ１と第２のセルアレイ７は等しい行数を持ち、ワ
ード線４によりアドレスデコーダ１１に共通接続されて
いる。また、第１のセルアレイ１にビット線５で接続さ
れた第１の読み出し回路２と、第２のセルアレイ７にビ
ット線５で接続された第２の読み出し回路８は、制御回
路３の出力の読み出し信号６で同時に制御される。第２
の読み出し回路の出力９は、制御回路３に入力している
。アドレスデコーダ１１はアドレス人力１２に接続され
、制御回路３は読み出しストロ−１１０に接続され、第
１の読み出し回路２から出力１３を得る。

第２図は第１図に示す制御回路３と第２の読み出し回路
８の関係を示す回路図である。ＮＭＯＳトランジスタＱ
３〜Ｑ５とＰＭＯ３）ランジスタＱｌ、Ｑ２で構成され
る差動式のセンスアンプに２本のビット線５が入力し、
出力端子９と電源端子ＶＤＤ間にＰＭＯ８）ランジスタ
Ｑ６が接続され、センスアンプの電流源であるＮＭＯＳ
トランジスタＱ５とＰＭＯＳトランジスタＱ６のゲート
は制御回路３の出力端子６に共通接続されて第２の読み
出し回路８を構成している。制御回路３はＮＡＮＤゲー
トＧ１とＧ２のラッチとインバータＧ３で構成、され、
ラッチの一方の端子には読み出レストローブ１０が入力
され、他方の端子には第２の読み出し回路８の出力９が
入力されている。

第１図、第２図において、読み出しは次の様に行なわれ
る（第３図参照）。まず、アドレスデコーダ１１により
セルアレイ１．７の読み出される行が選択され、第１の
セルアレイ１と第２のセルアレイ７を同時にアクセスし
、ビット線５を通して第１の読み出し回路２と第２の読
み出し回路８に情報を伝達する。読み出しストローブ１
０にワンショットパルスが入力され、ラッチが反転して
読み出し信号６が立ち上り、読み出し回路２．８を能動
状態とし、第２の読み出し回路８のセンスアンプがビッ
ト線５の電位差により出力９をＨｉｇｈ（高レベル）か
らＬｏｗ（低レベル）に変化させる。第２の読み出し回
路の出力９の変化は制御回路３に伝わり、ラッチが反転
して読み出し信号６が立ち下がり、読み出しは終了し、
第２の読み出し回路の出力９はＰＭＯ３）ランジスタＱ
６によりＨｉｇｈにつり上げられて、制御回路３のラッ
チは保持状態のなる。この時、同時に第１の読み出し回
路２でも読み出しを行ない、第１のセルアレイ１の情報
を出力１３に出している。

また、第１図に示す制御回路３および第２の読み出し回
路８は、第４図に示す制御回路３′および第２の読み出
し回路８′のように構成してもよい。

第４図において、第２の読み出し回路８′はインバータ
Ｇ４と、ビット線５とインバータＧ４の入力端子間に接
続されたＮＭＯ８）ランジスタＱ７と、電源端子ＶＤＤ
とインバータＧ４の入力端子との間に接続されたＰＭＯ
Ｓ）−ランジスタＱ８とにより構成され、インバータＧ
４の出力端子は出力端子９に接続され、ＮＭＯＳトラン
ジスタＱ７と２ＭＯ３）ランジスタＱ８のゲートは制御
回路３′の出力端子６に共通接続されている。

制御回路３′はＮＯＲゲートＧ５とＧ６のラッチと、イ
ンバータＧ７とで構成され、ラッチの一方の入力には読
み出しストローブ１０が入力され、他方の入力には第２
の読み出し回路８′の出力９が入力され、ている。

第４図に示す実施例の動作は、前述の第２図に示した実
施例と同様であり、第５図に各部の信号波形を示すのみ
で説明は割愛する。

〔発明の効果〕

以上説明したように本発明は、行数の等しい第１および
第２のセルアレイのワード線を共通接続し、第２のセル
アレイに接続する読み出し回路の出力を、読み出しを制
御する制御回路に帰還させることにより、読み出し情報
が確定してから読み出し動作を終了する半導体記憶装置
を得られるという効果がある。

また、上記の効果は、動作条件、製造バラツキ。

メモリー構成の変更などの要因によって失われる事がな
いという特徴がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図に
示す制御回路３および第２の読み出し回路８の回路図、
第３図は第２図の各部の信号の波形図、第４図は本発明
の他の実施例を示し、第１図の制御回路３および第２の
読み出し回路８に相当する部分の回路図、第５図は第４
図に示す各部の信号の波形図、第６図は従来の半導体記
憶装置の構成図、第７図は第６図に示す制御回路１６の
回路図である。１・・・第１のセルアレイ、２・・・第１の読み出し回
路、３．３ａ、３ｂ−・・制御回路、４．１４・・・ワ
ード線、５．１８・・・ビット線、６．１９・・・読み
出し信号、７・・・第２のセルアレイ、８．８ａ、８ｂ
・・・第２の読み出し回路、９・・・第２の読み出し回
路の出力、１０．２０・・・読み出しストローブ、１１
゜２１・・・アドレスデコーダ、１２．２２・・・アド
レス入力、１３．２３・・・出力、１４・・・セルアレ
イ、１５・・・読み出し回路、Ｇｌ、Ｇ２．Ｇ８．Ｇ９
・・・ＮＡＮＤゲート、Ｇ３．Ｇ４．ＧＩＯ〜Ｇ１２・
・・インバータ、Ｇ５．Ｇ６・・・ＮＯＲゲート、Ｃ・
・・容量、ＧＮＤ・・・接地端子、Ｑｌ、Ｇ２．Ｇ６．
Ｇ８・・・２ＭＯ３）ランジスタ、Ｑ３〜Ｑ５．Ｇ７・
・・ＮＭＯ第５回

Claims

【特許請求の範囲】

　メモリセルを行列に配列して行方向に情報伝達用のビ
ット線を列方向に選択制御用のワード線を配置して構成
した第１および第２のセルアレイと、読み出しストロー
ブを入力して読み出し信号を出力する制御回路と、前記
第２のセルアレイのビット線に接続され前記読み出し信
号により制御され前記制御回路に出力して前記読み出し
信号を立ち下げさせる第２の読み出し回路と、前記第１
のセルアレイのビット線に接続され前記読み出し信号に
より制御されて前記第１のセルアレイの情報を出力する
第１の読み出し回路とを含むことを特徴とする半導体記
憶装置。