DE2740700B2 - - Google Patents

Description

Die Erfindung betrifft einen Speicher nach dem iberbegriff des Patentanspruches 1.

Es gibt bereits eine Schaltungsanordnung zur Anzeige der Verschiebung elektrischer Ladung (DE-OS 25 25 225), bei der aber wie auch bei bekannten Regenerierschaltungen (DE-OS 23 09 192, DE-OS 24 18 969) keine Mittel zum Schreiben von Daten in Speicherzellen vorgesehen sind, da diese bekannten Schaltungen zum Lesen von Daten dienen.

Ein MOS-Transistor-Speicher (MOS = Metall-Oxid-Halbleiter) wurde in letzter Zeit untersucht und als Speicher mit großer Kapazität und hoher Geschwindigkeit für elektrische Rechner entwickelt (vgl. z. B. »IEEE Journal of Solid-State Circuits«, Vol. SC-8, Nr. 5, Okt 1973, Seiten 319-323 und 310-318).

Ein derartiger herkömmlicher Speicher hat einen Flip-flop-Abtastverstärker, der beidseitig mit zwei Datenleitungen verbunden ist, die jeweils an mehrere Speicherzellen angeschlossen sind. Dieser Speicher hat nun mehrere Baugruppen, deren jede einen derartigen Abtastverstärker, zwei Datenleitungen und Speicherzellen aufweist, wobei diese Datenleii v-gen rechtwinklig mit Wörtieitungen verbunden sind, um j-de beliebige Speicherzelle auszuwählen.

Das Schreiben von Daten in diese Speicherzellen bzw. das Lesen von Daten aus diesen erfolgt durch eine Schreib- Szw. Leseeinrichtung, die gemeinsam an alle Speicherzellen angeschlossen ist.

Das Herstellen der Datenleitungen durch ein feines Muster in LSI-Technik erhöht deren Verdrahtungs-Widerstandswert. Es hat sich gezeigt, daß ein großer Verdrahtungs-Widerstandswert beim herkömmlichen Speicher ein Schreiben der Daten von außen an ihren Stellen verhindert.

Es ist daher Aufgabe der Erfindung, einen Speicher anzugeben, der Daten von außen in einer Speicherzelle selbst in einer LSI-Schzltung speichern und den Flipflop-Abtastverstärker mittels eines äußeren Schreibsignals ohne jede Abhängigkeit vom Widerstandswert der Datenleitungen umsteuern kann.

Diese Aufgabe wird bei einem Speicher der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.

Die Erfindung ermöglicht einen Speicher, der Daten von außen in Speicherzellen aufgrund äußerer Schreibsignale ohne jede Beeinflussung durch die Widerstandskomponenten der Datenleitungen speichern kann.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

F i g. 1 einen herkömmlichen Speicher,

Fig. 2 eine Speicherzelle und eine Schein- oder Hilfszelle, die beim herkömmlichen Speicher verwendet werden,

F i g. λ den Verlauf wesentlicher Steuersignale beim herkömmlichen Speicher,

F i g. 4 ein erstes Ansführungsbeispiel des erfindungsgemäßen Speichers,

Fig.5 den Verlauf wesentlicher Steuersignale beim erfindungsgemäßen Speicher,

F i g. 6(a) bis (d) Verlauf von Potentialübergängen auf Datenleitungen beim erfindungsgemäßen Speicher,

^v i g. 7(a) und (b) ein weiteres Ausführungsbeispi?! des erfindungsgemäßen Speichers bzw. den Verlauf wesentlicher Signale im Speicher,

F i g. 8 ein drittes Ausführungsbeispiel des erfindungsgemäßen Speichers,

Fig.9 ein viertes Ausführungsbeispiel des erfindungsgemäßen Speichers,

Fig. 10 ein fünftes Ausführungsbeispiel des crfin-

dungsgemäßen Speichers,

Fig. 11 ein Blockschaltbild mit einem Beispiel für Signalerzeuger beim Ausfuhrungsbeispiel der Fig. 10, und

Fig. 12 ein Blockschaltbild mit einem anderen Beispiel für Signalerzeuger beim Ausfuhrungsbeispiel der F ig. 10.

Zum besseren Verständnis der Erfindung werden zunächst Aufbau und Betrieb eines herkömmlichen Speicher«, näher erläutert, wobei dessen Nachteile herausgestellt werden.

Fig. 1 zeigt den Aufbau eines herkömmlichen Speichers, bei dem angenommen wird, daß alle Transistoren N-Feldeffekttransistoren sind. Der Speicher hat Datenleitungen 11, (2, 21, 22, 31, 32, mit denen jeweils Speicherzellen Mill, M 112, M 113; M 121, M 122, /V/123; M21I, M212, M213; M221. M222, M 223; M3I1. M312, M313; /V/321. M 322, M323 und Hilfszellen DCIl, DC12, DC21, DC22, DC31, DC32 verbunden sind. Jede Speicherzelle isi an eine Wortleitung WIl, W12, W13, W21, W22, W 23 angeschlossen. Jede Hilfsteile ist andererseits mit einer Hilfswortleitung DWl, DW2 und weiterhin mit einer Hilfsschreibleitung 51, 52 verbunden. Ein Decodierer 100 bringt wahlweise diese Wortleitungen und Hilfswortleitungen auf einen hohen Potentialpegel. Die Auswahl der Wortleitungen und der Hilfswortleitungen auf den hohen Potentialpegel wird durch (nicht dargestellte) Eingangssignale zum Decodierer bestimmt. Anstelle des allen Datenleitungen gemeinsamen Decodierers 100 können auch mehrere Decodierer vorgesehen werden, von denen jeder einer Datenleitung 12, 22, 32 entspricht und Eingangssignale getrennt empfängt.

Schalttransistoren QYi, QY2, QY3 wählen lediglich eine Datenleitung 12, 22,32 und verbinden die gewählte Datenleitung mit einer Ausgangsleitung 500. Jeder Transistor leitet wahlweise nur dann, wenn die entsprechenden Leitungen 301, 302, 303 auf dem hohen Pegel sind. Die Auswahl, welche Leitung 301, 302, 303 auf dem hohen Pegel sein soll, wird abhängig von einem (nicht dargestellten) Eingangssignal in einem Decodierer 110 bestimmt. Ein Signal von hohem oder niederem Pegel auf der Leitung 500 wird als Datenwert verwendet. Transistoren QRWi, QRW2, QRW3 werden gleichzeitig durch ein Signal ¹P_n* leitend gemacht, wenn Daten in eine Speicherzelle geschrieben werden sollen. Beim Lesen der Daten aus den Speicherzellen ist das Signal Φ_η auf einem niederen Pegel, wobei alle Transistoren QRWi, QRW2, QRW3 ausgeschaltet sind.

Die in die Speicherzelle durch die Transistoren QRWi, QRW2, QRW3 zu schreibenden Daten werden übertragen, indem einer von Transistoren QWi, QW2 leitend gemacht wird. Die Drain-Elektrode der Transistoren QWi, QW2 wird auf einer hohen Spannung VPP Volt bzw. einer niederen Spannung 0 Volt gehalten. Um eine Information »1« zu schreiben, wird ζ. B. ein Signal ci^auf die hohe Spannung gebracht, während ein Signal d_m zum Schreiben der Information »0« dient und umgekehrt.

Transistoren QPW, QPiZ QP2i, QP22, QP3i, QP32 dienen zum Vorladen der Datenleitungen 11,12, 21,22,31,32, die jeweils auf einem Zwischenpotentialpegel V₂ VDD liegen. Die Gate-Elektroden dieser Transistoren werden mit einem Vorladesignal CE versorgt Die Gate-Elektroden von Transistoren QD 1, QD 2 werden mit dem gleichen Signal CE wie das

Vorladesignal versorgt und legen ein Potential (YDD) mit hohem Pegel an die Hilfsschreibleitungen 51,52.

Abtastverstärker 41,42,43 umfassen ein Flipflop aus Transistoren Q1 bis QA bzw. Q5 bis QS (das Flipflop entsprechend dem Abtastverstärker 43 ist nicht dargestellt). Das Flipflop 41 ist eine Parallelschaltung aus den Transistoren Qi und Q 2 in Reihe und den Transistoren Q3 und QA in Reihe, bei der die Gate-Elektroden der Transistoren Qi und Q3 zusammengeschaltet, die Source-Elektroden der Transistoren Qi bzw. Q3 mit den Datenleitungen 11 bzw. 12 verbunden, die Drain-Elektroden der Transistoren Q 1 und Q3 zusammengeschaltet, die Drain-Elektrode des Transistors Q2 und die Gate-Elektrode des Transistors ζ)4 mit der Datenleitung 11 verbunden, die Gate-Elektrode des Transistors Q2 und die Drain-Elektrode des Transistors QA mit der Datenleitung 12 verbunden und die Source-Elektroden der Transistoren Q 2 und Q 4 zusammengeschaltet sind. Die Flipflops 42 und 43 sin 1 gleich aufgebaut wie das Flipflop 41. Diese Flipflops 41, 42, 43 verstärken kleine Potentialdifferenzen auf zwei Datenleitungen 11, 12; 21, 22 und 31, 32. Ein in die jeweiligen Gate-Elektroden der Transistoren Qi und Q3 einzuspeisendes Signal Φ_ρ, schaltet das Flipflop ein bzw. macht dieses aktiv. Das Signal Φρ, von hohem Potential macht einen mit den jeweiligen Source-Elektroden Her Transistoren Q2 und QA verbundenen Transistor (gleitend, um den hohen Pegel (VDD)über die jeweiligen Drain-Elektroden der Transistoren Q 1 und Q 3 und den Massepegel an das Flipflop zu legen.

F i g. 2 zeigt ein bestimmtes Beispiel für den Aufbau der oben erläuterten Speicherzelle und Hilfszelle im herkömmlichen Speicher sowie die Verbindung von diesen mit der Daten- und der Wortleitung. Fig. 2(a) zeigt den Aufbau der Speicherzelle Mill und den Anschluß der Datenleitung 11 und der Wortleitung WlI an die Speicherzelle MIM. Die Speicherzelle Mill hat einen Informationsspeicherkondensator CS und einen Transistor QM, dessen Gate-Elektrode mit der Wortleitung Wl 1, dessen Source-Elektrode mit der Datenleitung 11 und dessen Drain-Elektrode mit dem Informationsspeicherkondensator CSverbunden sind.

Fig. 2(b) zeigt den Aufbau der Hilfszelle DCIl und deren Anschluß an die Datenleitung 11, die Hilfswortleilung D W und die Hilfsschreibleitung 51. Die Hilfszelle DCU hat einen Hilfsinformationsspeicherkondensator CD, einen Transistor QD 12, dessen Gate-Elektrode an die Wortleitung DWl, dessen Source-Elektrode an die Datenleitung 11 und dessen Drain-Elektrode an den Hilfsinformationsspeicherkondensator CD angeschlossen sind, und einen Transistor QD 13. dessen Soirce-Elektrode an den Kondensator CD, dessen Drain-Elektrode an den Massepegel und dessen Gate-Elektrode an die Hilfsschreibleitung 51 angeschlossen sind. Die Kapazität des Kondensators CD ist ausreichend klein gewählt, ca. Vi₀ des Kapazitätswertes des Kondensators CS Die Hilfszelle hat auch den gleichen Aufbau wie in denFig.2(a),2(b).

F i g. 3 zeigt den Verlauf der wesentlichen Steuersignale, wenn Daten »1« von außen in die Speicherzelle MiW geschrieben werden sollen.

Um Daten von außen in die vorbestimmte Speicherzelle zu schreiben, müssen die Daten in allen mit der gewählten Wortleitung verbundenen Speicherzellen auf einmal gelesen werden.

Das Lesen der Daten im Speicher der F i g. ί erfolgt so:

Das Vorladesignal CE wird im Zeitpunkt Ti auf das

hohe Potential VDD gebracht, um aile Transistoren QPW, QP12, QP2X, QP22, QPM, QP32 einzuschalten. Dies bewirkt, daß alle Datenleitungen auf den Zwischenpegel '/2 VDD geladen werden. Das Vorladesignal wird auch gleichzeitig an jede Gate-Elektrode der Transistoren QDI.QD2 gelegt, so daß die Hilfsschreibleitungen 51, 52 alle auf einen hohen Pegel im weseR'^'chen gleich VDD geladen werden. Dies bewirkt, daß der Transistor QD13 (in F i g. 2(b)) in der Hilfszelle eingeschaltet und der Hilfsinformationsspeicherkondcnsator CD auf den Null-Pegel gesetzt wir.J. Auf diese Weise wird der Hilfsinformationsspeicherkondensator CD in allen anderen Hilfszellen auf den Null-Pegel eingestellt. Nach dem obigen Vorladen wird das Signal CE im Zeitpunkt T₂ zum Null-Pegel geschaltet. Im Zeitpunkt 7Ί wird eine über den Decodierer 100 mit einer bestimmten zu lesenden Speicherzelle (z. B. der Zelle Mill) verbundene Worllcitung (z. B. die Leitung

U/ 1 11 Im Pntonliol »</->n

daß der Transistor QWi oder QW2 eingeschaltet wird und die Leitung 600 auf dem Pegel VDD oder 0 V abhängig von dem zu schreibenden Datenwert ist. Mit der obigen Operation wird das Schreibsignal Φ_Γμ im Zeitpunkt Tt auf den hohen Pegel geändert, um alle Transistoren QRWX, QRW2, QRW3 auszuschalten. Wenn so das Potential der Datenleitung 12 von dem Potential vor der Einspeisung des Signals <P_m verschieden ist, wird das Flipflop des Abtastverstärkers

ίο 41 umgekehrt, wobei das Potential der Datenleitung 11 von dem Potential vor der Einspeisung des Signals </v„ verschieden ist, so daß die gegebenen Daten in die Speicherzelle M 111 geschrieben werden.

Für den zu schreibenden Datenwert »I« (niedere Spannung) werden das Signal d,„ auf den hohen Pegel und das Sginal d_m auf den niederen Pegel gebracht, wobei die Datenleitung 12 auf den hohen Pegel eingestellt ist. In diesem Zeitpunkt wird durch den

einen hohen Wert (VDD) geändert. Gleichzeitig wird auch eine Hilfswortleitung (z. B. die Leitung DW2) entgegengesetzt zur Wortleitung (z. B. der Leitung WIl) bezüglich des Flipflops 41 bis 43 vom niederen Pegel (OV) zum hohen Potential (VDD) geändert. Im Zeitpunkt Ti wird das Signal Φ_ρ, dann vom niederen Potential (0 V) zum hohen Potential (VDD) geschaltet, um die Abtastverstärker 41 bis 43 einzuschalten, so daß die Datenleitung 11 ein höheres Potential als '/2 VDD hat, wenn die Spannung am Informationsspeicherkondensator CS in der Speicherzelle Mill auf hohem Pegel i .t. und so, daß die Datenleitung 11 auf niederem Potential als '/2 VDD ist, wenn die Spannung am Informationsspeicherkondensator CS auf dem niederen Pegel ist. Die Datenleitungen 21, 31 nehmen auch abhängig von den Inhalten der Speicherzellen M211 bzw. M311 einen von '/2 VDD verschiedenen Pegel an. Die differential zu erfassenden Datenleitungen 12, 22, 32 bleiben auf dem ursprünglichen Vorladepegel W₂ VDD ohne jede wesentliche Änderung, was auf der sehr kleinen Kapazität des Hilfsinformationsspeicherkondensators CD beruht.

Auf diese Weise sind die Pegel der Datenleitung nach dem Lesen U₂ VDD für das Lesen der Hilfszelle und höher oder niederer als V₂ VDD für das Lesen der Speicherzelle. Dieser Unterschied der Pegel wird durch die Abtastverstärker 41 bis 43 verstärkt. Die eine der beiden mit jedem Abtastverstärker verbundenen Datenleitungen wird auf einen höheren Pegsl gebracht, schließlich auf einen Pegel im wesentlichen gleich VDD, wenn sie auf dem höheren Pegel ist, und auf einen niederen Pegel verringert, schließlich auf den Null-Pegel, wenn sie auf dem niederen Pegel ist.

Auf diese Weise werden die Datenleitungen 12,22,32 auf den Pegel von VDD oder Null entsprechend der niederen oder hohen Spannung gebracht, die in der Speicherzelle Af 111, Af 211, M311 gespeichert ist Auf diese Weise endet das Lesen beim Schreiben.

Wenn die Speicherzelle M111 geschrieben werden soll, wird lediglich die Leitung 301 im Zeitpunkt 7s durch das Signal vom Decodierer 110 nach dem obigen Lesen auf das hohe Potential gebracht, um nur den Transistor QYX ein- und die anderen Transistoren QY2 und QY3 auszuschalten.

Weiterhin wird das Signal dm oder d_m im Zeitpunkt 7e auf den hohen Pegel gebracht, je nachdem, ob der zu schreibende Datenwert »1« oder »0« ist, wobei die Wortleitung WXX, die Hüfswortleitung DW2 und eine Leitung 301 auf dem hohen Potential sind. Dies bewirkt,

-' fl Π Λ Π' Π Λ * -J" ΓΛ * 1 "·

·η·.··.·.'.'. Tiri !'ί;ρ!|ορ3 4; CiiC LJSiCuK-iiuiig

niederen Pegel eingestellt. Dies führt zum Speichern von »1« (niedere Spannung) in der Speicherzelle mittels der Wortleitung W11 und der Datenleitung 11. Für den zu schreibenden Datenwert »0« (hohe Spannung) wird eine zur obigen Beschreibung entgegengesetzte Potentialbeziehung aufgebaut, wobei die hohe Spannung in die Speicherzelle Mill geschrieben wird. Die anderen Speicherzellen M211, M311 werden durch das äußere Schreiben wegen der ausgeschalteten Transistoren QY2, QY3 nicht beeinflußt und speichern so die ursprünglichen Lese-Daten.

Wie oben erläutert wurde, speichern die Speicherzellen auf den Datenleitungen 11, 21,31 die niedere oder hohe Spannung abhängig von der zu schreibenden Information »1« oder »0«.

Wenn die Daten aus den Speicherzellen gelesen werden sollen, so fällt das Signal 301 auf dem Weg beim obigen Schreiben im Zeitpunkt Tb auf den niederen Pegel ohne Einspeisen der Signale Φ_Γ» und d,„ ab.

Als Ergebnis ist die Leitung 500 im wesentlichen auf dem gleichen Potential wie die Datenleitung 12, deren Potential dort als Datenwert abgegeben wird.

Dann ist die Spannung, die nach außen gelesen wurde, eine Spannung, die in der Speicherzelle Mill gespeichert ist, wobei deren Pegel umgekehrt ist. Dies erscheint etwas umständlich zu sein, bietet jedoch in der Praxis keine Schwierigkeiten, da die Speicherzelle MHl ursprünglich die umgekehrte Spannung speichert.

Die obigen Erläuterungen beziehen sich auf das Lesen von Information aus oder das Schreiben in die Speicherzelle MlU; selbstverständlich kann das Lesen von Information aus den Speicherzellen auf den Datenleitungen 12, 22, 32 auf ganz ähnliche Weise erfolgen mit lediglich dem Unterschied zum Lesen aus den Speicherzellen auf den Datenleitungen 11, 21, 31, daß die Speicherzellen auf den Datenleitungen 12,22,32 die hohe oder niedere Spannung abhängig von der in die Speicherzellen zu schreibenden Information »1« oder »0« speichern, und die gespeicherte Information wird in der Form der hohen oder niederen Spannung ohne jede Umkehr gelesen.

Somit kann beim herkömmlichen Speicher die Information aus jeder Speicherzelle gelesen oder dort von außen geschrieben werden.

Ein Problem Hegt jedoch darin, daß Daten außen oder extern schwierig in den herkömmlichen Speicher geschrieben werden, der in LSI-Technik hergestellt ist. Dieser Nachteil wird z. B. im ZusammenhanE mit dem

Schreiben der Speicherzelle Mill näher erläutert. Es sei angenommen, daß die Speicherzelle Mill mit einer Spannung von hohem Pegel (VDD)oder einer logischen »0« geladen ist. Das oben erläuterte Schreiben der Speicherzelle Mill bewirkt, daß die Datenleitung 11 einen hohen Peg^l (im wesentlichen gleich VDD Volt) und die Datenleitung 12 einen niederen Pegel (im wesentlichen fcieich 0 Volt) durch das Flipflop 41 erreichen. Wenn in diesem Zeitpunkt die logische »I« oder der Datenwert (mit der niederen Spannung) von außen in die Speicherzelle Mill geschrieben wird, werden das Signal d_m auf den hohen Pegel und das Signal BJ_n auf den niederen Pegel gebracht, wobei gleichzeitig das Signal ^fJ>_m auf den hohen Pegel umgestellt wird, um den Transitor QRWX einzuschalten. Nach dieser Operation ist der Transistor Q A eingeschaltet, da die Datenleitung Il auf dem hohen Pegel ist. Damit kann ein Strom von einer Stromquelle

Vr.ll\ .ikor Hio Tr._n.!.l_nr»n Π U/ . lOOU/l Γ> V 1

setzten Einheiten, die jeweils mit der Datenleitung 11, 12 verbunden sind. Die Transistoren Q20, <?60 dienen zum Einstellen der Datenleitungen 11, 21 auf den niederen Pegel. Oie Transistoren Q10, Q 50 dienen zum

S Einstellen der Datenleitungen 11, 21, die auf den niederen Pegel eingestellt werden sollen, auf einen Pegel entgegengesetzt zum Pegel der Datenleitungen 12,22 zusammen mit den Transistoren Q2, Q6, QT. Die Transistoren Q30, QAQ, Q 70, (?80 schließen ein Ungleichgewicht der Lastkapazitäten zwischen den Datenlcitungcn 11, 12 und den Datenleitungen 21, 22 aus, das durch Verbinden der Transistoren Q 10, ζ) 20, Q50, (?60 mit jeweils den Datenleitungen 11, 21 erzeugt wird. Daher sind die Transistoren ζ)30, QAO, QTO, ς>80 vorzugsweise gleich aufgebaut wie die Transistoren Q 10, ζ) 20, Q 50, Qm. Die Eingangskapa zität der Transistoren Q10, ζ) 20 ist von der Datenleitung 11 gleich eingestellt wie die Eingangska-„..,;,«! ,Ur Troncic-I^ror. Λ 1« Π ΛΠ ..„r, ,lor n„l„.,l„i

in der Datenleitung 12 zu den Transistoren QA, QT fließen. Ein großer Verdrahtungswiderstand zwischen beiden Enden A, B auf der Datenleitung 12 bewirkt einen Spannungsabfall zwischen den Enden A, B der Datenleitung 12, so daß eine Potentialdifferenz zwischen dem Punkt A und einem Zwischenpunkt S des Flipflops kleiner ist als ein Pegel, der benötigt wird, um den Transistor Q 2 leitend zu machen. Aus diesem Grund wird das Flipflop 41 nicht umgekehrt, wobei die Datenleitung 11 auf dem hohen Pegel bleibt, obwohl der Punkt B auf den hohen Pegel gebracht wurde. Dies bedeutet, daß die logische »1« (niedere Spannung) nicht in die Speicherzelle Mill geschrieben werden kann.

Wie oben erläutert wurde, ist also beim herkömmlichen Speicher ein äußeres Schreiben für die Datenleitung mit großem Verdrahtungswiderstand nicht möglich. Dies ist insbesondere bei Ausführung in LSI-Technik nachteilhaft, da in diesem Fall die Datenleitung sehr schmal sein muß, was zu deren großem Verdrahtungswiderstand führt.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen näher erläutert.

Fig. 4 zeigt ein Ausfübrungsbeispiel der Erfindung, während in Fig.5 der Verlauf von wesentlichen Steuersignalen des Speichers der F i g. 4 dargestellt ist.

Der Speicher der F i g. 4 unterscheidet sich vom Speicher der F i g. 1 dadurch, daß Transistoren Q10, (?20 in Reihe, Q30, QAO in Reihe, Q50, Q60 in Reihe, Q 70, Q80 in Reihe vorgesehen und die Transistoren Q 10, Q 20, Q50, QSO zum Leiten durch Signale Φ* Φ_; gesteuert sind, und daß ein Signal Φ_ρ31 zum Steuern der Leitung der Transistoren Qi,Q3;Q5,Q7 der Flipflops 41,42 getrennt von einem Signal Φ_ρ32 zum Steuern der Leitung des Transistors <?Tvorgesehen ist

Die Source-EIektrode des Transistors Q10 und die Drain-Elektrode des Transistors ζ) 20 sind mit der Datenleitung 11 verbunden, und die Drain-Elektrode des Transistors <?10 ist an die Drain-Elektroden der Transistoren Q1 und Q 3 angeschlossen.

Die Source-EIektrode des Transistors Q30 und die Drain-Elektrode des Transistors Q 40 sind mit der Datenleitung 12 verbunden, und die Gate-Elektroden der Transistoren Q 30 und (?40 sind geerdet Die Transistoren Q 50, QW sowie Q 70 und (?80 sind auf gleiche Weise wie die Transistoren QiO, Q 20, ζ) 30, Q 40 angeschlossen.

Blöcke 44, 45 in Fig.4 zeigen schemaiisch die gleichen Schaltungen wie die aus den Transistoren Q10, Q 20 bzw- den Transistoren Q 30, QAO zusammengetung 12. Die Transistoren Q30. QAO, Q 70, Q 80 können entfernt werden, wenn ein kleines Ungleichgewicht zwischen den Datenleitungen II, 12 und 21, 22 in der Verbindung der Transistoren Q 10, Q 20, Q 50, Q 60 mit den Datenleitungen 11, 21 auftritt oder wenn eine andere Einrichtung verwendet wird, die das Ungleichgewicht ausschließen kann. Es wird weiterhin angenommen, daß die Transistoren QXO, Q50 einen Leitwert (Konduktanz) g_m haben, der kleiner als die jeweiligen Leitwerte g_m' der Transistoren ζ) 2, ζ) 6 und QT\s\..

Beide Steuersignale Φ_Ρ,\, Φ_ρΐ2 schalten die Flipflops 41,42,43 ein, nachdem die gewählten Wortleitungen auf den hohen Pegel gebracht wurden. Das Signal Φ,,,, ι wird nach dem Lesen der Daten aus den Speicherzellen auf den niederen Pegel gebracht. Das Signal Φ, dient zum Einschalten der Transistoren Q 20 und Q 60 und zum Halten der Datenleitungen II, 21 u.dgl. auf dem niederen Pegel vor dem äußeren Schreiben von Daten. Es liegt keine besondere Begrenzung zwischen dem zeitlichen Verlauf des Signals Φ, und dem zeitlichen Verlauf des Schreibsignals Φ_ΓΒ auf dem hohen Pegel vor, jedoch muß das Signal Φ, auf dem hohen ^Degel sein, wenigstens bevor das später beschriebene Signal Φ, den hohen Pegel erreicht. Durch das Signal Φ, stellen die Transistoren Q 10 und Q50 den Pegel der Datenleitungen 11, 21 u.dgl. ein, die durch die Transistoren Q20, (?60 auf den niederen Pegel gebracht werden sollen, wobei das Signal Φ, auf einem Pegel entsprechend den Schreibdaten »1« oder »0« in Zusammenarbeit mit den Transistoren Q2,Q6 ist.

so Der Betrieb des Speichers der Fig.4 wird anhand von Steuersignalen in Fig.5 und einem Beispiel erläutert, bei dem Daten wieder in die Speicherzelle Mill auf der Grundlage äußerer Signale geschrieben werden, nachdem die Daten aus der Speicherzelle Mill gelesen wurden. Es sei darauf hingewiesen, daß sich keine folgenden Erläuterungen auf die Datenleitungen 31, 32 beziehen, da die Beschreibung des Betriebs der Datenleitungen 21,22 deren Verständnis erläutert Beim Lesen der Speicherzellen sind alle Datenleitungen auf den Zwischenpegel 'Λ VDD im Zeitpunkt 7Ί mittels des Signals CE vorgeladen, das auch die Transistoren QD1, QD2 einschaltet um die Ladung im Hilfsinformationsspeicherkondensator CD in allen Hilfszellen auf den Wert Null zu bringen. Im Zeitpunkt "*2 wird das Signal CE auf das Null-Potential gebracht Danach werden die Potentiale der Wortleitung WIl und der Hilfswortleitung DW2 von 0 Volt auf ein hohes Potential (VDD Volt) im Zeitpunkt T₃ gebracht, um die

Inhalte der mit der Wortleitung WM verbundenen Speicher/eilen /Will, M2ii, M311 auf jeweils die Datenleitungun 11, 21,31 zu übertragen. Die Inhalte in den Hilfszellen DC12, DC22, DC32 werden auf ähnliche Weise verarbeitet.

Um das Flipflop 41 einzuschalten werden die Signale Φ/μ ι. Φρα2 sodann im Zeitpunkt Tt auf den hohen Pegel gebracht, so daß die Datenleitung 11 entweder den niederen Pegel (0 Volt) oder den hohen Pegel mittels des Flipflops 41 erreicht. In diesem Zustand wird die Leitung 301 vom niederen zum hohen Pegel durch den Decodierer 110 im Zeitpunkt Tj geändert, um lediglich den Transistor QYX leitend zu machen, was dem Schreiben der Speicherzelle Mill entspricht. Während der obigen Operation werden die Signale Φ/, Φ, alle auf dem niederen Pegel gehalten. Daher ist der oben erläuterte Betrieb gleich wie beim herkömmlichen Speicher der Fig. 1. Der erfindungsgemäße Speicher üniCrSCiiCiuCi SiCii jGuöCn VöiTi opciCiici" uci' r i g. ι in den folgenden Operationen.

Nach dem Lesen wird das Signal <P_pa\ vom hohen Pegel zurück zum niederen Pegel im Zeitpunkt T_b gebracht. Gleichzeitig wird das Signal d,„ oder das Signal d_m abhängig von den zu schreibenden Daten »1« oder »0« zum hohen Pegel geändert. Das Signal Φ, wird weiter in diesem Zeitpunkt auf den hohen Pegel gebracht, wobei das Signal Φ, auf dem niederen Pegel gehalten wird. Danach wird lediglich das Signal Φ, vom hohen auf den niederen Pegel im Zeitpunkt Tj geändert, wobei das Signal Φ, vom niederen auf den hohen Pegel geändert wird, und alle Signale auf dem hohen Pegel werden dann nach Ablauf einer vorbestimmten Zeitdauer auf den niederen Pegel gebracht. Eir Schreibzyklus der Daten in die Speicherzellen endet mit den obigen Operationen. Im folgenden wird das J5 Schreiben von äußeren Daten in die Speicherzelle Mill nähe^r erläutert.

1. Für Daten wert »1« in der Speicherzelle Mill und äußeres Schreiben des Datenwertes »1«.

Nach dem Lesen der Daten aus der Speicher/eile Mill ist die Datenleitung 11 auf dem niederen Pegel und die Datenleitung 12 auf dem hohen Pegel. In diesem Zustand werden im Zeitpunkt T_b das Signal d,„ auf den hohen Pegel und das Signal d_m auf den niederen Pegel gebracht, um in die Speicherzelle Mill den Datenwert »I« (niedere Spannung) zu schreiben. In diesem Zeitpunkt wird daher die Datenleitung 12 auf dem hohen Potentialpegel ohne jede Änderung des eingeschalteten Transistors Q 2 gehalten. Andererseits bleibt das Potential der Datenleitung 11 unverändert, selbst wenn das Signal Φ j im Zeitpunkt Tt auf den hohen Pegel geändert wird. Auf diese Weise führt die obige Operation zu keiner Umkehr des Flipflops 41, wobei der Transistor Q2 eingeschaltet und der Transistor Q4 ausgeschaltet isL Es sei in diesem Zustand nun angenommen, daß das Signal Φ j auf den niederen Pegel und das Signal Φ,- auf den hohen Pegel verändert werden. Dadurch wird der Transistor Q10 eingeschaltet, und es fließt Strom vom Transistor Q10 über den Transistor Q2, der eingeschaltet bleibt Damit nimmt ω der Pegel auf der Datenleitung 11 einen Wert an, der durch das Verhältnis der Leitwerte g_m der Transistoren ζ) 10 zu Q2, QTbestimmt ist Erfindungsgemäß kann das Potential der Datenleitung 11 auf einem ausreichend niederen Pegel gehalten werden, wenn der Leitwert g„ des Transistors Q10 viel kleiner als die Leitwerte der Transistoren QX, QT\sX. In diesem Zeitpunkt bleibt die Datenleitung 12 auf dem hohen Pegel gehalten, da der Transistor Q4 ausgeschaltet ist. Auf diese Weise können die Pegel der Datenleitung 11,12 abhängig von dem zu schreibenden Datenwert »1« auf den niederen bzw. hohen Wert eingestellt werden. In diesem Zeitpunkt kann der Datenwert »1« (niedere" Pegel) in die Speicherzelle Mill geschrieben werden, da die Wortleitung WIl auf dem hohen Pegel gehalten wird. Der Pegelübergang auf den Datenleitungen 11,12 in der obigen Beschreibung der Operationen ist in Fig.6(a) dargestellt, in der eine Vollinie der Datenleitung 11 und eine Strichlinie der Datenleitung 12 entsprechen, wobei auf der Abszisse wie in F i g. 5 die Zeit aufgetragen ist.

2. Für Datenwert »0« in Speicherzelle Mill und rußeres Schreiben des Datenwertes »0«.

Nach dem Lesen des Datenwertes aus der Speicherzelle Mill ist die Datenleitung 11 auf dem hohen Pegel und die Datenleitutig 12 auf dem niederen Pegel. In diesem Zustand werden im Zeitpunkt Te das Signal d,„ aiii uci'i fiicuci'cfi ι cgGt ünu uü5 oignäi u,n üüi ucii iiOncn Pegel gebracht, um den Datenwert »0« (hohe Spannung) iiv die Speicherzelle MHl zu schreiben. In diesem Zeitpunkt wird daher die Datenleitung 12 auf dem niederen Pegel ohne jede Änderung mit dem ausgeschalteten Transistor Q2 gehalten. Die Datenleitung 11 wird andererseits auf den niederen Pegel eingestellt, da der Transistor Q2Q eingeschaltet ist, wenn gleichzeitig das Signal cT^auf den hohen Pegel und das Signal Φ, auf den hohen Pegel geändert werden. Dadurch wird auch der Transistor Q 4 ausgeschaltet. Im Zeitpunkt Τη werden dann das Signal Φ, auf den niederen Pegel und das Signal Φ, auf den hohen Pegel gebracht, so daß der Transistor <?20 ausgeschaltet und der Transistor Q 10 eingeschaltet ist. Folglich wird die Datenleitung 11 auf das hohe Potential angehoben, da der Transistor Q 2 ausgeschaltet ist. Dadurch wird der Transistor Q4eingeschaltet und die Datenleitung 12auf dem niederen Pegel ohne jede Änderung gehalten. Auf diese Weise können die Pegel der Datenleitungen 11,12 jeweils abhängig von dem z > schreibenden Datenwert »0« auf den hohen und den niederen Pegel eingestellt werden. Der Pegelübergang auf den Datenleitungen 11, 12 in der obigen Operation ist in F i g. 6(b) dargestellt, in der Volumen und Strichlinien jeweils den Daten'^itungen 11, 12 entsprechen, wobei auf der Abszisse wie in F i g. 5 die Zeit aufgetragen ist.

3. Für Datenwert »1« in der Speicherzelle Mill und äußeres Schreiben des Datenwertes »0«.

Nach dem Lesen der Daten aus der Speicherzelle Mill ist die Datenleitung 11 auf dem niederen Pegel und die Datenleitung 12 auf dem hohen Pegel. In diesem Zustand werden das Signal 3^ auf den hohen Pegel und das Signal d,„ auf den niederen Pegel im Zeitpunkt T_b gebracht, um den Datenwert »0« (hohe Spannung) in die Speicherzelle Mill zu schreiben. In diesem Zeitpunkt wird die Datenleitung 12 auf dem hohen Pegel gehalten. Die Datenleitung 11 wird andererseits auf den niederen Pegel eingestellt indem das Signal Φ,- auf den hohen Pegel gebracht wird. Daher sind in diesem Zeitpunkt beide Transistoren QZ, Q 4 ausgeschaltet, da die Datenleitungen 11,12 alle auf dem niederen Pegel sind. In diesem Zustand wird das Signal Φ/im Zeitpunkt Tj auf den niederen Pegel und gleichzeitig das Signal Φ, auf den hohen Pegel gebracht, so daß die Datenleitung 11 auf dem hohen Pegel gehalten wird, da der Transistor QtO eingeschaltet ist und der Transistor Q2 ausgeschaltet bleibt. Dadurch wird der Transistor Q 4 eingeschaltet, und die Datenleitang 12 wird unverändert auf dem niederen Pegel gehalten. Damit können die

Potentiale der Datenleitungen U, 12 jeweils abhängig von dem zu schreibenden Datenwert »0« auf den hohen und den niederen Pegel eingestellt werden. Der Potentialübergang der Datenleitungen 11, 12 ist in Fig.6(c) dargestellt, in der Volumen bzw. Strichlinien der Datenleitung 11 bzw. 12 entsprechen, wobei auf der Abszisse wie in F i g. 5 die Zeit aufgetragen ist.

4. Für Datenwert »0« in Speicherzelle M111 und äußeres Schreiben des Datenwertes »1«.

Nach dem Lesen der Daten aus der Speicherzelle Λ/fll ist die Datenleitung 11 auf dem hohen Pegel und die Datenleitung 12 auf dem niederen Pegel. In diesem Zustand werden im Zeitpunkt_7e das Signal dj„ auf den hohen Pegel und das Signal d_m auf den niederen Pegel gebracht, um den Dstenwert »1« (niedere Spannung) in die Speicherzelle M111 zu schreiben. Gleichzeitig wird die Datenleitung 12 auf dem hohen Pegel gehalten. Das Signal d_m wird auf den hohen Pegel und gleichzeitig das Signal Φ j auf den hohen Pegel gebracht. Dadurch wird der Transistor ζ) 20 eingeschaltet und die Datenleitung

11 auf dem niederen Pegel gehalten, so daß der Transistor Q 4 ausgeschaltet ist und kein Strom durch die Datenleitung 12 fließt. Der Transistor Q 2 ist andererseits eingeschaltet, da die Datenleitung 12 auf dem hohen Pegel ist, und damit wird die Datenleitung 11 auf dem niederen Pegel gehalten. Im Zeitpunkt Ti wird das Signal Φ j auf den niederen Pegel und das Signal Φ/ auf den hohen Pegel gebracht. Dadurch wird der Transistor Q10 eingeschaltet. Gleichzeitig ist der Transistor QI eingeschaltet.da die Datenleitung 12 auf dem hohen Pegel ist. so daß Strom vom Transistor Q 10 zu den Transistoren QI, QT fließt. Der Pegel der Datenleitung U kann ausreichend niedrig gemacht werden, da die Leitwerte g_m der Transistoren QI, QT viel größer als der Leitwert g_m des Transistors Q IC gewählt sind. Damit ist der Transistor Q4 ausgeschaltet, und der Transistor Q 2 ist unverändert eingeschaltet.

Wie oben erläutert wurde, können die Pegel der Datenleitungen 11, 12 jeweils abhängig von dem zu schreibenden Datenwert »1« auf den hohen bzw. niederen Pegel eingestellt werden.

Der Potentialübergang der Datenleitungen 11,12 bei den obigen Operationen ist in Fig.6(d) dargestellt, in der Volumen bzw. Strichlinien der Datenleitung 11 bzw.

12 entsprechen, wobei auf der Abszisse wie in F i g. 5 die Zeit aufgetragen ist.

Wenn aus den erfindungsgemäßen Speicherzellen Daten gelesen werden sollen, fällt das Signal 301 beim Schreiben im Zeitpunkt Tt ohne Einspeisen der Signale Φ rm ti* Wnund Φ j ab.

Wie oben erläutert wurde, können die Daten von außen in die Speicherzelle Mill geschrieben werden. Der Transistor Q4 ist dabei immer ausgeschaltet, wenn die die äußeren Schreibsignale d,„, d/i, empfangende Datenleitung 12 auf dem hohen Pegel gehalten wird. Damit fließt kein Strom durch diese Leitung, so daß keine Schwierigkeiten vorliegen, die beim herkömmlichen Speicher der F i g. 1 auftreten.

Die Speicherzelle MIW, aus der keine Daten geschrieben werden müssen, speichert die gleichen Daten, die gelesen wurden. Das Potential der Datenleitungen 21 hangt von der aus der Speicherzelle M 211 gelesenen Information ab, da die Leitung 302_unverändert aufgrund der äußeren Schreibsignale dm, d,„ auf dem niederen Pegel bleibt. Dies bedeutet, daß die Transistoren Q 50, QM und das Flipflop 42 die gleichen Operationen ausführen, bei denen dieselbe Information wie die gelesene Information von außen in die Speicherzelle M 211 geschrieben wird. Daher sind die Operationen der Transistoren <?50, <?60 und des Flipflops 42 bei der Einspeisung der Signale Φ> Φ-, sowie der Pegelübei gang auf den Datenleitungen 21,22 gleich den Operationen der Transistoren QiO, Q20 und des Flipflops 41 sowie dem Pegelübergang auf den Datenleitungen 11,21, die bereits in den Abschnitten (I] und (2) erläutert wurden.

Aus den obigen Erläuterungen folgt, daß das Schreiben von Daten in die Speicherzelle auf den Datenleitungen von selten der Transistoren QWi, QWI sowie auf den Datenleitungen 12, 22, 32 auf die gleiche Weise erfolgen kann.

Daher ermöglichen beim vorliegenden Ausführungsbeispiel die Operationen der Transistoren Q 10, ζ) 20, Q 50, Q 60 das äußere Schreiben von Daten.

Im folgenden wird ein anderes Ausführungsbeispiel der Erfindung näher erläutert Beim Ausführungsbeispiel der F i g. 4 ist der Leitwert g_m des Transistors Q1 ausreichend klein im Vergleich zum Leitwert des Transistors ΟΊ. Dadurch wird ein Ausführungsbeispiel ermöglicht (vgl. Fig.7(a)), bei dem die Anzahl der Transistoren verringert ist. In Fig.7(a) ist das Flipflop 41 dargestellt, das mit den Datenleitungen 11, 12 sowie dem Schalttransistor 20 und dem Unsymmetrie-Einstelltransistor Q 40 verbunden ist. Diese Anordnung unterscheidet sich von der Anordnung der Fig.4 dadurch, daß sie keine Transistoren Q10, £>30 hat und jeweils getrennte Steuersignale Φ^\ und Φρι\' in die Transistoren Qi, Q3 speist, wobei jedoch die übrigen Teile gleich sind wie in Fig.4, so daß sie in Fig. 7(a) weggelassen sind. Der mit den Datenleitungen 21, 22 verbundene Abtastverstärker ist gleich aufgebaut wie die Anordnung der F i g. 7(a).

Steuersignale Φρ,,, Φρ,\', Φ_ρι1. Φ) in Fig.7(a) haben den in F i g. 7(b) dargestellten Verlauf, in der die anderen Signale nicht gezeigt sind, da sie den Signalen in Fi g. 5 gleichen. Die Zeitachse ist gleich wie in Fig.5. In der Zeitdauer T₄ bis 7i sind die Signale Φρ₁\,Φ_ρ,\,Φρ,ι auf dem hohen Pegel, und d:is Signal Φ, ist auf dem niederen Pegel, so daß die Schaltung in Fi g. 7(a) auf die gleiche Weise arbeitet wie die Schaltung der Fig.4 in der Zeitdauer 7} bis 7e in Fig. 5, in der die Signale Φρ,\,Φ_ρΐ2 auf dem hohen Pegel sind und das Signal Φ, auf dem niederen Pegel ist (F i g. 4). In der Zeitdauer von Tt bis 7} sind lediglich die Signale Φ μ, 2. Φ j auf dem hohen Pegel, entsprechend den Signalen in der Zeitdauer T_h bis Ti in F i g. 5. Auf diese Weise ist der Betrieb der Schaltung in Fig. 7(a) in der Zeitdauer Tt bis Ti gleich dem Betrieb der entsprechenden Schaltung in Fig. 4. In der Zeitdauer von T₁ bis Tg sind lediglich die Signale Φ_ρι\, Φριΐ auf dem hohen Pegel. Dies entspricht dem Zustand der Signale Φ» Φ_ρ,ι in der Zeitdauer von Ti bis T» in F i g. 5, so daß der Betrieb der Schaltung in Fig. 7(a) in dieser Zeitdauer gleich ist dem Betrieb der entsprechenden Schaltung in F i g. 4.

Daraus folgt, daß die Schaltung in Fig. 7(a) vollkommen gleich arbeitet wie die Schaltung in Fig.4, gesteuert durch die Signale mit dem in Fig. 7(b) gezeigten Verlauf.

Fig.S zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem die Transistoren Q10, (?50 in F i g. 4 auf den Datenleitungen 11,21 an deren Enden entfernt vom Flipflop 41 vorgesehen sind, und die Unsymmetrie-Ausschluß-Transistoren Q30, Q40 sind auch auf den Datenleitungen 12, 22 an deren Enden entfernt davon angeordnet. Blöcke 46 bis 49 zeigen in Fig.8 Schaltungen, die jeweils den Transistoren QiQ, Q20,

(? 40, Q 30 entsprechen.

Wie aus der obigen Anordnung folgt, ist der Betrieb der Schaltung der Fig.8 vollkommen gleich dem Betrieb der Schaltung in Fig.4. In der Schaltung der F i g. 8 können jedoch die Leitwerte g_m der Transistoren Q10, Q 50 größer als die Leitwerte der Transistoren Q10, QSO in F i g. 4 sein. In der Schaltung der F i g. 4 ist der Leitwert g_m des Transistors QlO ausreichend kleiner als der Leitwert der Transistoren Q 2, <?T(vgl. oben), um die Datenleitung 11 auf einem ausreichend niederen Pegel zu halten, wenn die Transistoren Q10, Q2 alle eingeschaltet sind, wie dies bei den oben beschriebenen Operationen (1), (4) der Fall ist- In der Schaltung der Fig.8 hängt jedoch unter gleichen Bedingungen der Pegel auf der Datenleitung 11 vom Leitwert g_m des Transistors Q10, dem Verdrahtungswiderstand der Datenleitung 11 und den Leitwerten g_m der Transistoren Q 2, QT ab. Je größer so der Verdrahtungswiderstand der Datenleitung 11 ist, ein desto größerer Leitwert g_m des Transistors Q10 kann erlaubt werden, um den gleichen niederen Pegel zu erzielen. Damit kann der Leitwert g_m der Transistoren QXQ, <?50 in Fig.8 größer als der Leitwert der Transistoren QXO, QSO in Fig.4 sein. Dies hat den Vorteil einer kürzeren Schaltzeit der Transistoren Q10, Q50. Es sei darauf hingewiesen, daß auch in F i g. 8 die Transistoren Q10, ζ)50 durch die Transistoren QX, QS ersetzt werden können, wenn sie wie in Fig. 7(a) weggelassen werden sollen.

Fig.9 zeigt ein weiteres Ausführungsbeispiel der Frfindung, das Flipflops 410, 420, 430 verwendet. Diese Flipflops entsprechen den Flipflops 41, 42, 43 in F i g. 8, von denen die Transistoren QX, Q3, Q5, Ql weggelassen sind, deren Drain-Elektroden auf dem hohen Pegel VDD gehalten sind. Ein derartiges Flipflop J5 kann als Abtaslverstärker für den Speicher verwendet werden. Dieses Flipflop verbraucht dank der Transistoren QX, <?3, Q5, Ql (vgl. Fig. 8) keine Leistung (vgl »IEEE Journal of Solid-State Circuits«, Vol. SC-8, Nr. 5, Okt. 1973, Seiten 310—318). Das Ausführungsbeispiel der Fig.9 zeigt, daß die Erfindung auch mit einem derartigen Abtastverstärker verwendbar ist.

Die Schaltungsanordnung der Fig.9 unterscheidet sich weiterhin von der Schaltungsanordnung der F i g. 8 dadurch, daß die Transistoren QPXX. QP12, QP2X, QP22, QP3X, QP32 mit ihren Drain-Elektroden am hohen Spannungspegel VDD liegen, um den Vorladepegel auf den hohen Pegel VDD zu erhöhen, und daß ein Hilfsinformationspeicherkondensator CD für die Hilfszelle DC X X u. dgl. etwas größer als derjenige in F i g. 8 ist, insbesondere etwa halb so groß wie der Informationsspeicherkondensator CS für die Speicherzelle DC X X u. dgl. Die beim Speicher der F i g. 9 verwendeten Steuersignale sind gleich wie die Steuersignale beim Ausführungsbeispiel der Fig.8 mit Ausnahme des Steuersignals Φ_ρ, ι, das für den Speicher der F i g. 9 nicht benötigt wird.

Der Pegel auf der Datenleitung ist nach dem Lesen der Speicherzelle etwas verschieden vom Pegel in F i g. 8. Wenn z. B. die die Information »0« (hohe w) Spannung) speichernde Speicherzelle Mill den Lesebetrieb mittels der Wortleitung W X X aufnimmt, fällt der Pegel der Datenleitung 11 vom Vorladepegel (im wesentlichen VDD) auf einen Pegel ab, der etwas niedriger als dieser ist. Für die Information »1« (niedere Spannung), die in dieser Speicherzelle MUl gespeichert ist, fällt der Pegel der Datenleitung 11 vom Vorladepegel (im wesentlichen VDD) auf einen viel niederen Pegel ab. Dies bedeutet, daß der Pegel der Datenleitung 11 um einen Differenzbetrag abhängig von der in der Speicherzelle M111 gespeicherten Information »0« oder »1« abfällt Die Auswahl der Hilfszelle DC12 in diesem Zeitpunkt mittels der Hilfswortleitung DW2 bewirkt, daß der Pegel auf der Datenleitung 12 vom Vorladepegel (im wesentlichen VDD) auf einen Pegel zwischen den beiden verschiedenen Pegeln abfällt, auf den der Pegel der Datenleitung 11 abhängig von der Information »1« oder »0« in der Speicherzelle Mill jeweils abfällt.

Die Betätigung des Flipflops 410 durch das Signal Φρι2 nach diesem Betrieb bewirkt keine Änderung im Pegel für eine der Datenleitungen 11, 12, die den höheren Pegel hat, verursacht jedoch einen Spannungsabfall auf ca. 0 Volt durch das Flipflop für die andere Datenleitung mit dem niederen Pegel.

Auf diese Weise kann die kleine PegeläncWung auf der Datenleitung 11 aufgrund der in der Speicherzelle Mill gespeicherten Information verstärkt und nach außen in der Form von Datenwerten übertragen werden. Ein derartiger Speicher kann die äußere Schreiboperation von Daten ohne jeden Fehler mittels der Transistoren QX0,Q20, Q50, Q60 usw. aufnehmen, wenn die Datenleitungen den großen Verdrahtungswiderstand haben. In Fig.9 können die Transistoren QXQ, Q50 usw. offenbar wie in Fig.4 neben den Transistoren Q 20, Q 60 vorgesehen sein. Die Anordnung in F i g. 9 ermöglicht einen größeren Leitwert g_m für die Transistoren QXO, Q50 und einen Beitrag zu einem sehr schnellen Betrieb wie in F i g. 8.

In Fig. 9 werden die Drain-Elektroden aller Transistoren <?10, Q50, QPXX, QP2X weiterhin auf dem gleichen Pegel VDD gehalten. Dies ermöglicht eine Anordnung, bei der die Transistoren Q 10 und QPXX sowie die Transistoren QPXX und Q50 mit ihrer Gatejilektrode zusammengeschaltet sind, die ein Signal Φ,+ CFempfängt.

Im folgenden wird ein anderes Ausführungsbeispiel der Erfindung näher erläutert.

Bei den oben beschriebenen Ausführungsbeispielen werden die Signale Φ* Φ j gleichzeitig in die Transistoren QXO, Q50 usw. bzw. die Transistoren Q20, Q60 usw. gespeist. Diese Ausführungsbeispiele haben den Vorteil, daß die Signalleitungen, auf denen die Signale Φ_Λ Φ, auftreten, gemeinsam für die Transistoren Q 10, QSO oder Q 20, ζ)60 gemacht werden können, so daß für die Verdrahtung eine kleine Fläche benötigt wird und ein einfacher Signalerzeuger entsteht.

Das Ziel der Erfindung kann offenbar erreicht werden, indem lediglich die Transistoren QXO, Q20 betrieben werden, die mit einer Speicherzelle (z. B. der Zelle Mill) verbunden sind, in die die Daten eingeschrieben sind, ohne die Transistoren {Q50, Q60) zu betreiben, die mit einer Speicherzelle verbunden sind (z. B. der Speicherzelle M211, wenn die Speicherzelle Mill die Schreiboperation aufnimmt), in die keine Daten eingeschrieben werden sollen. Dies hat folgenden Grund: Wenn der Transistor Q% eingeschaltet ist, fließt Strom durch die Transistoren ζ>50, Q6, die mit einer Datenleitung verbunden sind, durch die keine Daten von außen in die Speicherzelle eingeschrieben werden sollen, z. B. die Datenleitung 21, wenn die Daten in die Speicherzelle Mill geschrieben werden. Dies bedingt eine Zunahme im Leistungsverbrauch. Ursprünglich hält jedoch die Datenleitung 21 nach dem Lesen der Speicherzelle eine Spannung, die der Information in der Speicherzelle entspricht, die mit der zum Lesen

verwendeten Datenleitung verbunden ist Daher muß der Transistor Q 50 nicht betrieben werden. Es ist daher zweckmäßig, wenn das Signal Φ,- nicht an den Transistor Q50 abgegeben wird, der mit der Datenleitung 21 verbunden ist, die für äußeres Schreiben von Daten nicht verwendet wird, um den Leistungsverbrauch zu verringern. Nahezu das gleiche gilt für den Transistor Q 60,

Fig. 10 zeigt eine Weiterbildung der Schaltung der F i g. 9. Die Schaltung der F i g. 10 unterscheidet sich von der Schaltung der Fig.9 dadurch, daß getrennte Steuersignale Φ,ι, Φ η anstelle des Signals Φ, für die Transistoren Q10, ζ>50 und getrennte Steuersignale Φ j1, Φ j 2 anstelle des Signals Φ, für die Transistoren Q 20, Q 60 verwendet werden.

Blöcke 460, 470 sind gleich wie die Blöcke 46, 47 in F i g. 9, mit der Ausnahme, daß die Signale Φα, Φρ (nicht dargestellt) unabhängig von den Signalen Φ,ι, Φ/ j und Φ/1. Φj2 entsprechend den anderen Datenleitungen eingespeist werden. Es sei jedoch darauf hingewiesen, daß diese Signale Φ]\, Φ/2 gleich wie das Signal Φ j in Fig.9 sind, da sie in gleicher Zeitbeziehung und mit gleicher Spannung wie das Signal Φ j in F i g. 9 auftreten. Der Unterschied liegt darin, daß die Signale Φju Φ>2 jeweils nur dann auf die hohe Spannung gebracht werden, wenn die Datenleitung 1;- oder 21, die mit den Transistoren Q10, Q 50 verbunden ist, an denen die Signale Φ]\, Φ η liegen, gewählt wird, wenn entweder die Datenleitung 11 oder die Datenleitung 12 gewählt wird, oder wenn entweder die Datenleitung 21 oder die Datenleitung 22 £ jwählt wird.

Derartige Steuersignale werden von einer Schaltung in F i g. 11 erzeugt, die ein Adreß-Signal 900 für eine Speicherzelle zeigt, in die eine Information geschrieben werden soll. Das Adreß-Signal 900 wird durch einen Decodierer 700 decodiert und steuert einen Signalerzeuger bzw. -generator 800 an, um das Signal Φ; ι oder eines der Signale Φ_ί2, ■■■ Φ>η zu erzeugen. Das gleiche gilt für die Signale Φ; ι, Φ, 2, · · · Φ in-

Wie oben erläutert wurde, wird das Steuersignal

lediglich für geringen Leistungsverbrauch in die erforderlichen Transistoren gespeisL Jedoch erhöht die getrennte Einspeisung aller dieser Signale Φ j ι, Φ> j,... oder Φ,ι, Φ-,2,... usw. die Verdrahtung und die Signalerzeuger für die Signale Φj\, Φ]2\ Φ,ι, Φ/2 in dieser Hinsicht. Um den Leistungsverbrauch ohne zu starke Vergrößerung der Verdrahtung zu verringern, können die Datenleitungen 11, 21, 31... in mehrere Gruppen geteilt werden, deren jede Transistoren (z. B.

QlO, Q50 usw.) umfaßt, die das gleiche Steuersignal empfangen. Das heißt, alle Steuersignale für die Transistoren (z. B. die Transistoren Q10, <?50 usw.), die mit allen Datenleitungen in einer Gruppe einschließlich einer gewählten Datenleitung verbunden sind, werden aufdenhohen Pegel gebracht

F i g. 12 zeigt eine Schaltung für diesen Zweck, in der die Datenleitungen in vier Gruppen geteilt sind. Die Schaltung hat zwei Bits 910 des höchstwertigen und des an zweiter Stelle höchstwertigen Bits des Adreß-Si gnals. Decodierer 710 und Signalerzeuger bzw. -genera toren 800, die durch die Ausgangssignale der Decodierer 710 angesteuert sind, um vier Signale Φ/, Φ/', Φ/", Φ/'" zu erzeugen. Das Signal Φ/ wird auf das hohe Potential lediglich während der Zeit gebracht, in der die Datenleitungen in der ersten Gruppe gewählt sind, und zu allen Datenleitungen in der gleichen Gruppe in der Form des Signals Φ; gespeist, wobei die Signale Φ/', Φ/", Φ/'" während dieser Operation auf dem niederen Potential gehalten werden. Auf ähnliche Weise werden die Signale Φ/', Φ]", Φ/'" als das Signal Φ/' lediglich während der Zeit in alle Datenleitungen in den entsprechenden Gruppen gespeist, in der die Datenleitungen in der zweiten bzw. dritten bzw. vierten Gruppe gewählt sind.

Die Erfindung ermöglicht einen Speicher einschließlich eines Abtastverstärkers mit einem Flipflop, wobei das äußere Schreiben von Daten trotz erhöhten Verdrahtungswiderstandes aufgrund sehr kleiner Datenleitungen auf gewöhnliche Weise erfolgt.

Hierzu 10 Blatt Zeichnungen

Claims (14)

Patentansprüche:

1. Speicher mit

mindestens einer ersten und mindestens einer zweiten Datenleitung, wobei jeweils eine erste und eine zweite Datenleitung ein Datenleitungs-Paar bilden,

mindestens einer ersten Wortleitung und mindestens einer zweiten Wortleitung, die die mindestens eine ι ο erste bzw. die mindestens eine zweite Datenleitung kreuzen,

einer ersten Einrichtung zum wahlweisen Signal-Beaufschlagen einer der Wortleitungen, um diese auszuwählen, < ϊ

einer Speicherzelle jeweils an jeder Kreuzungsstelle der ersten und zweiten Datenleitungen mit den ersten bzw. zweiten Wortleitungen zum Speichern eines Potentialpegels auf der zugehörigen Datenleitung bei Auswahl der zugehörigen Wortleitung, wobei insbesondere jede Speicherzelle einer. Feldeffekttransistor, dessen Gate-Elektrode mit der Wortleitung und dessen Source-Elektrode mit der Datenleitung verbunden sind, und ein kapazitives Bauelement, das mit einem Anschluß an die Drain-Elektrode des Feldeffekttransistors angeschlossen und am anderen Anschluß mit einer vorbestimmten Spannung versorgt ist, aufweist, einer zweiten Einrichtung zum Anlegen eines ersten oder eines zweiten Potentialpegels an einer der zweiten DaterV.itungen in Abhängigkeit von der zu schreibenden Information,

einem Flipflop jeweils an jedem Datenleitungs-Paar einschließlich jeweils wenigstens eines ersten und eines zweiten Transistors, wobei verbunden sind: die Ausgangselektrode des ersten Transistors mit der zugehörigen ersten Datenleitung und die Steuerelektrode des ersten Transistors mit der zugehörigen zweiten Datenleitung, die Steuerelektrode des zweiten Transistors mit « der zugehörigen ersten Datenleitung und die Ausgangselektrode des zweiten Transistors mit der zugehörigen zweiten Datenleitung, und die Eingangselektroden des ersten und zweiten Transistors miteinander; ·>">

und einer ersten Schalteinrichtung, deren Eingangselektrode an jede erste Datenleitung und deren Ausgangselektrode an eine Spannungsquelle angeschlossen sowie deren Steuerelektrode mit einem Ein-Aus-Steuersignal beaufschlagbar ist, ^r> <>

gekennzeichnet durch eine mit jeder ersten Datenleitung (11, 21, 31) verbundene zweite Schalteinrichtung (Q 20, Q60, 44), um an jede erste Datenleitung (U, 21, 31} eine Spannung zum Ausschalten des zweiten Transistors ^r>^r< (Q4. QS) des zugehörigen Flipflops (41, 42, 43) zu legen, der mit der betreffenden ersten Datenleitung (11, 21, 31) verbunden ist, und eine mit jeder ersten Datenleitung verbundene dritte Schalteinrichtung «?10,<?50,44),die "o

mit ihrer Ausgangselektrode an eine Spannungsquelle mit einem Potentialpegel im wesentlichen gleich dem ersten Potentialpegel angeschlossen ist und einen Leitwert zwischen ihrer Eingangs- und ihrer Ausgangselektrode aufweist, der im einge- μ schalteten Zustand kleiner als der Leitwert des ersten Transistors (Q 2, Q 6) jedes Flipflops in dessen leitendem Zustand ist,

eine erste Steuereinrichtung zum Steuern der zweiten Schalteinrichtung (Q 20, Q 60, 44), so daß diese während einer vorbestimmten Zeit vor dem Speichern von Information in den Speicherzellen (M 131,...) arbeitet, und

eine zweite Steuereinrichtung zur Abgabe eines Steuersignals, das die dritte Schalteinrichtung (Q to, Q 50,44} nach Ablauf der vorbestimmten Zeit und in einem Zustand niederohmig macht, in dem das vorbestimmte Potential an einer der zweiten Datenleitungen (12, 22, 32) mittels der zweiten Einrichtung (Qrwi, Qm, Qw$ liegt (F i g. 4).

2. Speicher nach Anspruch 1, dadurch gekennzeichnet,

daß die zweite Schalteinrichtung (<?20, <?60,44) mit den ersten Datenleitungen (11, 21, 31) in der Nähe des Verbindungspunktes zwischen den ersten Datenleitungen (11,21,31) und den Flipflops {41,42,

43) verbunden ist, und

daß die dritte Schalteinrichtung (Q 10, Q50, 44) mit den ersten Datenleitungen (i i, 21,31) an einer vom Verbindungspunkt entfernten bzw. entgegengesetzten Stelle verbunden ist (F i g. 8).

3. Speicher nach Anspruch 1, gekennzeichnet durch ein Kapazitätssymmetrie-Glied (Q 40; QSO; 45) an den zweiten Datenleitungen (12, 22, 32) mit gleicher Eingangskapazität wie die zweite Schalteinrichtung«? 20, Q 60,44) von den ersten Datenleitungen (11,21,31) aus (F i g. 4).

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß das Kapazitätssymmetrie-Glied eine Schalteinrichtung (Q 40; Q 80; 45) mit gleichem Aufbau wie die zweite Schalteinrichtung (Q20, <?60,

44) ist und ausgeschaltet gehalten wird (F i g. 4).

5. Speicher nach Anspruch I, gekennzeichnet durch ein Kapazitätssymmetrie-Glied (Q30, Q70;

45) an den zweiten Datenleitungen (12, 22, 32) mit gleicher Eingangskapazität wie die dritte Schalteinrichtung (Q 10, Q50, 44) von den ...weiten Datenleitungen (12,22,32) aus (F i g. 4).

6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß das Kapazitätssymmetrie-Glied (Q30, Q70; 45) eine Schalteinrichtung mit gleichem Aufbau wie die dritte Schalteinrichtung (Q 10, Q 50, 44) ist und ausgeschaltet gehalten wird (Fig. 4).

7. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die zweite und die dritte Schalteinrichtung (<?20, <?60; <?10, Q50, 44) und der erste und der zweite Transistor (Q 2, Q 6; Q 4, Q 8) jeweils ein Feldeffekttransistor sind (F i g. 4).

8. Speicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch

einen dritten Transistor (Qi), der die dritte Schalteinrichtung bildet,

einen vierten Transistor (Q3) in jedem Flipflop (41, 42,43), dessen Eingangselektrode an die Steuerelektrode des ersten Transistors (Q2, Q6) in jedem Flipflop (41, 42, 43) und dessen Ausgangselektrode an die Ausgangselektrode des dritten Transistors (Q 1) angeschlossen sind, und eine weitere Steuereinrichtung zum Einspeisen eines Steuersignals in die dritte Schalteinrichtung, um den dritten und den vierten Transistor (Qi, Q3) während einer vorbestimmten Zeit einzuschalten, während der Information aus der Speicherzelle (Mill,...) gelesen wird (F i g. 7).

9. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste

Steuereinrichtung zum Steuern der zweiten Schalteinrichtung (020, Q60) gemeinsam mit allen Datenleitungs-Paaren vorgesehen ist (F i g. 4,8).

10. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, da3 die zweite Steuereinrichtung zum Steuern der dritten Schalteinrichtung (<?10, 050) gemeinsam mit allen Datenleitungs-Paaren vorgesehen ist (F i g. 4,8).

11. Speicher nach einem der vorhergehenden Ansprüche 1 —8, dadurch gekennzeichnet,

daß die erste Steuereinrichtung zum Steuern der zweiten Schalteinrichtung (020, QGO) gemeinsam mit Gruppen vorgesehen ist, deren jede mehrere Datenleitungs-Paare aufweist,
wobei jede erste Steuereinrichtung mit einem Teil von Speicherzellen-Auswahl-Adreß-Signalen versorgt ist, um alle zweite Schalteinrichtungen (C20, Q60) zu betätigen, die zu jeder Gruppe gehören, die eine der Datenleitungen (11,21,31) aufweist, die eine Speicherzelle (Mill,...) einschließt, in die eine Information zu schreiben ist (F i g. 10).

12. Speicher nach einem der vorhergehenden Ansprüche 1 —8, dadurch gekennzeichnet,

daß die zweite Steuereinrichtung zum Steuern der dritten Schalteinrichtung (010, 050) gemeinsam mit Gruppen vorgesehen ist, deren jede mehrere Datenleitungs-Paare aufweist,
wobei jede zweite Steuereinrichtung mit einem Teil von Speicherzellen-Auswahl-Adreß-Signaler. versorgt ist, um alle Schalteinrichtungen (010, 050) zu betätigen, die zu jeder Gruppe gehören, die eine der Datenleitungen (11, 21, 31) aufweist, die eine Speicherzelle (Mill,...) einschließt, in die eine Information zu schreiben ist (F i g. 10).

13. Speicher nach einem der vorhergehenden Ansprüche 1 —8,dadurch gekennzeichnet,,

daß die erste Steuereinrichtung zum Steuern der zweiten Schalteinrichtung (020, 060) in jedem Datenleitungs-Paar vorgesehen ist,
wobei jede erste Steuereinrichtung mit einem Speicherzellen-Auswahl-Adreß-Signal versorgt ist, um die zweite Schalteinrichtung (020, 060) nur dann zu betätigen, wenn eine Information in eine Speicherzelle (M 111,...) auf der Datenleitung (11, 21, 31) zu schreiben ist, mit der die erste Steuereinrichtung verbunden ist oder der die Datenleitung (11, 21, 31) paarweise zugeordnet ist (F ig. 4,8).

14. Speicher nach einem der vorhergehenden Ansprüche 1 — 8, dadurcii gekennzeichnet,

daß die zweite Steuereinrichtung zum Steuern der dritten Schalteinrichtung (010, 050) in jedem Datenleitungs-Paar vorgesehen ist,
wobei jede zweite Steuereinrichtung mit einem Speicherzellen-Auswahl-Adreß-Signal versorgt ist, um die dritte Schalteinrichtung (010,050) nur dann zu betätigen, wenn eine Information in eine Speicherzelle (Mill,...) auf der Datenleitung (11, 21, 31) zu schreiben ist, mit der die zweite Steuereinrichtung verbunden ist oder der die Datenleitung (11, 21, 31) paarweise zugeordnet ist (F ig. 4,8).