DE3939849A1 - Halbleiterspeichereinrichtung mit einem geteilten leseverstaerker und verfahren zu deren betrieb - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und ein Verfahren zu deren Betrieb und insbesondere auf eine dynamische Halbleiterspeichereinrichtung, bei der ein Leseverstärker von einer Mehrzahl von Speicherzellenblöcken gemeinsam genutzt wird und auf ein Verfahren zu deren Betrieb.

Die Fig. 7 stellt ein Blockdiagramm dar, das die Konfiguration eines Hauptbereiches eines herkömmlichen dynamischen Speichers mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) mit einer Speicherkapazität von 1M-Bit zeigt.

In einem Speicherzellenfeld 10 der Fig. 7 ist eine Mehrzahl von Wortleitungen und Bitleitungen schneidend angeordnet und es sind Speicherzellen bei den Schnittpunkten gebildet. Das heißt, es ist eine Mehrzahl von Speicherzellen in einer Mehrzahl von Zeilen und Spalten angeordnet. Das Speicherzellenfeld 10 ist in vier Bereiche aufgeteilt und jeder Bereich ist weiter in zwei Speicherzellenblöcke 10 a und 10 b unterteilt. Das Speicherzellenfeld 10 ist damit in acht Speicherzellenblöcke aufgeteilt. Jeder der Speicherzellenblöcke 10 a, 10 b ist in 256×256 Bit organisiert.

Ein Zeilendekoder 30 ist am Seitenbereich des Speicherzellenfeldes 10 angeordnet. Ferner sind zwei Spaltendekoder 41 und 42 im zentralen Bereich des Speicherzellenfeldes 10 angeordnet. Ein Dekoder 30 wählt eine der Mehrzahl von Wortleitungen in jedem Speicherzellenblock 10 a, 10 b in Abhängigkeit von einem Zeilenadreßsignal aus. Eine Mehrzahl von Speicherzellenfeldblöcken 10 a, 10 b, die das Speicherzellenfeld 10 umfaßt, werden von einem Zeilenadreßsignal RA 8 ausgewählt. Wie in Fig. 7 gezeigt, werden vier Speicherzellenblöcke 10 a (als A-Block bezeichnet) ausgewählt, falls das Zeilenadreßsignal RA 8 gleich "1" ist, während sich vier Speicherzellenblöcke 10 b (als B-Block bezeichnet) in einem inaktiven Zustand befinden. Falls das Zeilenadreßsignal RA 8 gleich "0" ist, werden vier Speicherzellenfeldblöcke 10 b ausgewählt, während sich vier Speicherzellenblöcke 10 b in einem inaktiven Zustand befinden.

Ein Leseverstärkerblock 20 ist zwischen den Speicherzellenfeldblöcken 10 a und 10 b in jedem Bereich des Speicherzellenfeldes 10 gebildet. Dieser Leseverstärkerblock 20 besitzt die Konfiguration eines geteilten Leseverstärkers und wird von zwei Speicherzellenblöcken 10 a und 10 b gemeinsam benutzt. In jedem Bereich des Speicherzellenfeldes 10 sind ein Schaltsignalerzeugungsschaltkreis 60 a, der ein Signal zum Verbinden des Leseverstärkerblocks 20 mit dem Speicherzellenfeldblock 10 a erzeugt, und ein Schaltsignalerzeugungsschaltkreis 60 b, der ein Signal zum Verbinden des Leseverstärkerblocks 20 mit dem Speicherzellenfeldblock 10 b erzeugt, geschaffen. Falls zum Beispiel der A-Block des Speicherzellenfeldes 10 durch ein Zeilenadreßsignal RA 8 gleich "1" ausgewählt ist, ist der Leseverstärkerblock 20 mit Bitleitungspaaren im Speicherzellenfeldblock 10 a in Abhängigkeit von einem Schaltsignal des Schaltsignalerzeugungsschaltkreises 60 a verbunden, während der Leseverstärkerblock 20 von Bitleitungspaaren im Speicherzellenblock 10 b in Abhängigkeit von einem Schaltsignal des Schaltsignalerzeugungsschaltkreises 60 b elektrisch getrennt ist.

Die Fig. 8 stellt ein Schaltbild dar, das den Hauptbereich des in Fig. 7 gezeigten DRAMs zeigt.

Eine Mehrzahl von Bitleitungspaaren und eine Mehrzahl von diese schneidenden Wortleitungen sind in jedem der Speicherzellenfeldblöcke 10 a und 10 b gebildet. In Fig. 8 sind ein Bitleitungspaar BL, und eine Wortleitung WL 0, die der Speicherzellenfeldblock 10 a umfaßt, und auch ein Bitleitungspaar BL, und eine Wortleitung WL 1, die der Speicherzellenfeldblock 10 b umfaßt, in typischer Weise dargestellt. Es erscheint ein komplementäres Signal auf den Bitleitungen BL und . Speicherzellen sind an den Kreuzungen von Bitleitungen und Wortleitungen gebildet. In Fig. 8 sind eine Speicherzelle MC, die an der Kreuzung der Bitleitung BL und der Wortleitung WL 0 gebildet ist, und eine Speicherzelle MC, die an der Kreuzung der Bitleitung BL und der Wortleitung WL 1 gebildet ist, in typischer Weise dargestellt. Jede der Speicherzellen MC weist eine Ein-Transistor-Ein-Kondensator-Konfiguration auf. Das heißt, daß jede Speicherzelle MC aus einem Speicherkondensator Cs zum Speichern der Information und einem N-Kanal-MOS-Transistor Q _s gebildet ist.

Ein N-Kanal-Leseverstärker 21 vom Flip-Flop-Typ und ein P-Kanal- Leseverstärker 22 vom Flip-Flop-Typ sind zwischen den Speicherzellenblöcken 10 a und 10 b gebildet. Diese Leseverstärker 21 und 22 verstärken eine Differenz zwischen den Signalpotentialen auf den Bitleitungen BL und . Der N-Kanal-Leseverstärker 21 ist aus N-Kanal-MOS-Transistoren Q 21 und Q 22 gebildet, während der P-Kanal- Leseverstärker 22 aus P-Kanal-MOS-Transistoren Q 24 und Q 25 aufgebaut ist. Diese Leseverstärker 21 und 22 werden von Leseverstärkeraktivierungssignalen S 0 und aktiviert. Ein N-Kanal-MOS- Transistor Q 23 wird in Abhängigkeit von einem Leseverstärkeraktivierungssignal S 0 durchgeschaltet, während ein P-Kanal-MOS- Transistor Q 26 als Reaktion auf ein Leseverstärkeraktivierungssignal durchgeschaltet wird. Entsprechend entlädt der Leseverstärker 21 eine Bitleitung des Bitleitungspaares BL, auf niedrigem Potential auf das Massepotential, während der Leseverstärker 22 eine Bitleitung des Bitleitungspaares BL, mit hohem Potential auf ein Spannungsversorgungspotential Vcc auflädt. Jeder Leseverstärkerblock 20 in Fig. 7 ist aus einer Mehrzahl von N-Kanal- Leseverstärkern und P-Kanal-Leseverstärkern gebildet.

Da die Speicherzellenblöcke 10 a und 10 b und der Leseverstärkerblock 20 eine Konfiguration mit geteiltem Leseverstärker aufweisen, sind ein Schaltkreis 80 a zum elektrischen Trennen oder Verbinden des Bitleitungspaares BL, im Speicherzellenblock 10 a und der Leseverstärker 21 und 22 und ein Schaltkreis 80 b zum elektrischen Trennen oder Verbinden des Bitleitungspaares BL, im Speicherzellenblock 10 b und der Leseverstärker 21 und 22 gebildet. Der Schaltkreis 80 a ist aus N-Kanal-MOS-Transistoren Q 27, Q 28 und der Schaltkreis 80 b aus N-Kanal-MOS-Transistoren Q 29, Q 30 gebildet. Die Gates der Transistoren Q 27, Q 28 werden mit dem Schaltsignal S 1 U des in Fig. 7 gezeigten Schaltsignalerzeugungsschaltkreises 60 a beaufschlagt, während die Gates der Transistoren Q 29, Q 30 mit einem Schaltsignal S 1 L des in Fig. 7 gezeigten Schaltsignalerzeugungsschaltkreises 60 b beaufschlagt werden. Beide Schaltsignale befinden sich normalerweise auf dem Niveau des Versorgungspotentiales Vcc (im weiteren als Vcc-Niveau bezeichnet).

Falls zum Beispiel das Potential auf der Wortleitung WL 0 auf das "H"-Niveau ansteigt, so daß Information aus der Speicherzelle MC im Speicherzellenfeldblock 10 a ausgelesen wird, befindet sich das Schaltsignal S 1 L auf dem Niveau des Massepotentiales (im weiteren als Masseniveau bezeichnet) kurz bevor oder zur gleichen Zeit, wenn das Potential auf der Wortleitung WL 0 auf das "H"-Niveau ansteigt. Entsprechend wird das Bitleitungspaar BL, im Speicherzellenblock 10 b von den Leseverstärkern 21 und 22 elektrisch getrennt. Anschließend steigt das Schaltsignal S 1 U auf ein höheres Niveau an als das Vcc-Niveau, so daß die Transistoren Q 27, Q 28 vollständig leitend werden, und das Bitleitungspaar BL, im Speicherzellenblock 10 a wird vollständig mit den Leseverstärkern 21 und 22 verbunden.

Wenn das von den in Fig. 7 gezeigten Spaltendekodern 41 und 42 abgegebene Spaltenauswahlsignal Y auf das "H"-Niveau ansteigt, werden die N-Kanal-MOS-Transistoren Q 31 und Q 32 durchgeschaltet, so daß die Information der Leseanschlüsse N 1 und N 2, die gemeinsam für die beiden Leseverstärker 21 und 22 gebildet sind, auf ein Ein/Ausgangsleitungspaar I/O, übertragen werden.

Ferner wird ein Ausgleichs- und Vorladeschaltkreis 11 der N-Kanal- MOS-Transistoren Q 33-Q 35 umfaßt, jeweils mit jedem Bitleitungspaar BL, der Speicherzellenfeldblöcke 10 a und 10 b verbunden. In den Warteperioden (standby periods), bevor ein Speicherzyklus beginnt und nachdem ein Speicherzyklus beendet ist, gleicht der Ausgleichs- und Vorladeschaltkreis 11 die Potentiale auf den entsprechenden Bitleitungspaaren BL, als Reaktion auf ein Ausgleichssignal EQ aus, und lädt das Bitleitungspaar BL, auf ein vorgewähltes Vorladepotential V _BL auf. Da sich die Schaltsignale S 1 U und S 1 L wie oben erwähnt auf dem Vcc-Niveau während der Standby-Periode befinden, werden auch die Leseanschlüsse N 1 und N 2 der Leseverstärker 21 und 22 ausgeglichen und vorgeladen.

Daher befinden sich die Schaltsignale S 1 U und S 1 L normalerweise beide auf dem Vcc-Niveau. Um bei einer Speicheroperation die Bitleitungspaare in den durch das Zeilenadreßsignal ausgewählten Speicherzellenblöcken mit den Leseverstärkern zu verbinden, ist es jedoch erforderlich, daß sich eines der Schaltsignale S 1 U und S 1 L auf ein höheres Niveau als das Vcc-Niveau ändert, während sich das andere auf das Masseniveau ändert.

Die Fig. 9 zeigt ein Schaltbild des Schaltsignalerzeugungsschaltkreises zum Erzeugen eines Schaltsignales S 1 U oder S 1 L. Dieser Schaltsignalerzeugungsschaltkreis umfaßt N-Kanal-MOS-Transistoren Q 41-Q 47 und Kondensatoren C 11, C 12. Falls der Schaltsignalerzeugungsschaltkreis 60 a das Signal S 1 U erzeugt, wird das Gate des Transistors Q 45 mit einem Zeilenadreßsignal beaufschlagt. Falls der Schaltsignalerzeugungsschaltkreis 60 b das Signal S 1 U erzeugt, wird das Gate des Transistors Q 45 mit einem Zeilenadreßsignal RA 8 beaufschlagt.

Der Betrieb des in Fig. 9 gezeigten Schaltsignalerzeugungsschaltkreises wird nun mit Bezugnahme auf das Zeitdiagramm der Fig. 10 beschrieben.

Zuerst wird der Betrieb des Schaltsignalerzeugungsschaltkreises 60 a zur Erzeugung des Schaltsignales S 1 U beschrieben. Während einer Standby-Periode ist das Eingangssignal auf einem höheren Niveau als das Vcc-Niveau, während sich das Eingangssignal Φ 3 auf dem "L"-Niveau befindet, und es sind auch die beiden Zeilenadreßsignale RA 8 und auf dem "L"-Niveau. Entsprechend sind die in Fig. 9 gezeigten Transistoren Q 41, Q 42, Q 43 leitend, während die beiden Transistoren Q 45, Q 47 sperren. Die Versorgungsspannung Vcc ist an die Drains der Transistoren Q 41-Q 43 angelegt, so daß sich das von einem Ausgangsanschluß 61 ausgegebene Schaltsignal S 1 U auf dem Vcc-Niveau befindet.

Wenn das Eingangssignal auf das "L"-Niveau ansteigt, sperren die Transistoren Q 41-Q 43. Da die Transistoren Q 45, Q 47 gesperrt sind, bleibt das Schaltsignal S 1 U jedoch auf dem Vcc-Niveau. Wenn das Zeilenadreßsignal RA 8 dann auf das "H"-Niveau ansteigt und das Zeilenadreßsignal auf dem "L"-Niveau bleibt, bleiben die Transistoren Q 45, Q 47 gesperrt, da die Gates der Transistoren mit dem Zeilenadreßsignal beaufschlagt werden. Wenn das Eingangssignal Φ 3 danach auf das "H"-Niveau ansteigt, wird das Gatepotential des Transistors Q 44 durch den Kondensator C 11 auf einen ausreichend höheren Wert als das Vcc-Niveau hochgezogen. Ferner wird das Drainpotential des Transistors durch den Kondensator C 12 auf einen ausreichend höheren Wert als das Vcc-Potential angehoben. Entsprechend steigt das Schaltsignal S 1 U über den Transistor Q 44 auf einen höheren Wert als das Vcc-Niveau an. Schließlich geht das Schaltsignal S 1 U auf das Vcc-Niveau zurück, wenn das Eingangssignal auf einen höheren Wert als Vcc ansteigt.

Falls sich das Zeilenadreßsignal RA 8 auf dem "H"-Niveau und das Zeilenadreßsignal auf dem "L"-Niveau befinden, steigt das Schaltsignal S 1 U wie oben beschrieben auf einen höheren Wert als das Vcc-Niveau an.

Die folgende Beschreibung bezieht sich auf den Fall, daß das Zeilenadreßsignal RA 8 auf das "L"-Niveau fällt, während das Zeilenadreßsignal auf das "H"-Niveau ansteigt. Der Betrieb bis zur Änderung der Zeilenadreßsignale RA 8 und ist derselbe, wie oben erwähnt, so daß sich das Schaltsignal S 1 U auf dem Vcc-Niveau befindet. Falls das Zeilenadreßsignal RA 8 auf dem "L"-Niveau bleibt und das Zeilenadreßsignal auf das "H"-Niveau ansteigt, wie in Fig. 10 durch gestrichelte Linien angedeutet, schalten die Transistoren Q 45, Q 47 durch. Wie in Fig. 10 durch eine andere gestrichelte Linie angedeutet ist, sinkt das Schaltsignal S 1 U über den Transistor auf das Massepotential ab. Auch das Gatepotential des Transistors Q 44 sinkt über die Transistoren Q 46, Q 47 auf das Massepotential ab. Wenn das Eingangssignal Φ 3 auf das "H"-Niveau ansteigt, wird das Drainpotential des Transistors Q 44 durch den Kondensator C 12 auf ein ausreichend höheres Niveau als das Vcc- Niveau angehoben. Da das Gatepotential des Transistors Q 44 über die Transistoren Q 46, Q 47 auf das Massepotential gezogen und der Ausgangsanschluß 61 über den Transistor Q 45 geerdet wird, verbleibt das Schaltsignal Q 45 jedoch auf dem Masseniveau.

Sowohl das Zeilenadreßsignal RA 8 als auch das Zeilenadreßsignal fallen dann beide auf das "L"-Niveau ab. Das Eingangssignal Φ _p verbleibt zu diesem Zeitpunkt auf dem "L"-Niveau, so daß die Transistoren Q 41-Q 43 gesperrt bleiben, während das Schaltsignal S 1 U auf dem Massepotential verbleibt. Wenn das Eingangssignal Φ _P auf ein ausreichend höheres Niveau als das Vcc-Niveau ansteigt, ändert sich das Schaltsignal S 1 U schließlich auf das Vcc-Niveau.

Damit sinkt das Schaltsignal S 1 U auf das Massepotential ab, wenn sich das Zeilenadreßsignal RA 8 auf dem "L"-Niveau und das Zeilenadreßsignal auf dem "H"-Niveau befinden.

Falls der Schaltsignalerzeugungsschaltkreis 60 b das Schaltsignal S 1 L erzeugt, wird das Gate des Transistors Q 45 mit dem Zeilenadreßsignal RA 8 anstelle des Zeilenadreßsignales beaufschlagt.

Der Betrieb der Schaltsignalerzeugungsschaltkreise 60 a und 60 b ist in Fig. 11 zusammengefaßt. Falls sich alle Zeilenadreßsignale RA 8 und auf dem "L"-Niveau befinden, bedeutet dies, daß sich die Schaltsignale S 1 U und S 1 L beide auf dem Vcc-Niveau befinden. Wenn das Zeilenadreßsignal RA 8 auf das "H"-Niveau ansteigt und das Zeilenadreßsignal auf das "L"-Niveau abfällt, steigt das Schaltsignal S 1 U ferner auf einen höheren Wert als das Vcc-Niveau an, und das Schaltsignal S 1 L fällt auf das "L"-Niveau (Massepotential). Falls andererseits das Zeilenadreßsignal RA 8 auf das "L"-Niveau abfällt und das Zeilenadreßsignal auf das "H"-Niveau ansteigt, fällt das Schaltsignal S 1 U auf das "L"-Niveau ab, während das Schaltsignal S 1 L auf einen höheren Wert als das Vcc-Niveau ansteigt.

In einem in Fig. 7 gezeigten herkömmlichen DRAM sind, wie vorher beschrieben, ein Schaltsignalerzeugungsschaltkreis 60 a mit der Schaltkreiskonfiguration der Fig. 9 bei jedem Speicherzellenfeldblock 10 a und ein Schaltsignalerzeugungsschaltkreis 60 b mit der Schaltkreiskonfiguration der Fig. 9 bei jedem Speicherzellenfeldblock 10 b gebildet. Der Kondensator C 12 zum Hochziehen der Schaltsignale S 1 U oder S 1 L auf einen höheren Wert als das Vcc- Niveau, weist einen größeren Platzbedarf auf als die anderen Elemente. Während beim oben beschriebenen herkömmlichen DRAM eine Hochziehoperation in den vier Schaltsignalerzeugungsschaltkreisen 60 a ausgeführt wird, wird eine solche in den anderen vier Schaltsignalerzeugungsschaltkreisen 60 b nicht ausgeführt. Während andererseits die Hochziehoperation in den vier Schaltsignalerzeugungsschaltkreisen 60 b ausgeführt, wird ein solches nicht in den vier Schaltsignalerzeugungsschaltkreisen 60 a ausgeführt. Trotzdem werden ein Schaltsignalerzeugungsschaltkreis 60 a und ein Schaltsignalerzeugungsschaltkreis 60 b für jeweils jeden Speicherzellenfeldblock 10 a und 10 b benötigt. Daher muß eine große Zahl von Kondensatoren für die Hochziehoperationen gebildet werden, so daß das Problem auftaucht, daß eine große Schaltkreisfläche benötigt wird.

Es ist auch denkbar, daß ein Schaltsignalerzeugungsschaltkreis für vier Speicherzellenfeldblöcke 10 a und ein Schaltsignalerzeugungsschaltkreis für vier Speicherzellenfeldblöcke 10 b gebildet sind. In diesem Fall ist jedoch die Gesamtfläche der Kondensatoren, die in einem Schaltsignalerzeugungsschaltkreis enthalten sind, größer als die Gesamtfläche der Kondensatoren, die in vier Schaltsignalerzeugungsschaltkreisen mit der Schaltkreiskonfiguration der Fig. 7 enthalten sind.

Aufgabe der Erfindung ist es, die Schaltkreisfläche einer Halbleiterspeichereinrichtung zu reduzieren. Ferner soll die Fläche des Schaltkreises, der ein Schaltsignal zum selektiven Verbinden eines geteilten Leseverstärkers in einer Halbleiterspeichereinrichtung mit einem der Mehrzahl von Speicherzellenfeldblöcken erzeugt, verkleinert werden. Weiterhin soll die Fläche, die von Kondensatoren, die in einem Schaltsignalerzeugungsschaltkreis in einer einen Leseverstärker umfassenden Halbleiterspeichereinrichtung enthalten sind, verkleinert werden. Ferner soll ein Betreibungsverfahren geschaffen werden, das erlaubt, die von einer Halbleiterspeichereinrichtung mit einem geteilten Leseverstärker belegte Fläche zu reduzieren.

Um die genannte Aufgabe zu erfüllen, umfaßt eine Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung ein Speicherzellenfeld, Leseverstärkereinrichtungen, eine Mehrzahl von Schalteinrichtungen, eine Treibersignalerzeugungseinrichtung und eine Dekodiereinrichtung.

Das Speicherzellenfeld umfaßt eine Mehrzahl von Wortleitungen, eine Mehrzahl von die Mehrzahl der Wortleitungen kreuzenden Bitleitungen und eine Mehrzahl von Speicherzellen, die an den Kreuzungen der Mehrzahl von Bitleitungen und Wortleitungen gebildet sind, wobei die Mehrzahl der Bitleitungen aus einer Mehrzahl von Bitleitungspaaren gebildet ist. Das Speicherzellenfeld ist in eine Mehrzahl von Speicherzellenfeldblöcken unterteilt. Die Leseverstärkereinrichtung ist gemeinsam in einer Mehrzahl von Speicherzellenfeldblöcken gebildet und verstärkt eine Potentialdifferenz auf jedem in jedem der Mehrzahl von Speicherzellenfeldblöcken gebildeten Bitleitungspaar. Die Mehrzahl der Schalteinrichtungen ist zwischen die Mehrzahl von Speicherzellenfeldblöcken und die Leseverstärkereinrichtungen geschaltet. Die Treibersignalerzeugungseinrichtung erzeugt ein Treibersignal mit einem vorgewählten Potential. Die Dekodiereinrichtung legt ein Treibersignal von der Treibersignalerzeugungseinrichtung an eine der Mehrzahl von Schalteinrichtungen in Abhängigkeit von einem vorgewählten Auswahlsignal an. Jede der Mehrzahl von Schalteinrichtungen wird als Reaktion auf das Treibersignal leitend gemacht.

In einer Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung umfaßt die Treibereinrichtung zum Versorgen einer der Mehrzahl von Schalteinrichtungen mit einem Treibersignal eine Treibersignalerzeugungseinrichtung und eine Dekodiereinrichtung. Das bedeutet, daß die Mehrzahl von Schalteinrichtungen gemeinsam mit einer Treibersignalerzeugungseinrichtung versehen sind und die durch die Dekodiereinrichtung ausgewählte Schalteinrichtung wird mit einem Treibersignal von der Treibersignalerzeugungseinrichtung beaufschlagt.

Entsprechend weist die Treibersignalerzeugungseinrichtung eine Treiberfähigkeit zum Treiben der von der Dekodiereinrichtung ausgewählten Schalteinrichtung auf. Daher wird die Fläche der Treibereinrichtung, die selektiv eine der Mehrzahl von Schalteinrichtungen leitend gemacht, vermindert.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1: ein Blockdiagramm, das die Konfiguration des Hauptbereiches eines DRAMs in Übereinstimmung mit der Erfindung zeigt;

Fig. 2: ein Blockdiagramm, das die Gesamtkonfiguration des DRAMs der Ausführung in Fig. 1 zeigt;

Fig. 3: ein Schaltbild der Konfiguration eines Treibers im DRAM der Fig. 1;

Fig. 4: ein Schaltbild der Konfiguration eines Dekoders im DRAM der Fig. 1;

Fig. 5: ein Zeitdiagramm zur Verdeutlichung der Operation des in Fig. 3 gezeigten Treibers und des in Fig. 4 gezeigten Dekoders;

Fig. 6: ein Zeitdiagramm zur Verdeutlichung einer Leseoperation des in den Fig. 1 bis 4 gezeigten DRAMs;

Fig. 7: ein Blockdiagramm, das die Konfiguration des Hauptbereiches eines herkömmlichen DRAM zeigt;

Fig. 8: ein Schaltbild, das die Konfiguration des Hauptbereiches eines in den DRAMs der Fig. 1 und der Fig. 7 gezeigten Speicherzellenfeldes darstellt;

Fig. 9: ein Schaltbild, das die Konfiguration eines im DRAM der Fig. 7 enthaltenen Schaltsignalerzeugungsschaltkreises zeigt;

Fig. 10: ein Zeitdiagramm zur Verdeutlichung der Operation des Schaltsignalerzeugungsschaltkreises der Fig. 9; und

Fig. 11: die Beziehung zwischen den Niveaus des Zeilenadreßsignales und des Schaltsignales im Schaltsignalerzeugungsschaltkreis der Fig. 9.

Im folgenden wird eine Ausführung der Erfindung mit Bezugnahme auf die Zeichnungen beschrieben.

Die Konfiguration des Speicherzellenfeldes 10, des Zeilendekoders 30 und der Spaltendekoders 41, 42 in Fig. 1 ist dieselbe, wie die des in Fig. 7 gezeigten herkömmlichen DRAMs. Das bedeutet, daß das Speicherzellenfeld 10 in vier Bereiche unterteilt ist und jeder Bereich einen Speicherzellenfeldblock 10 a und einen Speicherzellenfeldblock 10 b umfaßt. Ein Leseverstärkerblock 20 ist zwischen den Speicherzellenfeldblöcken 10 a und 10 b in jedem Bereich des Speicherzellenfeldes 10 angeordnet. Ferner ist ein Zeilendekoder im Seitenbereich des Speicherzellenfeldes 10 gebildet. Zwei Spaltendekoder 41 und 42 sind im zentralen Bereich des Speicherzellenfeldes 10 geschaffen. Falls das Zeilenadreßsignal RA 8 gleich "1" ist, wird der vier Speicherzellenfeldblöcke 10 a umfassende Block A ausgewählt, während der vier Speicherzellenfeldblöcke 10 b umfassende Block B nicht ausgewählt wird. Falls das Zeilenadreßsignal RA 8 gleich "0" ist, wird Block B ausgewählt und nicht Block A.

Bei dieser Ausführung ist ein Schaltsignalerzeugungsschaltkreis 50 auf der bezüglich dem Speicherzellenfeld 10 dem Zeilendekoder 30 gegenüberliegenden Seite gebildet. Der Schaltsignalerzeugungsschaltkreis 50 umfaßt vier Dekoder 51 und einen Treiber 52. Jeder Dekoder 51 ist entsprechend einem Satz von Speicherzellenfeldblöcken 10 a, 10 b gebildet. Der Treiber 52 ist gemeinsam für Dekoder 51 gebildet. Der Treiber 52 umfaßt einen Hochziehschaltkreis zum Erzeugen eines Treibersignales mit einem höheren Niveau als das Vcc-Niveau. Jeder Dekoder 51 empfängt ein Treibersignal vom Treiber 52, um ein Schaltsignal zum Verbinden eines Blockes der entsprechenden Speicherzellenfeldblöcke 10 a und 10 b mit dem Leseverstärkerblock 20 und Trennen des anderen Blockes vom Leseverstärkerblock 20.

In Fig. 2 werden externe Signale, wie ein Zeilenadreßabtastsignal , ein Spaltenadreßabtastsignal und ein Schreibsteuersignal an einen Taktsignalgenerator 110 über einen RAS- Puffer 80, bzw. CAS-Puffer 90 bzw. einen W-Puffer 100 angelegt. Der Taktsignalgenerator 110 erzeugt verschiedene Arten von Steuersignalen in Abhängigkeit von diesen Signalen.

Ein Adreßpuffer 120 ist von einem Steuersignal des Taktsignalgenerators 110 abhängig zum Anlegen eines extern angelegten Adreßsignales ADD als Zeilenadreßsignal RA an den Zeilendekoder 30 und den Schaltsignalerzeugungsschaltkreis 50 zu einem gegebenen Zeitpunkt. Ferner ist der Adreßpuffer 120 von einem Steuersignal des Taktsignalgenerators 110 abhängig zum Anlegen eines extern angelegten Adreßsignales ADD als Spaltenadreßsignal CA an die Spaltendekoder 41, 42. Die Schaltkreiskonfigurationen des Speicherzellenfeldblockes 10 a, des Leseverstärkerblockes 20 und des Speicherzellenfeldblockes 10 b sind mit den in Fig. 8 gezeigten identisch.

Die Fig. 3 stellt ein Schaltbild dar, das die Konfiguration eines im Schaltsignalerzeugungsschaltkreis 50 enthaltenen Treibers 52 zeigt.

Dieser Treiberschaltkreis 52 umfaßt N-Kanal-MOS-Transistoren Q 1-Q 4, Kondensatoren C 1, C 2 und Inverter G 1, G 2. Die Gates der Transistoren Q 1-Q 3 werden mit einem Eingangssignal und ihre Drains mit einem Versorgungspotential Vcc beaufschlagt. Ein Eingangssignal Φ 1 wird an die Source des Transistors Q 1 und das Gate des Transistors Q 4 über den Kondensator C 1 angelegt. Das Eingangssignal Φ 1 wird auch an die Sources der Transistoren Q 2, Q 4 über die Inverter G 1, G 2 und den Kondensator C 2 angelegt. Die Source des Transistors Q 3 und die Drain des Transistors Q 4 sind mit einem Ausgangsanschluß 53 verbunden. Am Ausgangsanschluß 53 wird ein Treibersignal S 1 abgegeben.

Die Fig. 4 stellt ein Schaltbild dar, das die Konfiguration eines im Schaltsignalerzeugungsschaltkreis 50 enthaltenen Dekoders 51 zeigt.

Dieser Dekoder 51 umfaßt N-Kanal-MOS-Transistoren Q 5-Q 12, Kondensatoren C 3, C 4, NAND-Gates G 3, G 4 und Inverter G 5-G 8.

Der Transistor Q 7 ist zwischen einen Eingangsanschluß 54 und einen Ausgangsanschluß 55 geschaltet. Der Transistor Q 8 ist zwischen einen Eingangsanschluß 54 und einen Ausgangsanschluß 56 geschaltet. Ferner ist der Transistor Q 9 zwischen dem Ausgangsanschluß 55 und einem Massepotential gebildet. Der Transistor Q 10 ist zwischen dem Ausgangsanschluß 56 und dem Massepotential geschaltet. Ferner ist der Transistor Q 11 zwischen einem Versorgungspotential Vcc und dem Ausgangsanschluß 55 und der Transistor Q 12 zwischen das Versorgungspotential Vcc und den Ausgangsanschluß 56 geschaltet. Ein Zeilenadreßsignal RA 8 wird an das Gate des Transistors Q 9 und über den Transistor Q 6 an das Gate des Transistors Q 8 angelegt. Ein Zeilenadreßsignal wird an das Gate des Transistors Q 10 und über den Transistor Q 5 an das Gate des Transistors Q 7 angelegt.

Der Ausgangsanschluß 55 ist mit einem Eingangsanschluß des NAND- Gates G 3 über den Inverter G 7 verbunden. Der Ausgangsanschluß 56 ist mit einem Eingangsanschluß des NAND-Gates G 4 über den Inverter G 8 verbunden. Die Eingangsanschlüsse der NAND-Gates G 3, G 4 werden mit einem Eingangssignal Φ 2 des in Fig. 2 gezeigten Taktsignalgenerators beaufschlagt. Der Ausgangsanschluß des NAND-Gates G 3 ist mit dem Gate des Transistors Q 8 über den Inverter G 6 und den Kondensator C 4 verbunden. Der Ausgangsanschluß des NAND-Gates G 4 ist mit dem Gate des Transistors Q 7 über den Inverter G 5 und den Kondensator C 3 verbunden. Die Gates der Transistoren Q 5, Q 6 sind mit dem Versorgungspotential Vcc verbunden. Ferner werden die Gates der Transistoren Q 11, Q 12 mit einem Eingangssignal vom Taktsignalgenerator 110 der Fig. 2 beaufschlagt.

An den Eingangsanschluß 54 wird ein Treibersignal S 1 vom Treiber 52 der Fig. 3 angelegt. Ein Schaltsignal SL 1 wird vom Ausgangsanschluß 55 und ein Schaltsignal S 1 U vom Ausgangsanschluß 56 abgegeben.

Der Betrieb des Treibers der Fig. 3 und des Dekoders 51 der Fig. 4 wird nun mit Bezugnahme auf das Zeitdiagramm der Fig. 5 beschrieben.

Während einer Standby-Periode befindet sich das Eingangssignal zuerst auf einem höheren Niveau, als das Vcc-Niveau, während sich die Eingangssignale Φ 1 und Φ 2 beide auf dem "L"-Niveau und die Zeilenadreßsignale RA 8 und beide auf dem "L"-Niveau sind. Entsprechend sind die Transistoren Q 1, Q 2, Q 3 der Fig. 3 vollständig durchgeschaltet und auch der Transistor Q 4 ist leitend, so daß das Treibersignal S 1 auf dem Vcc-Niveau ist. Ferner sind die Transistoren Q 11 und Q 12 in Fig. 4 vollständig durchgeschaltet als Reaktion auf ein Eingangssignal , so daß sich die Schaltsignale S 1 L und S 1 U auf dem Vcc-Niveau befinden. Da die Zeilenadreßsignale RA 8 und beide auf dem "L"-Niveau sind, sind ferner die Transistoren Q 7-Q 9 gesperrt.

Wenn das Eingangssignal auf das "L"-Niveau fällt, werden die Transistoren Q 1, Q 2, Q 3 der Fig. 3 und auch die Transistoren Q 11, Q 12 der Fig. 4 gesperrt. In diesem Fall verbleiben das Treibersignal S 1 und die Schaltsignale S 1 L, S 1 U auf dem Vcc-Niveau.

Wenn das Eingangssignal Φ 1 auf das "H"-Niveau ansteigt, wird das Gatepotential des Transistors Q 4 in Fig. 3 auf einen höheren Wert, als das Vcc-Niveau durch kapazitive Kopplung mit dem Kondensator C 1 hochgezogen. Das Sourcepotential des Transistors Q 4 wird ebenfalls auf einen höheren Wert als das Vcc-Niveau durch kapazitive Kopplung mit dem Kondensator C 2 hochgezogen. Entsprechend steigt das Treibersignal S 1 auf einen höheren Wert als das Vcc-Niveau durch den Transistor Q 4 an. Da die Zeilenadreßsignale RA 8 und beide auf dem "L"-Niveau sind, verbleiben die Gatepotentiale der Transistoren Q 7 und Q 8 der Fig. 4 andererseits auf dem "L"-Niveau durch die Transistoren Q 5 bzw. Q 6. Selbst wenn sich das Treibersignal S 1 ändert, verbleiben daher die beiden Schaltsignale S 1 L und S 1 U auf dem Vcc-Niveau.

Wenn das Zeilenadreßsignal RA 8 auf das "H"-Niveau ansteigt, während das Zeilenadreßsignal auf dem "L"-Niveau bleibt, werden zum Beispiel die Transistoren Q 8 und Q 9 in Fig. 4 durchgeschaltet. Entsprechend wird das an den Eingangsanschluß 54 angelegte Treibersignal S 1 an den Ausgangsanschluß 56 übertragen, so daß das Schaltsignal S 1 U auf einen höheren Wert als das Vcc-Niveau ansteigt. Zu diesem Zeitpunkt wird der Wert des Schaltsignales S 1 U durch eine Schwellenspannung V _TH des Transistors Q 8 unter den Wert des Treibersignals S 1 erniedrigt. Ferner wird der Ausgangsanschluß 55 auf das Massepotential entladen, so daß das Schaltsignal S 1 L auf das Masseniveau abfällt, wie durch gestrichelte Linien in Fig. 5 angedeutet.

Wenn das Eingangssignal Φ 2 auf das "H"-Niveau ansteigt, steigt der Ausgang des Inverters G 6 anschließend auch auf das "H"-Niveau an. Entsprechend steigt das Gatepotential des Transistors Q 8 auf einen ausreichend höheren Wert als das Vcc-Niveau durch kapazitive Kopplung mit dem Kondensator C 4 an. Damit steigt das Schaltsignal S 1 U auf das Niveau des Treibersignales S 1 durch den Transistor Q 8 an.

Nachdem die Eingangssignale Φ 1, Φ 2 und das Zeilenadreßsignal RA 8 auf das "L"-Niveau gefallen sind, kehrt das Eingangssignal auf einen Wert zurück, der höher ist als das Vcc-Niveau. Entsprechend werden der Transistor Q 3 in Fig. 3 und die Transistoren Q 11, Q 12 in Fig. 4 durchgeschaltet, so daß das Treibersignal S 1 und die Schaltsignale S 1 L und S 1 U auf das Vcc-Niveau ansteigen. Dies ist das Ende eines Zyklus′ der Speicheroperation.

Falls sich das Zeilenadreßsignal RA 8 auf dem "L"-Niveau befindet, während das Adreßsignal gleich "H" ist, befindet sich dagegen das Schaltsignal S 1 U auf dem Masseniveau und Schaltsignal S 1 L steigt auf einen höheren Wert als das Vcc-Niveau an.

Nun wird die Leseoperation des in Fig. 1 und 2 gezeigten DRAMs mit Bezugnahme auf das Zeitdiagramm der Fig. 6 beschrieben.

Wenn ein extern angelegtes Zeilenadreßabtastsignal auf das "L"-Niveau fällt, steigt zuerst das Eingangssignal Φ 1, das vom Taktgenerator 110 an einen Treiber 52 angelegt ist, auf das "H"-Niveau an. Ein vom Treiber 52 abgegebenes Treibersignal S 1 steigt auf einen höheren Wert als das Vcc-Niveau als Reaktion auf den Anstieg des Eingangssignales Φ 1 an.

Wenn das Zeilenadreßsignal RA 8 auf das "H"-Niveau ansteigt, während das Zeilenadreßsignal auf dem "L"-Niveau bleibt, steigt das von einem Dekoder 51 abgegebene Schaltsignal S 1 U auf einen höheren Wert als das Vcc-Niveau an, während das Schaltsignal S 1 L auf das Masseniveau abfällt, wie durch gestrichtelte Linien in Fig. 6 angedeutet. Damit werden die Transistoren Q 27, Q 28 im in Fig. 8 gezeigten Schaltkreis 80 a durchgeschaltet, während die Transistoren im Schaltkreis 80 b sperren. Das bedeutet, daß die in Fig. 1 gezeigten Speicherzellenfeldblöcke 10 a mit den Leseverstärkerblöcken 20 verbunden werden, während die Speicherzellenfeldblöcke 10 b von den Leseverstärkerblöcken 20 getrennt werden.

Das Potential einer von einem Zeilendekoder 30 ausgewählten Wortleitung steigt dann auf das "H"-Niveau an. Zum Beispiel steigt das Potential der Wortleitung WL 0 wie in Fig. 6 gezeigt auf das "H"-Niveau an. Entsprechend werden die Informationen der mit der Wortleitung WL 0 verbundenen Speicherzellen auf die entsprechenden Bitleitungen ausgelesen.

Wenn ein vom Taktgenerator 110 an den Dekoder 51 angelegtes Eingangssignal Φ 2 auf das "H"-Niveau ansteigt, steigt das vom Dekoder 51 abgegebene Schaltsignal S 1 U auf einen höheren Wert an. Wenn sich ferner vom Taktgeber 110 abgegebene Leseverstärkeraktivierungssignale S 0 und auf die Werte "H" bzw. "L" ändern, beginnen die in Fig. 8 gezeigten Leseverstärker 21 und 22 zu arbeiten, so daß die Potentialdifferenz auf jedem Bitleitungspaar verstärkt wird.

Ein dem Bitleitungspaar, das von den Spaltendekodern 41, 42 ausgewählt worden ist, entsprechendes Spaltenauswahlsignal Y steigt dann auf das "H"-Niveau an, so daß die Information auf dem gewählten Bitleitungspaar auf ein Ein/Ausgangsleitungspaar I/O, übertragen wird.

Wenn das extern angelegte Zeilenadreßabtastsignal auf das "H"-Niveau ansteigt, kehrt das an den Dekoder 51 und den Treiber 52 angelegte Eingangssignal auf einen höheren Wert als das Vcc-Niveau zurück. Entsprechend fällt das Treibersignal S 1 auf das Masseniveau, während die Schaltsignale S 1 U und S 1 L auf das Vcc-Niveau zurückkehren.

Beim oben beschriebenen Fall ist ein Potential mit einem ausreichend höheren Wert als das Vcc-Niveau erforderlich, das an die Gates der N-Kanal-MOS-Transistoren Q 27, Q 28 im Schaltkreis 80 a angelegt wird, so daß das Potential vom "H"-Niveau zwischen dem Bitleitungspaar BL, des Speicherzellenfeldblockes 10 a und den Leseanschlüssen N 1, N 2 der Fig. 8 vollständig übertragen wird. Das an den Dekoder 51 angelegte Eingangssignal Φ 1 wird zum Anheben der Schaltsignale S 1 U und S 1 L auf einen ausreichend höheren Wert als das Vcc-Niveau verwendet. Daher steigt das Eingangssignal Φ 2, wie in Fig. 6 gezeigt, früher an, als die Aktivierung des P-Kanal-Leseverstärkers 22, der das Potential der Bitleitung mit höherem Potential auf das Vcc-Niveau anhebt. Das bedeutet, daß das Eingangssignal Φ 2 früher ansteigt, als das Leseverstärkeraktivierungssignal abfällt. Zum Beispiel steigt das Eingangssignal Φ 2 als Reaktion auf ein Triggersignal der Wortleitung an.

Wie oben beschrieben worden ist, werden ein Treiber 52 mit der Schaltkreiskonfiguration der Fig. 3 und vier Dekoder 51 mit der Schaltkreiskonfiguration der Fig. 4 im DRAM der oben beschriebenen Ausführung verwendet. Das vom Treiber 52 erzeugte Treibersignal S 1 wird an vier von den vier Dekodern 51 ausgewählte Schaltkreise angelegt. Entsprechend weist der Kondensator C 2 zum Hochziehen des Treibersignales S 1 auf einen höheren Wert als das Vcc-Niveau eine Kapazität zum Treiben von vier Sätzen von Schaltkreisen auf.

Daher ist die für die Kondensatoren zum Hochziehen der Treibersignale benötigte Fläche bei der oben beschriebenen Ausführung erheblich kleiner als die Gesamtfläche der Kondensatoren zum Hochziehen der Schaltsignale in einem herkömmlichen DRAM. Die Fläche des Schaltsignalerzeugungsschaltkreises 50 in Fig. 1 ist im wesentlichen vom Kondensator C 2 zum Hochziehen der Treibersignale belegt. Da die Fläche des Kondensators C 2 vermindert werden kann, kann die Fläche des Schaltsignalerzeugungsschaltkreises 50 auf einen kleineren Wert als die Gesamtfläche von acht in Fig. 7 gezeigten Schaltsignalerzeugungsschaltkreisen 60 a, 60 b, vermindert werden.

Bei der oben beschriebenen Ausführung wird ein Treiber 52 von vier Dekodern 51 gemeinsam genutzt. Die Anzahl der Treiber und Dekoder ist jedoch nicht eingeschränkt, sondern kann in Abhängigkeit von der Konfiguration des geteilten Leseverstärkers einfach verändert werden.

Da das von der Treibersignalerzeugungseinrichtung erzeugte Treibersignal an die von der Dekodiereinrichtung ausgewählten Schalteinrichtungen angelegt wird, kann in Übereinstimmung mit der oben beschriebenen Erfindung die Fläche des eine Treibersignalerzeugungseinrichtung bildenden Schaltkreises vermindert werden. Folglich kann die Konfiguration eines Schaltkreises zum Versorgen der Mehrzahl von Schalteinrichtungen mit einem Treibersignal vereinfacht werden, und es kann ferner auch die vom gesamten Schaltkreis belegte Fläche vermindert werden.

Claims (18)

1. Halbleiterspeichereinrichtung mit einem Speicherzellenfeld (10) mit einer Mehrzahl von Wortleitungen (WL 0, WL 1), einer Mehrzahl von Bitleitungen (BL, ) die die Mehrzahl von Wortleitungen (WL 0, WL 1) kreuzend gebildet sind, und einer Mehrzahl von Speicherzellen (MC), die an den Kreuzungen der Mehrzahl von Wortleitungen (WL 0, WL 1) und der Mehrzahl von Bitleitungen (BL, ) gebildet sind, wobei die Mehrzahl von Bitleitungen eine Mehrzahl von Bitleitungspaaren bilden (BL, ) und das Speicherzellenfeld (10) in eine Mehrzahl von Speicherzellenfeldblöcke (10 a, 10 b) unterteilt ist, einer Leseverstärkereinrichtung (20), die gemeinsam für die Mehrzahl von Speicherzellenfeldblöcken (10 a, 10 b) geschaffen ist, zum Verstärken von Potentialdifferenzen auf der Mehrzahl der Bitleitungspaare (BL, ), die in jedem der Mehrzahl von Speicherzellenfeldblöcken (10 a, 10 b) gebildet sind, einer Mehrzahl von Schalteinrichtungen (80 a, 80 b), die zwischen die Mehrzahl von Speicherzellenfeldblöcken (10 a, 10 b) und die Leseverstärkereinrichtung (20) geschaltet sind, einer Treibersignalerzeugungseinrichtung (52) zum Erzeugen eines Treibersignales mit einem vorgewählten Potential, und einer von einem vorgewählten Auswahlsignal abhängigen Dekodiereinrichtung (51) zum Anlegen des Treibersignales von der Treibersignalerzeugungseinrichtung (52) an eine der Mehrzahl von Schalteinrichtungen (80 a, 80 b), wobei jede der Mehrzahl von Schalteinrichtungen (80 a, 80 b) in Abhängigkeit von dem Treibersignal leitend ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das vorgewählte Potential höher ist als das vorgewählte Versorgungspotential, die Treibersignalerzeugungseinrichtung (52) von einem vorgewählten ersten Signal abhängig ist zum Erzeugen des Treibersignales, die Dekodiereinrichtung (51) das Treibersignal von der Treibersignalerzeugungseinrichtung (52) empfängt und von dem Auswahlsignal abhängig ist, zum Anlegen des Treibersignales an eine der Mehrzahl von Schalteinrichtungen (80 a, 80 b) und zum Anlegen eines Massepotentials an die restlichen der Mehrzahl von Schalteinrichtungen (80 a, 80 b), wobei jede der Mehrzahl von Schalteinrichtungen (80 a, 80 b) als Reaktion auf das Massepotential nicht-leitend ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dekodiereinrichtung (51) ferner eine Einrichtung zum Hochziehen des Potentials umfaßt, die von einem vorgewählten zweiten Signal abhängig ist, zum weiteren Anheben des Potentials des Treibersignales.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Treibersignalerzeugungseinrichtung (52) eine Kondensatoreinrichtung (C 2) mit einer ersten und einer zweiten Elektrode, eine erste Schalteinrichtung (Q 2), die von einem vorgewählten Taktsignal abhängig ist, zum Aufladen der ersten Elektrode der Kondensatoreinrichtung (C 2) auf das Versorgungspotential, und eine Hochzieheinrichtung, die vom ersten Signal abhängig ist, zum Anheben des Potentiales der zweiten Elektrode der Kondensatoreinrichtung (C 2), umfaßt, wobei das Potential der ersten Elektrode der Kondensatoreinrichtung (C 2) als Treibersignal ausgegeben wird.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Treibersignalerzeugungseinrichtung (52) ferner einen Ausgangsanschluß (53) und eine zweite Schalteinrichtung (Q 3) umfaßt, die vom Taktsignal abhängig ist, zum Anlegen des Versorgungspotentiales an den Ausgangsanschluß (53).

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Schalteinrichtung ein erstes Schaltelement (Q 2) umfaßt, das zwischen das Versorgungspotential und die erste Elektrode der Kondensatoreinrichtung (C 2) geschaltet und in Abhängigkeit von dem Taktsignal leitend ist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Hochzieheinrichtung einen Anschluß aufweist, der das erste Signal empfängt, zum Anlegen desselben an die zweite Elektrode der Kondensatoreinrichtung (C 2).

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die zweite Schalteinrichtung ein zweites Schaltelement (Q 3) umfaßt, das zwischen das Versorgungspotential und den Ausgangsanschluß (53) geschaltet und in Abhängigkeit vom Taktsignal leitend ist.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Treibersignalerzeugungseinrichtung (52) ferner eine zweite Kondensatoreinrichtung (C 1) mit einer ersten und einer zweiten Elektrode, die das erste Signal empfängt, ein drittes Schaltelement (Q 1), das zwischen das Versorgungspotential und die erste Elektrode der zweiten Kondensatoreinrichtung (C 1) geschaltet ist, und eine Gateelektrode aufweist, die das Taktsignal empfängt, ein viertes Schaltelement (Q 4), das zwischen den Ausgangsanschluß (53) und die erste Elektrode der ersten Kondensatoreinrichtung (C 2) geschaltet ist, und eine Gateelektrode aufweist, die mit der ersten Elektrode der zweiten Kondensatoreinrichtung (C 1) verbunden ist, und eine Gattereinrichtung (G 1, G 2), die zwischen die zweite Elektrode der zweiten Kondensatoreinrichtung (C 1) und die zweite Elektrode der ersten Kondensatoreinrichtung (C 2) geschaltet ist, umfaßt.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß die Dekodiereinrichtung (51) einen Treibersignaleingangsanschluß (54), der das Treibersignal der Treibersignalerzeugungseinrichtung (52) empfängt, eine Mehrzahl von Ausgangsanschlüssen (55, 56), und eine erste Logikverarbeitungseinrichtung, die vom Auswahlsignal abhängig ist, zum Anlegen des Treibersignales des Treibersignaleingangsanschlusses (54) an einen der Mehrzahl der Ausgangsanschlüsse (55, 56) und zum Anlegen eines Massepotentials an die restlichen der Mehrzahl von Ausgangsanschlüssen (55, 56), umfaßt.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Mehrzahl der Ausgangsanschlüsse einen ersten Ausgangsanschluß (55) und einen zweiten Ausgangsanschluß (56) umfaßt, und daß die erste Logikverarbeitungseinrichtung einen ersten Schaltkreis (Q 11, Q 12), der von einem vorgewählten Taktsignal abhängig ist, zum Anlegen des Versorgungspotentiales an den ersten und den zweiten Ausgangsanschluß (55, 56), der zweite Schaltkreis (Q 7, Q 8), von dem Auswahlsignal abhängig ist zum Anlegen des Treibersignales vom Treibersignaleingangsanschluß (54) an einen der ersten und zweiten Ausgangsanschlüsse (55, 56), und einen dritten Schaltkreis (Q 9, Q 10), der vom Auswahlsignal abhängig ist zum Anlegen eines Massepotentiales an die anderen der ersten und zweiten Ausgangsanschlüsse (55, 56), umfaßt.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Dekoder (51) ferner eine zweite Logikverarbeitungseinrichtung umfaßt, die vom Auswahlsignal und dem zweiten Signal abhängig ist, zum Anheben des an den ersten und zweiten Ausgangsanschluß (55, 56) angelegten Treibersignales.

13. Halbleiterspeichereinrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß das Auswahlsignal erste und zweite, zueinander komplementäre Auswahlsignale umfaßt, wobei der erste Schaltkreis ein fünftes Schaltelement (Q 11), das zwischen das Versorgungspotential und den ersten Ausgangsanschluß (55) geschaltet ist und eine Gateelektrode aufweist, die das Taktsignal empfängt, und ein sechstes Schaltelement (Q 12), das zwischen das Versorgungspotential und den zweiten Ausgangsanschluß (56) geschaltet ist und eine Gateelektrode aufweist, die das Taktsignal empfängt, umfaßt, der zweite Schaltkreis ein siebentes Schaltelement (Q 7), das zwischen den Treibersignaleingangsanschluß (54) und den ersten Ausgangsanschluß (55) geschaltet ist und eine Gateelektrode aufweist, die das zweite Auswahlsignal empfängt, und ein achtes Schaltelement (Q 8), das zwischen dem Treibersignaleingangsanschluß (54) und dem zweiten Ausgangsanschluß (56) geschaltet ist und eine Gateelektrode aufweist, die das erste Auswahlsignal empfängt, umfaßt, und der dritte Schaltkreis ein neuntes Schaltelement (Q 9), das zwischen das Massepotential und den ersten Ausgangsanschluß (55) geschaltet ist und eine Gateelektrode aufweist, die das erste Auswahlsignal empfängt, und ein zehntes Schaltelement (Q 10), das zwischen das Massepotential und den zweiten Ausgangsanschluß (56) geschaltet ist und eine Gateelektrode aufweist, die das zweite Auswahlsignal empfängt, umfaßt.

14. Halbleiterspeichereinrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die zweite Logikverarbeitungseinrichtung eine dritte Kondensatoreinrichtung (C 3) mit einer ersten und einer zweiten Elektrode, wobei die erste Elektrode mit der Gateelektrode des siebenten Schaltelementes (Q 7) verbunden ist, eine vierte Kondensatoreinrichtung (C 4) mit einer ersten und einer zweiten Elektrode, wobei die erste Elektrode mit der Gateelektrode des achten Schaltelementes (Q 8) verbunden ist, eine erste Logikgattereinrichtung (G 3, G 6), die von dem zweiten Signal und einem Massepotential am ersten Ausgangsanschluß (55) abhängig ist, zum Anlegen eines Signales mit hohem Niveau an die zweite Elektrode der vierten Kondensatoreinrichtung (C 4), und eine zweite Logikgattereinrichtung (G 4, G 5), die von dem zweiten Signal und einem Massepotential am zweiten Ausgangsanschluß (56) abhängig ist, zum Anlegen eines Signales mit hohem Niveau an die zweite Elektrode der dritten Kondensatoreinrichtung (C 3), umfaßt.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 14, dadurch gekennzeichnet, daß die Leseverstärkereinrichtung (20) eine Mehrzahl von Leseverstärkern (21, 22), die entsprechend der Mehrzahl von Bitleitungspaaren (BL, in jeder der Mehrzahl von Speicherzellenfeldblöcken (10 a, 10 b) gebildet und in Abhängigkeit von einem vorgewählten Aktivierungssignal betrieben werden, umfaßt, und wobei jeder der Mehrzahl von Schalteinrichtungen (80 a, 80 b) eine Mehrzahl von Schaltelementen (Q 27, Q 28; Q 29, Q 30) umfaßt, die zwischen die Mehrzahl von Bitleitungspaaren (BL, in den entsprechenden Speicherzellenfeldblöcken und die Mehrzahl von Leseverstärkern (21, 22) geschaltet sind und Gateelektroden aufweisen, die das Treibersignal empfangen.

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß jedes der Schaltelemente N-Kanal-MOS-Transistoren (Q 27, Q 28; Q 29, Q 30) umfaßt.

17. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 16, dadurch gekennzeichnet, daß das zweite Signal früher als das Aktivierungssignal angelegt wird.

18. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellenfeldblöcken (10 a, 10 b), einer Leseverstärkereinrichtung (20), die in der Mehrzahl der Speicherzellenfeldblöcke (10 a, 10 b) gebildet ist, und einer Mehrzahl von Schalteinrichtungen (80 a, 80 b), die zwischen die Mehrzahl von Speicherzellenfeldblöcken (10 a, 10 b) und der Leseverstärkereinrichtung (20) geschaltet und in Abhängigkeit von einem vorgewählten Treibersignal leitend sind, gekennzeichnet durch die Verfahrensschritte:
Erzeugen des Treibersignales, und Anlegen des Treibersignales an eine der Mehrzahl der Schalteinrichtungen (80 a, 80 b) in Abhängigkeit von einem vorgewählten Auswahlsignal.