DE3430145C2 - Halbleiter-Speichereinrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiter-Speichereinrichtung mit Bitleitungen zum Einschreiben und Auslesen von Daten in Speicherzellen bzw. aus solchen.

Eine Halbleiter-Speichereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1 ist aus US-PS-4,386,419 bekannt. Sie verfügt über eine Steuerschaltung, die aus einem einzuspei­ chernden Signal mehrere Steuersignal erzeugt, darunter ein solches, das eine als Ladeanordnung wirkende Bitleitungs­ transistoranordnung so ansteuert, daß diese Bitleitungen insbesondere dann mit niedrigem Widerstand mit der Span­ nungsquelle verbindet, wenn gerade kein Einschreiben oder Lesen von Information in eine Speicherzelle erfolgen soll (Vor­ laden der Bitleitung). Beim Einschreiben und Lesen ist der Widerstand höher. Zum Ansteuern der Bitleitungstransistoranordnung muß ein eigenes Signal erzeugt werden und mit einer besonderen Leitung zu dieser geleitet werden.

Ohne solches Signal zum Ansteuern von Bitleitungstransistor­ anordnungen arbeitet eine Halbleiter-Speichereinrichtung, wie sie in einem Artikel von J.M. Schlageter et al. unter dem Titel "THPM 12.5: A 4K Static 5-V RAM" in IEEE Inter­ national Solid-State Circuits Conference, 1976, S. 136 und 137 beschrieben ist. Sie ist in Fig. 1 dargestellt und umfaßt MOS-Feld­ effekttransistoren 1, 2, 3 und 4 vom Anreicherungs­ typ, die nachstehend als MOSFETs bezeichnet werden. Die Drain-Anschlüsse des P-Kanal MOSFET 1 und des N-Kanal MOSFET 2 sind miteinander verbunden, ebenso wie ihre Gate-Anschlüsse. Der Source-Anschluß des MOSFET 1 ist mit einer Stromversorgungsklemme 5 verbunden, während der Source-Anschluß des MOSFET 2 an Erde liegt, so daß dadurch ein komplementärer MOS-Inverter 30a, im folgenden als CMOS-Inverter bezeichnet, gebildet wird. In entsprechender Weise wird durch den P-Kanal MOSFET 3 und den N-Kanal MOSFET 4 ein CMOS-Inverter 30b geschaffen.

Durch diese beiden Inverter 30a und 30b wird eine bistabile Schaltung, also ein Flip-Flop erhalten. Dazu ist jeweils der Ausgang eines Inverters 30a, 30b mit dem Eingang des jeweils anderen Inverters 30b, 30a verbunden. Mit anderen Worten sind die Drain-Anschlüsse des P-Kanal MOSFETs 1 und des N-Kanal MOSFETs 2 mit den Gate-Anschlüssen des N-Kanal MOSFETs 4 und des P-Kanal MOSFETs 3 verbunden, während die Drain-Anschlüsse des P-Kanal MOSFETs 3 und des N-Kanal MOSFETs 4 mit den Gate-Anschlüssen des P-Kanal MOSFETs 1 und des N-Kanal MOSFETs 2 ver­ bunden sind. Auf diese Weise wird eine Ein-Bit- Speicherzelle 30 gebildet.

Die N-Kanal MOSFETs 6 und 7, die als Übertragungs­ tore zur Steuerung von Einschreib- und Auslese­ operationen verwendet werden, sind jeweils mit ihren Drain-Anschlüssen (oder Source-Anschlüssen) mit den Drain-Anschlüssen der MOSFETs 1 und 2 bzw. der MOSFETs 3 und 4 verbunden, während die entsprechenden Source-Anschlüsse der MOSFETs 6 und 7 (oder ihre Drain-Anschlüsse) jeweils mit Bit- Leitungen 8 und 9 verbunden sind, die als Informationsleitungen sowohl zum Einschreiben als auch zum Auslesen dienen. Die Gate-Anschlüsse der N-Kanal MOSFETs 6 und 7 sind ferner mit einer Wort- Leitung 10 verbunden, die als Steuerleitung bzw. Wählleitung für das Einschreiben als auch für das Auslesen dient.

Mit einer Stromversorgungsklemme 5 sind jeweils die Source- und Gate-Anschlüsse von N-Kanal MOSFETs 11 und 12 verbunden, während ihre Drain-Anschlüsse jeweils mit den Bit-Leitungen 8 und 9 verschaltet sind. Eine Informations-Ein­ gangssignalleitung 13 ist mit dem Gate-Anschluß eines P-Kanal MOSFET 14 und dem Gate-Anschluß eines N-Kanal MOSFET 15 verbunden, welche eine Einschreib­ schaltung 40 bilden. Die Informations-Eingangs­ signalleitung 13 liegt zusätzlich am Drain-Anschluß (oder Source-Anschluß) eines N-Kanal MOSFET 16, der als Tor zur Steuerung der einzuschreibenden Information dient. Der Source-Anschluß (oder Drain- Anschluß) des MOSFET 16 ist mit der Bit-Leitung 9 verbunden, während sein Gate-Anschluß mit einer Einschreib-Steuersignalleitung 17 verbunden ist, welche zur Steuerung der Schreib- bzw. Speicher­ operation der Speicherzelle 30 dient. Die Drain- Anschlüsse der MOSFETs 14 und 15 führen zum Drain- Anschluß (oder Source-Anschluß) eines N-Kanal MOSFET 18, der ebenfalls als Tor zur Steuerung von einzuschreibenden Daten dient. Der Source- Anschluß (oder Drain-Anschluß) des N-Kanal MOSFET 18 ist mit der Bit-Leitung 8 und sein Gate-Anschluß mit der Einschreib-Steuersignalleitung 17 verbunden. Auf diese Weise können die MOSFETs 16 und 18 über ihre jeweiligen Drain- und Source-Anschlüsse die Ausgangssignale der Einschreibschaltung 40 zu den Bit-Leitungen 8 und 9 übertragen. Beispielsweise liegt der Source-Anschluß des N-Kanal MOSFET 15 an Erde, während der Source-Anschluß des P-Kanal MOSFET 14 mit der Stromversorgungsklemme 5 ver­ bunden ist.

Zur Speicherung von Information sind eine Vielzahl von Speicherzellen 30 und MOSFETs 6, 7 matrix­ förmig angeordnet. Dabei kann eine gewünschte Speicherzelle 30 zum Einschreiben von Information bzw. zum Auslesen direkt und wahlfrei angesteuert werden. Während in der Speicherzelle 30 Daten ge­ speichert sind, wird die Wortleitung 10 bei nahezu einer Nullspannung gehalten, so daß die MOSFETs 6 und 7 abgeschaltet bzw. unterbrochen sind. Die Speicherzelle 30, die durch die MOSFETs 1, 2, 3 und 4 gebildet ist, ist dann elektrisch von den Bit-Leitungen 8 und 9 getrennt. Sie befindet sich in einem von zwei stabilen Zuständen, wenn die Gate-Anschlüsse der MOSFETs 1 und 2 auf L-Pegel (Low-Pegel) gehalten werden. Zu dieser Zeit be­ findet sich der MOSFET 1 in seinem eingeschalteten Zustand, wobei sein Drain-Anschluß auf H-Pegel (High-Pegel) liegt. Dementsprechend liegen die Gate-Anschlüsse der MOSFETs 3 und 4 ebenfalls auf H-Pegel, wodurch der MOSFET 4 eingeschaltet wird und sein Drain-Anschluß den L-Pegel annimmt.

Befindet sich die Speicherzelle 30 in diesem stabilen Zustand, so kann in sie Information dadurch einge­ schrieben werden, daß eine der Information ent­ sprechende Spannung an die Bit-Leitungen 8 und 9 angelegt wird, und daß die Wort-Leitung 10 mit einer Spannung mit H-Pegel zur Adressierung der Speicherzelle 30 beaufschlagt wird.

Im folgenden sei angenommen, daß der logische Wert "1" in die Speicherzelle 30 eingeschrieben werden soll. Dazu wird an die Einschreib-Steuersignal­ leitung 17 die Spannung "H" (H-Pegel) angelegt, wodurch die MOSFETs 16 und 18 eingeschaltet werden. Darüberhinaus wird eine Spannung "H", die dem logischen Wert "1" entspricht, an die Informations- Eingangssignalleitung 13 angelegt. Hierdurch wird die Bit-Leitung 9 über den MOSFET 16 auf H-Pegel gelegt. Zusätzlich werden die Gate-Anschlüsse der MOSFETs 14 und 15 auf H-Pegel gehalten, wodurch der MOSFET 14 aus- und der MOSFET 15 eingeschaltet werden. Dadurch wird den Drain-Anschlüssen der MOSFETs 14 und 15 der L-Pegel zugeführt, der dann über den MOSFET 18 auch an der Bit-Leitung 8 anliegt.

Nimmt in diesem Zustand die Wort-Leitung 10 den H-Pegel an, so werden die MOSFETs 6 und 7 einge­ schaltet. Hierdurch gelangen die Potentiale der Bit-Leitungen 8 und 9 an die Speicherzelle 30. Als Folge davon wird der MOSFET 1 ausgeschaltet, während der MOSFET 2 eingeschaltet wird, so daß sich die Zustände der MOSFETs 1, 2, 3 und 4 umkehren. Die Speicherzelle 30 geht in ihren anderen stabilen Zustand über, was gleichbedeutend mit der Speicherung der Information "1" ist. Anschließend werden an die Wort-Leitung 10 und an die Einschreib-Steuersignal­ leitung 17 Spannungen mit L-Pegel gelegt. Die Schreib- bzw. Speicheroperation ist damit beendet.

Soll Information aus der Speicherzelle 30 ausgelesen werden, so wird eine Spannung mit derselben Amplitude wie beim Einschreibvorgang an die Wort-Leitung 10 gelegt, wodurch die MOSFETs 6 und 7 wiederum einge­ schaltet werden. Dies bietet eine Gewähr dafür, daß die elektrischen Ladungen, die über die MOSFETs 11 und 12 in den Bit-Leitungen 8 und 9 gespeichert sind, durch die in der Speicherzelle 30 gespeicherte Information absorbiert werden, wodurch eine Potentialdifferenz zwischen den Bit-Leitungen 8 und 9 in Übereinstimmung mit der gespeicherten Information in der Speicherzelle 30 entsteht. Auf diese Weise wird die gespeicherte Information zu den Bit-Leitungen 8 und 9 übertragen, die anschließend durch einen Lesesignal-Verstärker verstärkt und ausgegeben wird.

Zur Durchführung der genannten Leseoperation ist es üblich, die Bit-Leitungen 8 und 9 vorher soweit über die MOSFETs 11 und 12 aufzuladen, bis sie auf einer Spannung mit H-Pegel liegen. Dies ist wichtig, um beim Einschreibvorgang eine fehlerhafte Über­ tragung der Information von den Bit-Leitungen 8 und 9 in die Speicherzelle 30 zu verhindern. Diese fehlerhafte Übertragung könnte dann auftreten, wenn die MOSFETs 6 und 7 zu einem Zeitpunkt einge­ schaltet werden, zu dem die Bit-Leitungen 8 und 9, die eine große parasitäre Kapazität besitzen, mit Information beaufschlagt sind, die der in der Speicherzelle 30 gespeicherten Information ent­ gegengesetzt ist.

Bei der oben beschriebenen Halbleiter-Speicherein­ richtung nach dem Stand der Technik werden die Bit- Leitungen 8 und 9 permanent geladen, ungeachtet der Tatsache, daß eine Aufladung nur erforderlich ist, wenn eine Ausleseoperation durchgeführt werden soll.

Beim Einschreibeprozeß überlagern sich daher die elektri­ schen Ladungen und die einzuschreibende Information. Hier­ durch ergeben sich ein Mehrverbrauch an elektrischer Lei­ stung sowie eine Herabsetzung der Arbeitsgeschwindigkeit der Halbleiter-Speichereinrichtung. Wie in dem oben genannten Artikel beschrieben, wird die umgesetzte elektrische Lei­ stung jedoch dadurch in Grenzen gehalten, daß nach Löschung eines Arbeitssignals die Bit- und Datenleitungen mit einer Zwischenspannung in bezug auf die Versorgungsspannung beauf­ schlagt werden.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiter- Speichereinrichtung so auszubilden, daß sie bei einfachem Aufbau hohe Arbeitsgeschwindigkeit und geringe Leistungsauf­ nahme besitzt.

Die erfindungsgemäße Halbleiter-Speichereinrichtung ist durch die Merkmale von Anspruch 1 gegeben. Vorteilhafte Aus­ gestaltungen sind Gegenstand abhängiger Ansprüche.

Die erfindungsgemäße Halbleiter-Speichereinrichtung ist so aufgebaut, daß die Bitleitungen nur dann mit einem besonders hohen Widerstand zur Spannungsquelle hin abgeschlossen sind, ein Einschreibvorgang erfolgt. Zum Schalten des Widerstandes wird kein eigenes Signal gebildet, das über eine besondere Leitung an die Bitleitungstransistoranordnung zu liefern wäre, sondern dieses Schalten erfolgt mit sehr einfachem Aufbau dadurch, daß sowohl die Bitleitungstransis­ toranordnung wie auch die Einschreibtransistoranordnung un­ mittelbar von der Einschreib-Steuersignalleitung angesteuert werden und die beiden Anordnungen so ausgebildet sind, daß die Bitleitungstransistoranordnung immer sperrt, solange die Einschreibtransistoranordnung leitend ist und umgekehrt. Vorzugsweise sind die beiden Anordnungen durch MOSFETs ge­ bildet, die entgegengesetzten Leitfähigkeitstyp aufweisen, aber deren Gates beide mit der Einschreib-Steuersignallei­ tung verbunden sind.

Die Erfindung wird im folgenden anhand eines durch eine Fi­ gur veranschaulichten Ausführungsbeispiels näher beschrie­ ben. Es zeigen:

Fig. 1 eine Schaltungsanordnung einer bekann­ ten Halbleiter-Speichereinrichtung; und

Fig. 2 eine Schaltungsanordnung einer er­ findungsgemäßen Halbleiter-Speichereinrichtung.

In der Fig. 2 sind gleiche Elemente wie in Fig. 1 mit gleichen Bezugszeichen versehen. Die Bitleitungen 8 und 9 sind mit P-Kanal MOSFETs 19 und 20 (MOSFETs vom ersten Leitfähigkeitstyp) verbunden, durch die sie aufgeladen werden. Jeder Source-Anschluß der MOSFETs 19 und 20 ist mit einer Stromversorgungs­ klemme 5 verbunden, während die entsprechenden Drain-Anschlüsse jeweils mit den Bitleitungen 8 und 9 verschaltet sind. Ihre Gate-Anschlüsse sind ge­ meinsam mit der Einschreib-Steuersignalleitung 17 verbunden. Die MOSFETs 19 und 20 werden durch ein geeignetes Signalpotential auf der Einschreib- Steuersignalleitung 17 nur dann eingeschaltet, wenn keine Information in die Speicherzelle 30 einge­ schrieben werden soll, wodurch die Bitleitungen 8 und 9 über die entsprechenden Source- bzw. Drain- Anschlüsse der MOSFETs 19 und 20 aufgeladen werden.

Es sind weiterhin N-Kanal MOSFETs 16 und 18 (MOSFETs vom zweiten Leitfähigkeitstyp) vorhanden, die dazu dienen, die von einer Schreibschaltung 40 ausgegebene Schreibinformation bzw. die dazu invertierte Schreibinformation an jeweils unter­ schiedliche Bitleitungen 9 und 8 zu übertragen, wie bereits unter Fig. 1 erläutert.

Zur Erläuterung der Betriebsweise des erfindungs­ gemäßen Halbleiterspeichers sei angenommen, daß die Spannung auf der Wortleitung 10 den L-Pegel (Low-Pegel) einnimmt, wodurch die MOSFETs 6 und 7 ausgeschaltet werden, derart, daß die MOSFETs 1, 2, 3 und 4 von den Bitleitungen 8 und 9 elektrisch ge­ trennt sind. Die Speicherzelle 30 befindet sich dann in einem stabilen Zustand, wobei die Drain- Anschlüsse der MOSFETs 1 und 2 auf H-Pegel und die­ jenigen der MOSFETs 3 und 4 auf L-Pegel liegen.

Soll in diesem Zustand die Information "1" in die Speicherzelle 30 eingeschrieben werden, so wird die der Information "1" entsprechende Spannung "H" (High- Pegel) an die Informations-Eingangssignalleitung 13 angelegt, während die Einschreib-Steuersignal­ leitung 17 auf H-Pegel liegt. Zu diesem Zeitpunkt sind die MOSFETs 19 und 20 ausgeschaltet, während die MOSFETs 16 und 18 eingeschaltet sind. Da der MOSFET 14 ausgeschaltet und der MOSFET 15 durch die an der Informations-Eingangssignalleitung 13 an­ liegende Spannung auf H-Pegel eingeschaltet ist, wird eine Spannung mit L-Pegel an die Bitleitung 8 übertragen. Dagegen wird die Spannung an der Informations-Eingangssignalleitung 13 direkt über den MOSFET 16 auf die Bitleitung 9 übertragen, die den H-Pegel annimmt.

Um die Einschreiboperation zum Abschluß zu bringen, wird eine Spannung mit H-Pegel an die Wortleitung 10 gelegt, wodurch die MOSFETs 6 und 7 eingeschaltet werden. Daraufhin nehmen die Gate-Anschlüsse der MOSFETs 1 und 2 den H-Pegel ein, während die Gate- Anschlüsse der MOSFETs 3 und 4 auf L-Pegel gezogen werden. Danach ist das Einschreiben der Information "1" in die Speicherzelle 30 beendet. Die Einschreib­ operation wird abgeschlossen, indem sowohl die Wortleitung 10 als auch die Einschreib-Steuersignal­ leitung 17 wieder auf L-Pegel gelegt werden.

Soll die gespeicherte Information aus der Speicher­ zelle 30 ausgelesen werden, so werden an die Wort­ leitung 10 und die Einschreib-Steuersignalleitung 17 wiederum Spannungen mit L-Pegel angelegt. Dies hat zur Folge, daß die MOSFETs 19 und 20 eingeschaltet werden, so daß die Bitleitungen 8 und 9 mit Hilfe der Netzspannung aufgeladen werden. Sodann wird die Wortleitung 10 auf H-Pegel gelegt, wodurch die MOSFETs 6 und 7 eingeschaltet werden und die elektrischen Ladungen auf den Bitleitungen 8 und 9 in Übereinstimmung mit der in der Speicherzelle 30 gespeicherten Information absorbiert werden. Auf diese Weise wird zwischen den Bitleitungen 8 und 9 eine Potentialdifferenz in Übereinstimmung mit der in der Speicherzelle 30 gespeicherten Information erzeugt. Die zu den Bitleitungen 8 und 9 übertragene Information wird mit Hilfe eines Lesesignalver­ stärkers verstärkt und dann einem Ausgang bzw. einer Ausgangsklemme zugeführt.

Im vorhergehenden wurde die Erfindung im Zusammen­ hang mit einem Schreib/Lesespeicher mit wahlfreiem Zugriff beschrieben. Sie ist auf derartige Speicher jedoch nicht beschränkt.

Darüberhinaus können eine Vielzahl von Halbleiter- Speichereinrichtungen vom CMOS-Typ mit Hilfe der Größtintegrationstechnik matrixförmig angeordnet sein, wobei in jeder Spalte eine Schreibschaltung und ein Lesesignalverstärker vorhanden sind. In diesem Fall ergibt sich eine besonders hohe Arbeits­ geschwindigkeit bei gleichzeitiger weiterer Redu­ zierung der elektrischen Leistungsaufnahme.

Claims (3)

1. Halbleiter-Speichereinrichtung mit:

• - mindestens einer Speicherzelle (30);
• - einer Bitleitungsanordnung (8, 9);
• - einer Wortleitungstransistoranordnung (6, 7) zwischen jeder Speicher­ zelle und der Bitleitungsanordnung (8, 9),
• - einer Wortleitung (10) für jede Speicherzelle, zum Ansteuern der für diese Zelle vorhandenen Wortleitungstransistoranordnung (6, 7),
• - einer Einschreib-Steuersignalleitung (17);
• - einer Bitleitungstransistoranordnung (19, 20) zum Steuern des Wider­ stands zwischen einer Spannungsquelle und der Bitleitungsanordnung; und
• - einer Einschreibschaltung (40) zum Ausgeben eines zu speichernden Signals an die Bitleitungsanordnung über eine Einschreibtransistoran­ ordnung (18, 16); dadurch gekennzeichnet, daß die Bitleitungstransistoranordnung (19, 20) und die Einschreibtransistoranordnung (18, 16) beide direkt vom Signal auf der Einschreib-Steuersignalleitung (17) angesteuert werden, wobei die beiden Transistoranordnungen so ausgebildet sind, daß jeweils die eine sperrt, wenn die andere auf durchlassend geschaltet ist, wodurch sich der Widerstand der Bitleitungstransistoranordnung (19, 20) nur beim Einschreiben von Information in eine Speicherzelle (30) erhöht.

2. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungstransistoranordnung (19, 20) durch MOSFET′s vom ersten Leitfähigkeitstyp und die Ein­ schreibtransistoranordnung (18, 16) durch, MOSFET′s vom zwei­ ten Leitfähigkeitstyp gebildet sind und daß die Gates der MOSFETs mit der Einschreib-Steuersignalleitung (17) verbun­ den sind.

3. Halbleiter-Speichereinrichtung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß

• - die Bitleitungsanordnung (8, 9) zwei Bitleitungen auf­ weist;
• - jede Speicherzelle (30) eine Flip-Flop-Schaltung mit zwei getrennt ansteuerbaren, gekoppelten Invertern (30a, 30b) ist, von denen der eine an die eine und der andere an die andere Bitleitung (8) angeschlossen ist; und
• - die Einschreibschaltung (40) so ausgebildet ist, daß sie über die Einschreibtransistoranordnung (16, 18) das einzu­ schreibende Signal an die eine Bitleitung (9) und das inver­ tierte einzuschreibende Signal an die andere Bitleitung (8) gibt.