DE2347229C3 - Schaltung zum Steuern des Adressier-, Lese-, Schreib- und Regeneriervorganges bei einem dynamischen Speicher - Google Patents

Schaltung zum Steuern des Adressier-, Lese-, Schreib- und Regeneriervorganges bei einem dynamischen Speicher

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DE2347229C3
DE2347229C3 DE2347229A DE2347229A DE2347229C3 DE 2347229 C3 DE2347229 C3 DE 2347229C3 DE 2347229 A DE2347229 A DE 2347229A DE 2347229 A DE2347229 A DE 2347229A DE 2347229 C3 DE2347229 C3 DE 2347229C3
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Description

Die Erfindung betrifft eine Schaltung zum Steuern des Adressier-, Lese-, Schreib- und Regeneriervorganges bei einem dynamischen Speicher mit einer Anzahl Speicherzellen mit einer Schreib-Torschaltung, mit einer mit der Schreib-Torschaltung verbundenen Speichereinheit und mit mindestens einer Schreib-Ziffernleitung, die mit einer Anzahl Schreib-Torschaltungen verbunden ist und bei über eine Schreib-Adressenleitung geöffneter Schreib-Torscnaltung den Einschreibvorgang in die Speichereinheit mittels einer anliegenden Spannung bewirkt, mit einem Schaltkreis zum periodischen Regenerieren der in der Speiche>-einheit gespeicherten Information, mit einem Taktgenerator zum Erzeugen eines Taktimpulses und mit einer Vorladeschaltung zum Erzeugen eines Vorladesignals in Abhängigkeit vom Taktimpuls, durch das die Schreib-Ziffernleitung auf eine vorbestimmte Spannung vorgespannt wird.
Im allgemeinen weist ein dynamischer Speicher einer derartigen Schaltung eine Kapazität zum Speichern der Information in Form elektrischer Ladungen, eine Schreib-Torschaltung zum Einlesen oder Einschreiben der Information in Form elektrischer Ladungen in die Kapazität und eine Lese-Torschaltung zum Auslesen der Information (oder der elektrischen Ladungen) aus der Kapazität auf. In einer solchen Speicherzelle verliert sich wegen des Abfließens elektrischer Ladung aus der Kapazität im Laufe der Zeit die gespeicherte Information. Daher müssen die Ladungen der Kapazität periodisch regeneriert werden. Der dynamische Speicher muß daher mit einer gesonderten Zykluszeit zur Erneuerung der elektrischen Ladungen der Kapazitäten zusätzlich zur normalen Zykluszeit für die externen Einschreib- und Leseoperationen betrieben werden.
Damit der dynamische Speicher mit hoher Geschwindigkeit betrieben wird, wird dieser häufig in der Weise benutzt, daß Zugriffssignale von einer zentralen Verarbeitungseinheit asynchron dem Speicher zugeführt werden und die Regenerierung asynchron mit der Operation der zentralen Verarbeitungseinheit in der Periode ausgeführt wird, in der kein Zugriffssignal von der zentralen Verarbeitungseinheit ankommt In diesem Fall kann es passieren, daß ein Zugriffssignal während des Regenerierungszyklus am Speicher anliegt, um Information aus diesem auszulesen oder zur zentralen Verarbeitungseinheit zu übertragen oder in den Speicher von außen oder von der zentralen Verarbeitungseinheit einzuschreiben. In einem solchen Fall ist es zur Verminderung der Zeit der äußeren Schreib-Lese-Operation notwendig, den Regenerierungszyklus sofort zu unterbrechen und die äußere Lese-Schreib-Operation auszuführen. Dabei besteht jedoch die Möglichkeit, daß die gespeicherte Information durch Unterbrechung des Regenerierungszyklus zerstört wird.
Der Regenerierungszyklus des dynamischen Speichers beginnt mit der Vorladung einer Lese-Ziffernleitung (RDL), die mit dem Lesetor der Speicherzelle verbunden ist und der Vorladung einer mit dem Schreibtor verbundenen Schreib-Ziffernleitung (WDL). Nach dem Vorladen wird das Lesetor durch ein über eine Lese-Adressenleitung (RAL) zugeführtes Signal zur Übertragung der in der Kapazität der Speicherzelle gespeicherten Information zu der vorgeladenen Schreib-Ziffernleitung geschlossen. Dann wird die Information von der Lese-Ziffernleitung zu der Schreib-Ziffernleitung übertragen. Danach wird das Schreibtor durch ein Signal über eine Schreib-Adressenleitung (WAL) zur Übertragung oder zum Wiedereinschreiben der Information von der Schreib-Ziffernleitung in die Kapazität der Speicherzelle geschlossen. Auf diese Weise wird die in der Kapazität gespeicherte Information erneuert, und damit endet ein Regenerierungszyklus. Wenn der Speicher ein Zugriffssignal von
der zentralen Verarbeitungseinheit empfängt, wird der Regenerierungszyklus unterbrochen, und die Steuerschaltung beginnt unmittelbar eine äußere Lese-Schreib-Operation mit dem Vorladen der Schreib-Ziffernleitung und der Lese-Ziffernleitung. Wird der Regenerierungszyklus jedoch zu einem Zeitpunkt unterbrochen, in dem die Schreib-Torschaltung geschlossen ist, dann kann es passieren, daß nicht die zu der Schreib-Ziffernleitung übertragene Information, sondern das vorgeladene Niveau der Schreib-Ziffemleitung in die Kapazität über die geschlossene Schreib-Torschaltung der Speicherzelle eingeschrieben wird, da die Vorladung der Schreib-Ziffernleitung sofort beginnt Das heißt aber, daß die gespeicherte Information der Speicherzelle nicht erneuert, sondern zerstört wird. Eine solche Zerstörung der gespeicherten Information kann auch in dem dynamischen Speicher vorkommen, in dem die Lese-Ziffernleitung weggelassen ist und die Lese-Torschaltung der Speicherzelle mit der Schreib-Ziffernleitung verbunden ist
Es ist Aufgabe der Erfindung, eine dynamische Speicherschaltung zu schaffen, in der die gespeicherte Information gegen Zerstörung bei der Unterbrechung des Regenerierungszyklus geschützt ist
Diese Aufgabe wird erfindungsgemäß dadurch gelöst daß die Vorladeschaltung so ausgebildet ist daß das Vorladesignal in Abhängigkeit vom Schaltzustand der Schreib-Adressenleitungen unterdrückt wird, wenn eine der Schreib-Torschaltungen geöffnet ist
In vorteilhafter Weise ist die Vorladeschaltung als NOR-Schaltung ausgebildet deren Eingänge über die Schreib-Adressenleitungen mit den Schreib-Torschaltungen verbunden sind und an deren Ausgang das Vorladesignal abgeleitet wird. Eine solche NOR-Schaltung erzeugt an ihrem Ausgang nur dann ein Signal, wenn kein die Schreib-Torschaltung der Speicherzelle s schließendes Signal an einer der Schreib-Adressenleitungen anliegt. Dieses Ausgangssignal der NOR-Schaltung kann als Befeiilssignal für die Vorladung von allen Schreib-Ziffernleitungen der Speichermatrix verwendet werden.
Eine andere erfindungsgemäße Lösung der genannten Aufgabe zeichnet sich dadurch aus, daß die Vorladeschaltung in Abhängigkeit vom Taktimpuls ein Rückstellsignal erzeugt und einen durch dieses betätigten Schaltkreis zum Schließen der Schreib-Torschaltung sowie einen Verzögerungskreis aufweist, dessen Verzögerungszeit so groß ist, daß die Schreib-Torschaltungen durch das Uückstellsignal sicher geschlossen werden.
Erfindungsgemäß wird somit ein die Vorladung der Schreib-Ziffernleitungen bewirkendes Signal immer nach dem Ausschalten der Schreib-Adressenleitungen und dem öffnen der Schreib-Torschaltungen der Speicherzellen erzeugt, d. h. die Schreib-Ziffernleitungen werden so lange nicht vorgeladen, bis die Schreib-Torschaltungen geöffnet sind. Dadurch wird die gespeicherte Information der Speicherzellen vollständig gegen Zerstörung selbst dann geschützt, wenn der Regenerierungszyklus infolge eines Zugriffs von der ω zentralen Verarbeitungseinheit unterbrochen wird.
Die Erfindung wird im folgenden mit Bezug auf die Zeichnung näher erläutert. Es zeigt
F i g. 1 ein Schaltbild einer ersten Ausführungsform,
Fig. 2 ein Impulsdiagramm zur Erläuterung des (τ> Betriebes der in F i g. I gezeigten Schaltung,
F i g. 3 eine erfindungsgemäß verwendbare Inverterschaltung,
Fig.4 ein Beispiel einer dynamischen Speicherzelle, und
Fig.5, 6 und 7 andere Ausführungsformen einer Schaltung zur Erzeugung eines die Vorladung der Schreib-Ziffernleitungen einer Speschermatrix bewirkenden Signals.
Die Beschreibung der Erfindung erfolgt unter der Annahme, daß in den Schaltungen n-Kanal-IG-FETs verwendet werden. Unter einem hohen Niveau wird daher das »!«-Niveau (binäre Eins) und unter einem niedrigen Niveau das »O«-Niveau (binäre Null) verstanden. Die Wirkungsweise der Schaltungen ist jedoch bei Verwendung von p-Kanal-IG-FETs entsprechend. Die Erfindung kann bei allen Speicherschaltungen Anwendung finden, die irgendwelche IG-FETs verwenden. Obwohl im folgenden eine Speicherschaltung mit 64 Bit als Beispiel beschrieben wird, kann die Erfindung in gleicher Weise für Speicherschaltungen mit einer beliebigen Bit-Zahl verwendet werden.
Gemäß F i g. 1 empfängt ein 64-Bit-Speicher sechs von außen zugeführte Adressensignale X\ bis Ai. Jedes der Adressensignale X\, Xz, Xj wird jedem Adressenpuffer 1-1,1-2,1-3 zugeführt die verstärkte wahre und dazu komplementäre Signale (X,. A1), (X2. Xi). (X3, X3) aus jedem Adressensignal erzeugen. Diese Signale werden Dekodern 2 zugeführt die aus 3-Eingang-NOR-Schaltungen bestehen. Die Ausgänge Oder Dekoder 2 dienen zur Auswahl von 64 Speicherzellen 4, die eine Matrix 5 mit 8 Zeilen und 8 Spalten bilden. Die Auswahl von 64 Bit wird in zwei Teile unterteilt Die Auswahl von 8 Wörtern in der Speichermatrix 5 wird durch Verwendung der wahren und komplementären Signale der drei Adressensignale X\ bis X3 durchgeführt, die 8 Adressendekodern 2-1 bis 2-8 zugeführt werden. Das Ausgangssignal D/des ausgewählten Dekoders 3-/(7—1, 2,..., 8) wird leistungsverstärkt zur Erzeugung einer hohen Operationsgeschwindigkeit durch einen anderen Schalter 3-/ und einem ausgewählten Paar von Lese- und Schreib-Adressenleitungen RAL-i bzw. WAL-i zugeführt. Dadurch werden die Speicherzellen 4-/7 bis 4-/8 von 8 Bit, die mit dem ausgewählten Adressenleitungspaar verbunden sind, gleichzeitig entweder der Leseoperation der gespeicherten Information an den Lese-Ziffernleitungen RDL-I bis RDLS oder der Schreiboperation von den Schreib-Ziffernleitungen WDL-Xbis WDL»unterworfen.
Die Auswahl der 8 Bit in der Speichermatrix 5 wird in gleicher Weise ausgeführt durch Verwendung der verbleibenden drei Adressensignale X* bis A6 in einer Bit-Auswahlleitungssteuerung 6, in der ähnliche Adressenpuffer, Dekoder und Schalter wie 1,2 und 3 enthalten sind und in der die ausgewählte Ziffernleitung WDL-j (7=1, 2, .... 8) der Speichermatrix 5 mit dem Dateneingang und -ausgang Wund OUT verbunden ist. Dadurch wird nur eine Information ausgewählt und aus der Information der 8 Bit ausgelesen, welche zu dem ausgewählten Wort (Adressenleitungspaar) gehören, und wird simultan an alle Ziffernleitungen WDLA bis WDLS ausgelesen.
Beim Einschreibvorgang werden von außen dem Kontaktpunkt W zugeführte Daten über die ausgewählte Ziffernleitung WDLj in das allein ausgewählte eine Bit 4-ij, welches zu den ausgewählten Adressen- und Ziffermeitungen gehört, eingelesen. Bei den übrigen 7 Bits der ausgewählten Adressenleitung werden ihre eigenen Daten, die aus den Lese-Ziffernleitungen RDL ausgelesen werden, gleichzeitig zu den Schreib-Ziffernleitungen WDL durch Datenübertragungsschaltungen,
die aus IG-FETs Q* und Qs bestehen, übertragen und gleichzeitig wieder eingeschrieben.
Diese Operationen der Speicherschaltung in Fig. 1 werden bezüglich der Zeit nicht gleichzeitig, sondern nacheinander ausgeführt, und die Reihenfolge und die Wechselbeziehung bezüglich der Zeit der Operationen wird durch Taktimpulse Φ 0 bis Φ 5 und Hilfstaktsignale PO bis P2 bestimmt, wie sie in F i g. 2 gezeigt sind.
Wenn der Taktimpuls Φ0 den Adressenpuffern 1-1 bis 1-3 zugeführt wird, dann beginnen die Invertertransistoren 0io und Qn in jedem Puffer mit ihrer Operation, und es treten wahre und komplementäre Signale als Anwort auf die Eingangsadressensignale X\ bis Xi an Punkten A 1 und A 2 des Puffers 1 auf. Vor dem Signa! Φ0 fällt ein Taktsignal PO ab, welches die Niveaus von A 1 und A 2 festgelegt hat. Sobald die Niveaus von A 1 und A 2 bestimmt sind, wird ein nächstes Taktsignal Φ 1 den Transistoren Qn und Qu zugeführt. Zur Bestimmung der Niveaus der wahren und komplementären Signale Xi, X, an den Punkten A 1 und A 2 der Adressenpuffer 1-1 bis 1-3 erfordert eine Zeit Ti. Nach dem Anlegen von Φ 1 werden die Signale Xi, A-, an den Punkten A 1, A 2 in den Adressenpuffern 1 durch die Schalter Qn. Qn zu den Eingängen der Dekoder 2-1 bis 2-8 übertragen. Vor dem Anlegen von Φ 1 fällt ein Taktsignal Pl ab, welches den Ausgang D jedes Dekoders 2 auf das hohe Niveau gelegt hat. Die Ausgänge Dides ausgewählten Dekoders 2-i, in dem die Eingangssignale alle auf dem niedrigen Niveau liegen, bleiben auf dem hohen Niveau, und die Ausgänge aller anderen Dekoder, bei denen wenigstens ein Eingang auf dem hohen Niveau liegt, fallen auf das niedrige Niveau ab. Zur Bestimmung des Niveaus des Dekoderausgangs D nach dem Anlegen von Φ ist eine Zeit T2 erforderlich.
Dann wird Φ 2 den Schaltern 3-1 bis 3-8 zugeführt. Die Ausgänge Di des ausgewählten Adressendekoders 2-i schalten die entsprechende Lese-Adressenleitung RAL-i auf das hohe Niveau. Da alle Lese-Adressenleitungen durch Φ 2 auf dem niedrigen Niveau gehalten werden, bleiben die nicht ausgewählten Lese-Adressenleitungen auf dem niedrigen Niveau. Vor Φ 2 fällt ein Signal P2 ab, welches die Transistoren φ und Qt. die die Lese- und Schreib-Ziffernleitungen RDL, WDL mit einer Spannungsquelle VDD verbinden, geschlossen und alle diese Ziffernleitungen RDL WDL auf dem hohen Niveau gehalten hat. Wenn die ausgewählte Lese-Adressenleitung RAL-i auf das hohe Niveau geschaltet ist, beginnt die Lese-Operation der Speicherzellen 4-/1 bis 4-/8, die mit RA L-i verbunden sind. Ein Zugriffstortransistor Qi, dessen Tor mit der Lese-Adressenleitung verbunden ist, wird durchgeschaltet, und in der Kapazität Can einem !Punkt M(siehe 4-11) jeder Speicherzelle gespeicherte Daten werden zu jeder Lese-Ziffernleitung RDL ausgelesen. Ist die Kapazität C nicht geladen und liegt der Punkt M auf dem niedrigen Niveau, dann ist ein Verstärkertransistor Q\ gesperrt, und die Lese-Ziffernleitung RDL von dieser Speicherzelle bleibt auf dem hohen Niveau, während bei geladener Kapazität C und bei hohem Niveau des Punktes Mder Transistor Q\ durch geschaltet ist und die RDL auf das niedrige Niveau abfällt, weil sie durch die Transistoren Q3 und φ in der Speicherzelle geerdet wird. Vom Anlegen von Φ 2 wird die Zeit T3 zur Bestimmung des Niveaus der Lese-Ziffernleitungen RDL-i bis RDLS gebraucht.
Auf das Anlegen von Φ 3 werden die Datenübertragungstransistoren Qi aktiviert, und das Niveau von jeder Schreib-Ziffernleitung WDL wird in Obereinstimmung mit dem Niveau der entsprechenden Lese-Zif fernleitung RDL bestimmt. Liegt die Lese-Ziffernleitunj auf dem niedrigen Niveau, bleibt die Schreib-Ziffernlei tung auf dem hohen Niveau, auf welches sie durch ΡΆ angehoben wurde. Liegt dagegen die Lese-Ziffernlei tung auf dem hohen Niveau, dann ist die Schreib-Zif fernleitung geerdet, und deren Niveau fällt auf da; niedrige Niveau ab. Es ist die Zeit Γ4 zur Bestimmung des Niveaus der Schreib-Ziffernleitung oder zurr
to Ausführen der Datenübertragung von den Lese-Ziffernleitungen zu den Schreib-Ziffernleitungen nach deir Anlegen von Φ 3 erforderlich.
Wenn Φ 4 den Schaltern 3-1 bis 3-8 zugeführt wird dann wird das hohe Niveau des Ausganges Di de; ausgewählten Adressendekoders 2-i zu der entsprechenden Schreib-Adressenleitung WALi über der Transistor <?m des Schalters 3-/ übertragen. Indem die Schreib-Adressenleitung WA L-i auf diese Weise auf da; hohe Niveau geschaltet wird, wird ein Schreib-Tortran sistor <?i der Speicherzellen 4-/1 bis 4-/8 leitend, und dif zu den Schreib-Ziffernleitungen IVDL-I bis VVDL-f übertragenen Daten werden zu dem Punkt M dei jeweiligen Speicherzellen gesandt, die mit diese! Adressenleitung verbunden sind. Das ist die Wiederein schreib-Operation der gespeicherten Daten, da die zu der Schreib-Ziffernleitung übertragenen Daten konform sind mit den gespeicherten Daten der Speicherzellen. Die Zeitdauer T5 ist die Zeit für die Wiedereinschreib-Operation.
Zum Einschreiben neuer von außen kommender Daten in eine Speicherzelle wird ein Taktsignal Φ 5 an die Schreib-Ziffernleitungen WDL-I bis WDLi angelegt. Nimmt das Signal Φ 5 das hohe Niveau an, dann können alle Schreib-Ziffernleitungen mit dem Dateneingangskontaktpunkt IN verbunden werden, und nur die ausgewählte Schreib-Ziffernleitung WDL-j, die schon durch die Adressensignale Ai bis Xt verbunden ist, kann jetzt eine neue Information von außen aufnehmen, die in die Speicherzelle 4-//geschrieben ist, welche mit den beiden ausgewählten Adressen- und Ziffernleilungen verbunden ist. Die zum Übertragen einer neuen Information von außen über die Schreib-Ziffernleitung zu dem Punkt Mder Speicherzelle erforderliche Zeit ist Γ6. Die Lese-Operation der gespeicherten Daten von der ausgewählten Schreib-Ziffernleitung zu dem Ausgangskontaktpunkt OLT wird auch in dieser Zeitdauer Γ6 durch Verwenden von Φ 5 durchgeführt.
Die Regenerierungsoperation wird im folgenden im einzelnen unter der Voraussetzung erläutert, daß die Kapazität C der Speicherzelle 4-11 nicht geladen und somit die gespeicherte Information in dieser Zeile »0« ist. Das Signal P2, welches die Vorladung der Ziffernleitungen JVDLi und ÄDLi bestimmt, geht auf das niedrige Niveau über, und dann hebt das Taktsignal Φ 2 das Niveau der Lese-Adressenleitung RAL\ an, wie es in F i g. 2 gezeigt ist Da die gespeicherte Information »0« äst, ändert sich das Niveau der Lese-Ziffernleitung ÄDLi nicht Dann wird das Taktsignal Φ 3 dem Übertragungstransistor Q5 zugeführt, und die Schreib-
Mi Ziffernleitung WDLi schaltet auf das niedrige Niveau um. Danach wird das Taktsignal Φ 4 über den Transistor Qn des Schalters 3-1 der Schreib-Adressenleitung VVALi zugeführt, die durch einen Transistor <?i5 auf dem niedrigen Niveau gehalten wird, der durch ein
(.s Adressenrückstellsignal AR (in diesem Falle Φ 4) geschlossen ist Auf diese Weise schaltet WAL^ auf das hohe Niveau um und schließt die Schreib-Torschaltung Qi der Speicherzelle 4-11. Dadurch werden in der
io
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Kapazität C gesammelte Ladungen über entladen, und die Information />0« wird an dem Punkt M wieder eingeschrieben. Nach der Änderung des Signals Φ 0 auf das niedrige Niveau fallen alle Taktsignale Φ 1 bis Φ 5, und dann beginnen die Signale PO bis Pl anzusteigen. Wenn das Signal P2 jedoch durch die Unterbrechung des Regenerierungszyklus zu einem Zeitpunkt zu steigen beginnt, wenn IVALi noch nicht auf das niedrige Niveau zurückgeht, dann fließen Ladungen von der Spannungszufuhr Vdd durch WDLi und das geschlossene Tor Q\ in die Kapazität C hinein und zerstören die gespeicherte Information »0«. Um eine solche Zerstörung zu verhindern, soll das Vorladesignal P2 nur ansteigen, nachdem das Taktsignal Φ 4 fällt, das Adressenrückstellsignal AR ansteigt und die Schreib-Adressenleitung WAL\ auf das niedrige Niveau umschaltet.
Im folgenden wird weiter auf Fig. 1 Bezug genommen. Die Vorladeschaltung 7 erzeugt ein Vorladesignal P2. Diese Vorladeschaltung 7 weist eine NOR-Schaltung aus Schalttransistoren Q2I bis Qn, die zueinander parallel geschaltet sind zwischen einem Ausgangspunkt 70 und Erde, und einen Lasttransistor Q30 auf, der zwischen den Ausgangspunkt 70 und die Spannungszufuhr Vdd geschaltet ist. Jedes Tor der Schalttransistoren Q21 bis Q2S, d.h. jeder Eingangskontaktpunkt der Schaltung, ist mit jeder der Schreib-Adressenleitungen IVALi bis WAL« verbunden. Ein Inverter 71 ist mit dem Tor des Lasttransistors Q30 verbunden, und der Taktimpuls Φ 0 wird diesem Inverter 71 zugeführt. Der Ausgang 70 ist über zwei Stufen von Invertern 72 und 73 mit einem Ausgangskontakt 74 verbunden, der wiederum mit dem Tor der Transistoren Qj und Qs der Ziffernleitungen VVDL und RDL verbunden ist
In dieser Schaltung 7 liegt der Ausgang 70 auf niedrigem Niveau, wenn irgendeine der Schreib-Adressenleitungen WALi bis WAU auf hohem Niveau liegt. Der Ausgang 70 nimmt das hohe Niveau nur an, wenn alle Schreib-Adressenleitungen VVALi bis WAU auf das niedrige Niveau abfallen und ein invertiertes Signal Φ 0 des Taktimpulses Φ 0 auf das hohe Niveau ansteigt. Die beiden Inverter 72 und 73 dienen zur Verstärkung des Ausgangssignals am Ausgang 70 und zum geringen Verzögern des Ausgangssignals, um eine sichere Operation zu gewährleisten. Auf diese Weise geht ein am Ausgangskontakt 74 erzeugtes Vorladesignal P2 nur auf das hohe Niveau, nachdem geprüft ist daß alle Schreib-Adressenleitungen auf niedrigem Niveau liegen, selbst wenn der Zyklus in irgendeiner Weise endet
Das Tor des Lasttransistors Qx kann mit der so Spannungsquelle Vdd verbunden werden, wobei der Inverter 71 weggelassen wird. Darüber hinaus kann das Vorladesignal PZ am Ausgang 70 abgenommen werden. Als Inverter 71 bis 73 können irgendwelche bekannte Inverterschaltungen verwendet werden. Fi g. 3 zeigt ein Beispiel bekannter Inverterschaltungen, in der ein Schalttransistor Qn und ein Lasttransistor Qn vorgesehen sind. Der Eingang 75 und der Ausgang 76 dieses Inverters werden von der Gate- und der Drain-Elektrode des Schalttransistors Qu gebildet.
In der Speicherschaltung gemäß der Erfindung kann eine in Fig.4 gezeigte Speicherzelle verwendet werden. In einer solchen Zelle wird die in einer Kapazität C" gespeicherte Information durch einen Lese-Tortransistor Q3' zu einer Schreib-Ziffernleitung WDL ausgelesen und durch einen Schreib-Tortransistor ζ>ι' zu der Kapazität C" wieder eingeschrieben. Das zu lösende Problem ist daher dasselbe wie bei Verwendung der Speicherzelle 4 gemäß F i g. 1.
In Fig.5 ist ein anderes Ausführungsbeispiel einer Schaltung zur Erzeugung des Vorladesignals P 2 gezeigt, die einen Inverter 77 und eine mit diesem in Reihe geschaltete Verzögerungsschaltung 85 aufweist. Der Taktimpuls Φ0 wird dem Inverter 77 zugeführt. Wenn der Taktimpuls Φ 0 das niedrige Niveau annimmt, nimmt das Adressenrückstellsignal AAdas hohe Niveau an. Die Verzögerungsschaltung verzögert das Signal AR um eine Zeitdauer, während der die Schreib-Adressenleitungen sicher auf das niedrige Niveau abfallen, nachdem das Signal AR auf das hohe Niveau übergegangen ist. Auf diese Weise wird das Signal P 2 als ein verzögertes Signal von AR erzeugt
Fig.6 zeigt ein weiteres Ausführungsbeispiel einer Schaltung mit einem Inverter 78, einer Zwei-Eingangs-NOR-Schaltung 86, welche das Ausgangssignal vom Inverter 78 an ihrem einen Eingang empfängt und mit einem anderen Inverter 79. Dem anderen Eingang der NOR-Schaltung 86 wird ein Befehlssignal zur Erzeugung von Φ 4 zugeführt Nachdem AR das hohe Niveau angenommen hat, nimmt das Signal Φ 4 das niedrige Niveau an, und dann geht Pl auf das hohe Niveau über. Hier dienen die NOR-Schaltung 86 und der Inverter 79 als Verzögerungsschaltung 85 gemäß F i g. 5.
F i g. 7 zeigt ein weiteres Ausführungsbeispiel, welches zwei Inverterstufen 80 und 81, die den Taktimpuls Φ0 empfangen, eine NOR-Schaltung 86', welche an ihren Eingängen das Ausgangssignal des Inverters 81 und ein Befehlssignal zur Erzeugung von Φ 4 empfängt und das Signal Φ 4 erzeugt, einen Inverter 82, dem Φ 4 zugeführt wird und der AR erzeugt, und zwei Inverterstufen 83 und 84 zur Aufnahme von AR und zur Erzeugung von P2 aufweist In dieser Schaltung nimmt Φ 4 zuerst das niedrige Niveau an, dann geht AR auf das hohe Niveau, und danach wird P2 durch Verzögerung von AR mit den beiden Invertern 83 und 84 erzeugt
In den in den F i g. 5, 6 und 7 gezeigten Schaltungen kann ein bekannter Inverter, wie er beispielsweise in Fig.3 gezeigt ist, als Inverter 77 bis 84 verwendet werden.
Die Erfindung kann bei einer dynamischen Speicherschaltung, bei der bipolare Transistoren verwendet werden, Verwendung finden, wo eine Regenerierung erforderlich ist
Hierzu 4 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Schaltung zum Steuern des Adressier-, Lese-, Schreib- und Regeneriervorganges bei einem dynamischen Speicher mit einer Anzahl Speicherzellen mit einer Schreib-Torschaltung, mit einer mit der Schreib-Torschaltung verbundenen Speichereinheit und mit mindestens einer Schreib-Ziffernleitung, die mit einer Anzahl Schreib-Torschaltungen verbunden ίο ist und bei über eine Schreib-Adressenleitung geöffneter Schreib-Torschaltung den Einschreibvorgang in die Speichereinheit mittels einer anliegenden Spannung bewirkt, mit einem Schaltkreis zum periodischen Regenerieren der in der Speichereinheit gespeicherten Information, mit einem Taktgenerator zum Erzeugen eines Taktimpulses und mit einer Vorladeschaltung zum Erzeugen eines Vcrladesignals in Abhängigkeit vom Taktimpuls, durch das die Schreib-Ziffernleitung auf eine vorbestimmte Spannung vorgespannt wird, dadurchgekennze ich η et, daß die Vorladeschaltung (7) so ausgebildet ist, daß das Vorladesignal (P2) in Abhängigkeit vom Schaltzustand der Schreib-Adressenleitungen (WAL) unterdrückt wird, wenn eine der Schreib-Torschaltungen (QX) geöffnet ist
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorladeschaltung (7) als NOR-Schaltung (Q2\-Q28) ausgebildet ist, deren Eingänge über die Schreib-Adressenleitungen » (WAL) mit den Schreib-Torschaltungen (Qi) verbunden sind und an deren Ausgang (74) das Vorladesignal (P2) abgeleitet wird.
3. Schaltung zum Steuern des Adressier-, Lese-, Schreib- und Regeneriervorganges bei einem α dynamischen Speicher mit einer Anzahl Speicherzellen mit einer Schreib-Torschaltung, mit einer mit der Schreib-Torschaltung verbundenen Speichereinheit und mit mindestens einer Schreib-Ziffernleitung, die mit einer Anzahl Schreib-Torschallungen verbunden *o ist und bei über eine Schreib-Adressenleitung geöffneter Schreib-Torschaltung den Einschreibvorgang in die Speichereinheit mittels einer anliegenden Spannung bewirkt, mit einem Schaltkreis zum periodischen Regenerieren der in der Speicherein- « heit gespeicherten Information, mit einem Taktgenerator zum Erzeugen eines Taktimpulses und mit einer Vorladeschaltung zum Erzeugen eines Vorladesignals in Abhängigkeit vom Taktimpuls, durch das die Schreib-Ziffernleitung auf eine vorbestimmte so Spannung vorgespannt wird, dadurch gekennzeichnet, daß die Vorladeschaltung (7) in Abhängigkeit vom Taktimpuls (Φ0) ein Rückstellsignal (AR) erzeugt und einen durch dieses betätigten Schaltkreis (Q 14, Q 15) zum Schließen der Schreib-Tor- schaltung (Qi) sowie einen Verzögerungskreis (85; 86,79) aufweist, dessen Verzögerungszeit so groß ist, daß die Schreib-Torschaltungen (Qi) durch das Rückstellsignal (AR)sicher geschlossen werden.
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DE2347229A 1972-09-19 1973-09-19 Schaltung zum Steuern des Adressier-, Lese-, Schreib- und Regeneriervorganges bei einem dynamischen Speicher Expired DE2347229C3 (de)

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JP9437072A JPS568435B2 (de) 1972-09-19 1972-09-19

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3964030A (en) * 1973-12-10 1976-06-15 Bell Telephone Laboratories, Incorporated Semiconductor memory array
US4133611A (en) * 1977-07-08 1979-01-09 Xerox Corporation Two-page interweaved random access memory configuration
US4231110A (en) * 1979-01-29 1980-10-28 Fairchild Camera And Instrument Corp. Memory array with sequential row and column addressing
JPS55105893A (en) * 1979-01-31 1980-08-13 Sharp Corp Driving unit of dynamic memory
CA1170418A (en) * 1980-07-28 1984-07-10 Pushpkumar Changani Heat recoverable articles
US4338679A (en) * 1980-12-24 1982-07-06 Mostek Corporation Row driver circuit for semiconductor memory
EP0067992A1 (de) * 1980-12-24 1983-01-05 Mostek Corporation Zeilentreiberschaltung für halbleiterspeicher
US4404662A (en) * 1981-07-06 1983-09-13 International Business Machines Corporation Method and circuit for accessing an integrated semiconductor memory
JPS5957525A (ja) * 1982-09-28 1984-04-03 Fujitsu Ltd Ｃｍｉｓ回路装置
GB2360113B (en) * 2000-03-08 2004-11-10 Seiko Epson Corp Dynamic random access memory
US6711052B2 (en) * 2002-06-28 2004-03-23 Motorola, Inc. Memory having a precharge circuit and method therefor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3748651A (en) * 1972-02-16 1973-07-24 Cogar Corp Refresh control for add-on semiconductor memory
US3790961A (en) * 1972-06-09 1974-02-05 Advanced Memory Syst Inc Random access dynamic semiconductor memory system

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Publication number Publication date
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DE2347229A1 (de) 1974-05-02
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US3832699A (en) 1974-08-27

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