DE2905675C2 - - Google Patents
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Description
Die Erfindung betrifft eine integrierte Schaltungsanordnung
gemäß Oberbegriff des Anspruchs 1 mit einem Mikroprozessor,
einem RAM-Speicher, einer Steuereinrichtung für den RAM-Spei
cher sowie einer dafür gemeinsamen ersten Energie
quelle und einer zweiten zusätzlichen Energiequelle, wobei der
Zugriff zum RAM-Speicher bei einer Änderung der ersten Energie
quelle gesperrt wird.
Eine derartgige integrierte Schaltungsanordnung ist aus "Elek
tronik 1972", Heft 9, S. 295 bis 297 bzw. aus dem U.S. Patent
36 80 061 bekannt.
Bei diesen bekannten Schaltungsanordnungen ist bereits ein
prinzipielles Problem dieser Schaltungsanordnungen erkannt
und auch eine Lösung dafür vorgeschlagen worden, nämlich daß
der Speicherinhalt des RAM-Speichers bei einer Änderung bzw.
einem Spannungsausfall der Versorgungsspannung aufrechterhal
ten bleiben soll. Bei der Schaltungsanordnung nach "Elektronik
1972" ist vorgesehen, daß man die Adreß-Dekodierung sperrt,
was in vielen Fällen unzureichend und daher verbesserungsbe
dürftig ist. Bei der Lösung entsprechend dem U.S. Patent
36 80 061 sieht man dagegen eine Kombination der Sperrung der
Adreß-Dekodierung und der Schreib- und Lesesignale vor. Auch
hier ist eine ausreichende Zuverlässigkeit noch nicht gegeben.
Da die vorausgenannten Lösungsmöglichkeiten für manche An
wendungsfälle noch nicht flexibel genug sind, liegt der Er
findung die Aufgabe zugrunde, eine gattungsgemäße integrier
te Schaltungsanordnung mit einem RAM-Speicher so zu konzi
pieren, daß die Aufrechterhaltung des Speicherinhalts bei
einer Änderung und insbesondere einem Spannungsausfall der
Versorgungsspannung mittels einer weiteren, einfachen Mög
lichkeit eröffnet wird.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des
kennzeichnenden Teils des Anspruchs 1 gelöst.
Die Erfindung schafft daher eine anders geartete, weitere
elegante Möglichkeit, den Speicherinhalt des RAM-Speichers
auch bei einem Ausfall der Versorgungsspannung aufrechtzuer
halten.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter
ansprüchen konkretisiert, wobei diese Merkmale zusätzliche
Sicherheitsaspekte im Hinblick auf die Aufrechterhaltung des
Speicherinhalts im RAM-Speicher liefern. Zur generellen Auf
rechterhaltung des Speicherinhalts genügt jedoch die Entla
dung der Zellenauswahlleitungen des RAM-Speichers in Abhängig
keit von einem durch den Mikroprozessor vor einer Änderung in
der ersten Energiequelle erzeugten logischen Signal.
Die Erfindung wird nachfolgend beispielsweise anhand der
Zeichnung beschrieben; in dieser zeigt
Fig. 1 ein Blockschaltbild eines Mikroprozessors, welcher
auf demselben Chip einen RAM-Speicher
aufweist,
Fig. 2 ein Schaltbild eines Teils des in der Fig. 1
dargestellten Systems,
Fig. 3 ein Blockschaltbild des in der Fig. 1 dargestellten RAM-
Speichers und
Fig. 4A und Fig. 4B einige Zeitdiagramme, welche die Arbeitsweise des
in der Fig. 1 dargestellten Systems veranschaulichen.
Die Unterbringung eines RAM-Speichers
auf demselben Chip einer integrierten Schal
tung nutzt die Fläche auf dem Chip
wesentlich besser aus.
Außerdem wird durch die Möglichkeit, daß aus dem Speicher
in den Mikroprozessor direkt über eine interne Verbindung
Daten eingegeben werden können, die Nützlichkeit und auch
die Anwendungsmöglichkeit einer derartigen Anordnung wesent
lich verbessert. Ein Verfahren zur Eingabe von Daten von einem
Speicher in einen Mikroprozessor, wenn der Speicher und der
Mikroprozessor auf demselben Chip der integrierten Schaltung
angeordnet sind, umfaßt die Auswahl der Daten aus einem
bestimmten Speicherplatz, die Übergabe der Daten von einem
Abtastverstärker zu einem bilateralen Schalter. Der bilaterale
Schalter wird dann unter entsprechender Steuerung derart um
geschaltet, daß die Daten von dem Speicher auf eine zum Mikro
prozessor führende Leitung gegeben werden können. Die Daten
sind dann für das Befehlsregister des Mikroprozessors zugäng
lich, so daß der RAM-Speicher Befehlskodes und
Operationskodes enthalten kann. Ein Teil des Speichers wird
über eine Reserve-Energieversorgung mit Energie versorgt,
welche eingeschaltet bleibt, wenn der Mikroprozessor abge
schaltet ist. Dadurch wird die Möglichkeit geschaffen, daß
die in dem Speicher abgespeicherten Daten erhalten bleiben.
Ein Zugriff zu dem Speicher während des Umschaltens der Ener
gieversorgung oder auch während des Einschaltens und Ausschal
tens der Energieversorgung wird gesperrt, um zu gewährleisten,
daß die in dem Speicher enthaltenen Daten nicht zerstört oder
verändert werden.
Die Fig. 1 veranschaulicht einen Mikroprozessor 10 zusammen
mit einem RAM-Speicher, die beide gemeinsam auf demselben Chip
der integrierten Schaltung angeordnet sind.
Dem Speicher 11 ist eine Steuereinrichtung 12 zuge
ordnet. Ein Teil des Speichers oder gegebenenfalls der gesam
te Speicher wird durch eine zusätzliche Energieversorgung
mit der Spannung V ST versorgt werden. Der Zugriff zu dem Spei
cher wird durch ein Speicheraktivierungs-Signal gesteuert,
welches von der Steuereinrichtung 12 geliefert wird.
Der Mikroprozessor enthält einen Taktgeber, eine Befehls
dekodierung und eine Steuerschaltung 13, welche mit einem
internen Mikroprozessor-Datenbus 16 über ein Befehlsre
gister 14 verbunden ist. Die Befehlsdekodierschaltung 13
empfängt verschiedene externe Signale, welche unten im ein
zelnen näher diskutiert werden. Daten werden in den Mikro
prozessor eingegeben und aus dem Mikroprozessor ausgegeben,
indem diese Daten über Datenpuffer 17 geführt werden.
Ein Konditionskoderegister 19 ist mit einer arithmetischen
Logikeinrichtung 18 verbunden und zeigt die Ergebnisse der
arithmetischen Logikeinrichtung 18 an. Die Signale, welche
durch das Konditionskoderegister 19 erzeugt werden, liegen
in Form von Bits vor und können als Prüfsignale verwendet
werden, um beispielsweise bedingte Verzweigungsbefehle zu überprü
fen. Der Programmzähler 26 ist ein Zwei-Byte-Register (z. B.:
16 Bits), welches eine laufende Programmadresse angibt. Die
Stapelanzeige 24 ist ein Zwei-Byte-Register, welche die
Adresse des nächsten verfügbaren Platzes in einem externen
Durchlaufstapel angibt. Der externe Stapel entspricht nor
malerweise einem RAM-Speicher, in
welchen eingeschrieben und aus welchem ausgelesen werden
kann. Der Mikroprozessor weist auch ein Indexregister 23
auf, welches als Zwei-Byte-Register ausgebildet ist und
dazu dient, Daten oder eine 16-Bit-Speicheradresse für den
Indexmodus der Speicheradressierung aufzunehmen. Der Mikro
prozessor 10 enthält 28-Bit-Akkumulatoren 21 und 22, welche
dazu dienen, Operanden und Ergebnisse aus der
Logikeinrichtung aufzunehmen. Der Programmzähler 26, die
Stapelanzeige 24, das Indexregister 23, die Akkumulatoren
21 und 22 sowie die Logikeinrichtung 18 sind
alle an den internen Mikroprozessor-Datenbus 16 ange
schlossen. Der interne Mikroprozessor-Datenbus 16
ist auch mit Adressen- oder Ausgangspuffern 27 verbunden.
Es werden sechzehn Ausgangsanschlüsse für den Adressenbus
verwendet. Der Ausgangs- oder externe Datenpuffer
17 verwendet acht Anschlüsse und dient als Puffer für
solche Daten, die entweder von dem Datenbus 16 ab
geführt oder die dem Datenbus zugeführt werden sollen.
Der Datenpuffer 17 arbeitet in zwei Richtungen, d. h. es
werden Daten von peripheren Einheiten und externen Speichern,
wenn solche vorhanden sind, aufgenommen und es werden Daten
an derartige Einrichtungen übertragen. Wie unten noch deut
licher hervorgehoben wird, weist der Datenpuffer 17 acht
individuelle Puffer auf und enthält die entsprechenden An
paßanschlüsse von einem (externen) Datenbus für eine ex
terne Anpaßeinrichtung.
Ein vollständiges Schaltschema des Mikroprozessors 10 ohne den
Speicher 11 und die Steuereinrichtung 12 ist in der US-PS
39 62 682 enthalten.
Die Fig. 2 veranschaulicht in größeren Einzelheiten Teile der
in der Fig. 1 dargestellten Schaltung. Ein Teil eines Spei
chers 11 gemäß Fig. 1 ist als Speicher 30 dargestellt. In
einem 8-Bit-Wortsystem würde der Speicher 30 acht Spalten von
Speicherzellen 31 enthalten. Die acht Spalten würden einen
Abtastverstärker 41 haben. Jede Speicherzelle 31 enthält zwei
Inverter 32 und 33, die gegeneinander geschaltet sind. Die
in den Speicherzellen 31 gespeicherten Daten werden auf Spal
tenabtastleitungen übertragen, beispielsweise auf die Leitun
gen 36 und 37, und zwar durch Feldeffekt-Transistor-Kopplungs
einrichtungen 34. Die Kopplungseinrichtungen 34 werden durch
Signale aktiviert, welche auf Zeilenauswahlleitungen 124 und
125 erscheinen. Ein Speicherbereich für ein 8-Bit-Wortsystem
würde nicht nur acht Spalten aus Speicherzellen 31 haben,
sondern hätte auch eine Anzahl von Zeilen aus Speicherzellen,
und jede Zei
le hätte eine Zeilenauswahlleitung 124 und 125.
Die Abtastleitungen 36 und 37 sind mit dem Abtastverstärker
41 jeweils über einen Feldeffekt-Transistor 38 bzw. 39 ver
bunden. Die Feldeffekt-Transistoren 38 und 39 werden über
ein Spaltenauswahlsignal mit Energie versorgt, welches auf
der Leitung 40 auftritt. Jede Spalte hat ihre eigenen Spal
tenauswahl-Signalleitungen wie 40 und 45. Der Ausgang des
kreuzgekoppelten Abtastverstärkers 41 ist durch einen Inver
ter 42 gepuffert. Ein Lesesignal vom dem logischen NOR-Glied
73 aktiviert den Feldeffekt-Transistor 43, welcher den Aus
gang des Puffers 42 und den Inverter 44 anschließt. Der Aus
gang des Puffers oder Inverters 44 ist über einen Transistor
46 mit der Leitung 47 verbunden. Der Transistor 46 wird durch
ein synchrones Zeitsteuersignal von dem logischen NOR-Glied
79 aktiviert. Die Leitung 47 ist mit einem Eingang des NOR-
Gliedes 48 verbunden, während der andere Eingang des NOR-Glie
des 48 mit einem Zeitsteuersignal beaufschlagt wird. Der Aus
gang des NOR-Gliedes 48 ist mit einer Steuerelektrode des
Transistors 51 und mit einem Eingang eines NOR-Gliedes 49 ver
bunden. Das NOR-Glied 49 empfängt auch dasselbe Zeitsteuer-
Eingangssignal wie das NOR-Glied 48. Der Ausgang des NOR-Gliedes
49 ist mit einer Steuerelektrode des Transistors 52 verbun
den. Die Transistoren 51 und 52 sind in Reihe zwischen der
Spannungsquelle V DD und dem Massepotential angeordnet. Ein
gepuffertes Ausgangssignal für den externen Datenbus 53
wird von einem Knoten abgeleitet, welcher durch die in Reihe
geschalteten Transistoren 51 und 52 gebildet wird. Somit
ist ersichtlich, daß Ausgangssignale von dem Speicher mit
Direktzugriff auf dem externen Datenbus 53 auftreten
können. Jeder 8-Bit-Abschnitt des Speichers mit Direktzu
griff hat seinen eigenen Datenpuffer und seine externe Da
tenbusklemme. Diejenigen Daten, welche aus dem Speicher
mit Direktzugriff ausgegeben werden, werden auf der Leitung
47 abgeführt und können auch dem internen Mikroprozessor-
Datenbus 62 dadurch zugeführt werden, so daß der Transistor
63 in einen durchlässigen Zustand versetzt wird. Der Transistor
63 wird durch ein Ausgangssignal vom NOR-Glied 84 gesteuert.
Die Datenbusklemme 53 kann ebenfalls Eingangsdaten für
den Mikroprozessor aufnehmen. Die Eingangsdaten werden über
einen Isolationswiderstand 54, einen Inverterpuffer 57, einen
durch ein Taktsignal gesteuerten Transistor 58 und einen
Puffer/Inverter 59 weitergeführt. Die Eingangsdaten werden
dann unter entsprechender Steuerung durch den Transistor 61
geschaltet, welcher durch ein Ausgangssignal vom NOR-Glied
88 gesteuert wird. Daten von dem internen Mikroprozessor-
Datenbus 62 können auch in den Speicher mit Direktzu
griff eingespeichert werden, wenn der Transistor 63 akti
viert ist. Wenn Daten in den Speicher eingeschrieben werden
sollen, werden natürlich die Transistoren 43 und 46 nicht
aktiviert. Daten, welche auf der Leitung 47 auftreten, wer
den durch einen Inverter einem NOR-Glied zugeführt. Die
NOR-Glieder werden durch ein Schreibsignal aktiviert und
dann mit den entsprechenden Spaltenabtastleitungen verbun
den. Die gewünschten Spaltenabtastleitungen können durch
Signale auf den Leitungen wie 40 oder 45 aktiviert werden.
Die Spaltenabtastleitungen werden durch Transistoren 126
auf eine Spannungsleitung V DD gebracht, so daß die Abtast
leitungen vorab auf ein entsprechendes Potential gebracht
werden können.
Die Logik, welche dazu verwendet wird, einige der Lese/Schreib
befehle und der Datenpuffer-Aktivierungssignale zu erzeugen,
wird nachfolgend erläutert. Ein Zeitsteuersignal Φ 2 ist mit
den Steuerelektroden der Transistoren 97, 98 und 99 verbun
den. Ein Inverter 96 invertiert das Signal für den Transistor
98. Die Transistoren 97 und 98 sind in Reihe zwischen Masse
und V DD angeordnet. Der Transistor 97 ist parallel zu dem
Transistor 99 angeordnet. Das Ausgangssignal vom Transistor
97 und vom Transistor 98 wird durch den Inverter 101 aktiviert
und an den Eingang eines NOR-Gliedes 102 geführt. Der Aus
gang geht auch an einen Eingang eines UND-Gliedes 104. Das
NOR-Glied 102 empfängt auch ein Eingangssignal R vom NOR-Glied
73 und ein Eingangssignal vom UND-Glied 103. Das Taktsignal
Φ 2 und ein -Signal (R/W) werden den Eingängen des
UND-Gliedes 103 zugeführt. Das -Signal wird auch
einem Eingang des UND-Gliedes 104 zugeführt. Das Ausgangs
signal des UND-Gliedes 104 geht zum NOR-Glied 106. Der Aus
gang des NOR-Gliedes 106 ist mit einem Eingang des NOR-Glie
des 84 verbunden. Das NOR-Glied 84 führt das Aktivierungssi
gnal an den Schalttransistor 63. Das Taktsignal Φ 2 erscheint
auf der Leitung 83, welche mit einem Eingang des NOR-Gliedes
84 verbunden ist. Die Leitung 83 liefert auch das Aktivierungs
signal für den Transistor 86 und ein Eingangssignal für das
NOR-Glied 81. Wenn der Transistor 86 aktiviert wird, führt
er das Zeitsteuersignal BID 1 dem Inverter 82 zu. Der Inver
ter 82 liefert ein Eingangssignal für das NOR-Glied 81 und
das Ausgangssignals des NOR-Gliedes 81 dient als Eingangssi
gnal für das NOR-Glied 79. Dieses NOR-Glied 79 liefert ein
Synchronisiersignal für den Transistor 46, um den Datenaus
gang des RAM-Speichers zu aktivieren, damit
eine Verbindung zu dem Ausgabepuffer zustande kommt. Das
Zeitsteuersignal BID 1 wird den NOR-Gliedern 88 und 89 über
den Transistor 92 bzw. 93 zugeführt. Die Transistoren 92
und 93 werden durch ein Taktsignal oder einen Taktimpuls
Φ 2 aktiviert, welcher auch als ein Eingangssignal für die
NOR-Glieder 88 und 89 dient. Das Ausgangssignal des NOR-
Gliedes 89 geht zu dem NOR-Glied 106 und zu dem NOR-Glied
78. Das Ausgangssignal des NOR-Gliedes 88 geht zu dem
Transistor 61, welcher Eingangsdaten von dem Datenbus
53 dem internen Mikroprozessor-Datenbus 62 zuführt.
Das NOR-Glied 88 bekommt ein drittes Eingangssignal, wel
ches von dem NOR-Glied 87 kommt, und das NOR-Glied 89
hat ebenfalls ein drittes Eingangssignal, welches von dem
Inverter 77 kommt. Der Ausgang des Inverters 77 ist mit
den Eingängen der NOR-Glieder 87 und 89 über den Transistor
91 bzw. 94 verbunden. Die Transistoren 91 und 94 werden
durch das Taktsignal Φ 2 aktiviert.
Ein Aktivierungssignal für den RAM-Speicher,
welches mit RE bezeichnet ist, wird der Speichersteuer
einrichtung vom Inverter 64 zugeführt. Der Ausgang des In
verterpuffers 64 ist über den Transistor 66 mit einer Ver
riegelungseinrichtung verbunden, welche die Inverter 68 und
69 sowie den Transistor 71 aufweist. Der Transistor 71 lie
fert eine Rückführung von den in Reihe geschalteten Inver
tern 68 und 69, indem der Ausgang des Inverters 69 an den
Eingang des Inverters 68 zurückgeführt ist. Der Transistor
71 wird durch die Bereitschaftsspannung oder zweite Energiequelle V ST aktiviert. Ein
Ausgangssignal wird auch von einem Knoten 70 abgeführt, wel
cher durch die Inverter 68 und 69 gebildet ist, und dient
dazu, den Transistor 114 zu aktivieren und ein Eingangs
signal für den Inverter 72 zu bilden. Der Taktimpuls Φ 2
wird über den Inverter 67 dem Transistor 66 zugeführt, um
ein Aktivierungssignal für diesen Transistor 66 zu liefern.
Es ist zu bemerken, daß die Inverter 64, 67, 68, 69 und 72
alle von der Bereitschaftsspannung V ST mit Energie versorgt
werden. Das Ausgangssignal des Inverters 69 ist auch das
Ausgangssignal für die Verriegelung und wird den NOR-Glie
dern 73 und 74 zugeführt, um mit anderen Eingangssignalen
für diese NOR-Glieder die logische Funktion NOR zu bilden,
damit die Lese- und die Schreib-Signale für den RAM-Speicher
gebildet werden. Das Schreibsignal er
scheint am Ausgang des NOR-Gliedes 74 und wird durch den
Inverter 76 invertiert. Das Lesesignal vom NOR-Glied 73
geht zum Inverter 77, zum NOR-Glied 78 und zum Transistor
43. Das Ausgangssignal der Verriegelung geht auch zu einer
Steuerelektrode des Transistors 116 und zu einem Eingang
des NOR-Gliedes 117. Der Transistor 66 dient als synchrone
Kopplungseinrichtung, welche das Aktivierungssignal für
den Speicher vom Pufferinverter 64 der Verriegelung zu
führt, wenn der Transistor 66 durch das Taktsignal Φ 2
aktiviert ist. Das vom Knoten 70 abgeleitete Ausgangssi
gnal wird vom Inverter 72 dem NOR-Glied 87 zugeführt und
den Transistoren, welche mit den Zeilenauswahlleitungen
des Speichers verbunden sind, beispielsweise den Transisto
ren 122 und 123. Die Transistoren 122 und 123 dienen da
zu, die Zeilenauswahlleitungen zu entladen und diese Lei
tungen auf einem tiefen logischen Pegel oder auf dem Masse
pegel zu halten, wenn die Steuerelektroden der Transistoren
durch ein Ausgangssignal vom Inverter 72 aktiviert sind. Das
Signal vom Inverter 72 wird auch als 2 für den
Speicher bezeichnet.
In der Fig. 2 ist auch diejenige Schaltung veranschaulicht,
welche dazu dient, ein Adressenaktivierungssignal AE zu er
zeugen. Vier in Reihe geschaltete Inverter 110, 111, 112 und
113 liefern ein Eingangssignal zu dem NOR-Glied 117. Das
Taktsignal Φ 2 liefert ein Eingangssignal für die in Reihe
geschalteten Inverter, und zwar zusätzlich dazu, daß ein wei
teres Eingangssignal für das NOR-Glied 117 geliefert wird.
Der Taktimpuls Φ 2 wird auch einem Eingang des NOR-Gliedes
118 zugeführt. Das Ausgangssignal des NOR-Gliedes 117 lie
fert ein zweites Eingangssignal für das NOR-Glied 118. Die
Inverter 110, 111, 112 und 113 dienen als Verzögerungseinrich
tung für das Taktsignal Φ 2. Das Maß der Verzögerung, welche
durch die Inverter geliefert wird, kann bis zu einem gewissen
Ausmaß dadurch gesteuert werden, daß die physikalische Größe
der Inverter verändert wird. Es kann natürlich die Verzögerung
weiter dadurch vermindert werden, daß die Anzahl der Inver
ter vermindert oder erhöht wird, indem zusätzliche Inverter
hinzugefügt werden. Das Taktsignal Φ 2 wird als Eingangssi
gnal dem NOR-Glied 118 zugeführt, und zwar über einen Transistor
114. Der Transistor 114 hat eine Steuerelektrode, welche mit
der Verriegelung verbunden ist. Der Zweck des Transistors
114 besteht darin, diejenige Leitung zu öffnen, welche das
Taktsignal Φ 2 dem NOR-Glied 118 zuführt, wenn das Aktivierungs
signal für den Speicher nicht vorhanden ist. Der Transistor
116 dient dazu, einen Eingang des NOR-Gliedes 118, der norma
lerweiser den Taktimpuls Φ 2 führt, auf Masse zu legen. Der
Transistor 116 wird aktiviert, wenn das Speicheraktivierungs
signal in einem logischen Zustand "0" ist. Dadurch wird ein
logisches Eingangssignal "0" für das NOR-Glied 118 gewähr
leistet, wenn der Speicher nicht aktiviert ist. Das Ausgangs
signal des NOR-Gliedes 118 liefert ein Adressenaktivierungs
signal, welches einer Adressendekodiereinrichtung zugeführt
wird, die durch die NOR-Glieder 119 und 121 gebildet ist.
Es ist ersichtlich, daß die Adressendekodiereinrichtung, wel
che durch die NOR-Glieder 119 und 121 gebildet ist, auch
andere kodierte Adresseneingangssignale aufnimmt, außer dem
Adressenaktivierungs-Eingangssignal.
Wenn das Taktsignal Φ 2 eine logische "1" ist, liefern die
Inverter 110, 111, 112 und 113 ein Eingangssignal mit dem
logischen Pegel "1" an das NOR-Glied 117, da es eine gera
de Anzahl von Invertern gibt. Das Taktsignal Φ 2 ist be
reits direkt dem Eingang des NOR-Gliedes 117 zugeführt. Dies
bedeutet, daß das NOR-Glied 117 jetzt an seinem Eingang zwei
logische Pegel "1" aufweist. Das dritte Eingangssignal für
das NOR-Glied 117 hat keinen Einfluß auf das Ausgangssignal
des NOR-Gliedes 117, und deshalb ist sein Ausgangssignal eine
logische "0". Diese logische "0" erscheint auf einem der
Eingänge des NOR-Gliedes 118, und am anderen Eingang des
NOR-Gliedes 118 erscheint der Taktimpuls Φ 2, für den ange
nommen wurde, daß er auf einem logischen Pegel "1" ist. Der
Transistor 114 ist so lange durchlässig wie das Speicher
aktivierungssignal am Eingang des Inverters 64 auf einem
logischen Pegel "1" liegt. Die Eingangssignale für das lo
gische NOR-Glied 118 sind jeweils auf einem logischen Pegel
"1" und bewirken einen logischen Pegel "0" am Ausgang des
NOR-Gliedes 118 und sind daher nicht in der Lage, die Adres
sendekodiereinrichtung zu sperren.
An der rückwärtigen Flanke des Taktimpulses Φ 2 geht das
dem Eingang des NOR-Gliedes 117 direkt zugeführte Eingangs
signal auf einen logischen Pegel "0", während dasjenige
Eingangssignal, welches über die Verzögerungseinrichtung
zugeführt wird, auf einem logischen Pegel "1" bleibt, und
zwar während einer vorgegebenen Zeitperiode, die gleich
derjenigen Verzögerung ist, welche durch die sequentiellen
Inverter 110, 111, 112 und 113 hervorgerufen wird. Deshalb
bleibt das Ausgangssignal des NOR-Gliedes 117, welches mit
dem NOR-Glied 118 verbunden ist, auf einem logischen Pegel
"0", und zwar während der vorgegebenen Zeitperiode, und
das andere Eingangssignal des NOR-Gliedes 118, welches dem
Taktimpuls Φ 2 direkt zugeführt wird, wird zu einer logi
schen "0", so daß dadurch am Ausgang des NOR-Gliedes 118
ein Signal mit dem logischen Pegel "1" erzeugt wird. Dieses
positive Ausgangssignal, welches einem logischen Pegel "1"
entspricht, wird der Adressendekodiereinrichtung zugeführt
und dient dazu, die Adressendekodiereinrichtung für ein
Zeitintervall zu sperren, welches gleich der Verzögerung
der Inverter 110 bis 113 ist. Während des kurzen Zeitinter
valls, in welchem das Adressenaktivierungssignal die Adressen
dekodiereinrichtung sperrt, werden die Zeilenauswahllei
tungen auf einem tiefen logischen Zustand gehalten. Dies
trägt dazu bei, das Problem zu lösen, welches in der Ladungs
aufspaltung und -Kopplung besteht, wodurch manchmal eine
sogenannte Musterempfindlichkeit entsteht, welche dadurch
hervorgerufen wird, daß der Adressenkode sich am Eingang
der Adressendekodiereinrichtung ändert. Andernfalls könnte
das vorherige Signal auf der Abtastleitung die Tendenz ha
ben, den Status der nächsten Adressenspeicherzelle zu ver
ändern. Während derjenigen Zeit, in welcher die Adressen
dekodiereinrichtung gesperrt ist, werden die Abtastleitungen
auf einen logischen Pegel "1" gebracht, indem die Einrich
tung 126 hochgelegt wird. Ein Sperrung der Adressendekodier
einrichtung bei der rückwärtigen Flanke des Taktimpulses
Φ 2 löst auch das Problem einer Mehrfachauswahl, welches
dadurch hervorgerufen wird, daß Signale auf den Zeilen
auswahlleitungen einander überlappen. Eine solche Über
lappung könnte dazu führen, daß eine neue Zelle ausge
wählt wird, bevor eine zuvor adressierte Abtastleitung
wieder vollständig getrennt oder abgeschaltet ist. Dieses
Problem der Mehrfachauswahl könnte auch dann auftreten,
wenn eines der Dekodierelemente seine Ausgangssignale
rascher ändert als ein anderes Dekodierelement, so daß
auf diese Weise momentan eine falsche Adresse erzeugt
wird.
Da der Speicher sich auf demselben Chip
der integrierten Schaltung befindet, auf dem die Adresse
erzeugt wird, werden Unregelmäßigkeiten bei der Herstel
lung kompensiert. Wenn durch derartige Unregelmäßigkeiten
oder Toleranzen die Tendenz hervorgerufen werden sollte,
daß die Adressierung langsamer würde, dann würden natür
lich die sequentiellen Inverter 110, 111, 112 und 113
ein längere Verzögerungszeit erzeugen und umgekehrt.
Die Länge der Verzögerungszeit, welche durch die sequentiellen
Inverter gegliedert wird, sollte zumindest gleich derjenigen
Zeit sein, welche erforderlich ist, damit ein Adressen
signal von den Adressenregistern zu der Adressendekodier
einrichtung für den Speicher geleitet wird. Von Be
deutung ist vor allem, daß ein Impuls erzeugt wird, wel
cher eine ausreichende Länge aufweist, um unerwünschte
Adressierimpulse zu blockieren. Gemäß der obigen Beschrei
bung besteht eine Möglichkeit dazu darin, daß die ent
sprechende zweckmäßige Anzahl von logischen Verknüpfungs
gliedern oder Invertern ausgewählt wird.
Unmittelbar bevor die Energieversorgung abgeschaltet wird,
werden das Aktivierungssignal für den Speicher und der Takt
impuls Φ 2 auf einen logischen Pegel "0" gebracht. Dadurch
erscheint ein logischer Pegel "1" am Eingang des Inverters
68, weil die synchrone Kopplungseinrichtung 66 durch den
logischen Pegel "1" aktiviert wird, welcher vom Inverter
67 kommt. Das Ausgangssignal des Inverters 69 ist auch eine
logische "1" und wird an den Eingang des Inverters 68 über
die Rückführungseinrichtung 71 zurückgeführt. Der logische
Pegel "1" vom Inverter 69 wird an die Eingänge der Lese-
und der Schreib-Gatter zurückgeführt, so daß dadurch die
Lese- und die Schreiblogik gesperrt wird. Dadurch wird ver
hindert, daß dann Daten in den Speicher eingeschrieben oder
aus dem Speicher ausgelesen werden können, wenn die Energie
versorgung nicht vorhanden ist. Das Ausgangssignal des In
verters 68, welches einen logischen Pegel "0" aufweist,
sperrt den Transistor 114, während der Transistor 116 durch
das Ausgangssignal des Inverters 69 aktiviert wird, so daß
dadurch das Eingangssignal für das NOR-Glied 118 auf einen
logischen Pegel "0" gebracht wird. Der logische Pegel "1"
am Ausgang des Inverters 69 wird dann an einen Eingang des
NOR-Gliedes 117 zugeführt, so daß dadurch das NOR-Glied 117
dazu gebracht wird, ein Ausgangssignal vom logischen Pegel
"0" zu liefern. Die zwei logischen Pegel "0" am Eingang des
NOR-Gliedes 118 bewirken, daß sein Ausgangssignal auf einen
logischen Pegel "1" gelangt, so daß dadurch die Adressen
dekodiereinrichtung gesperrt wird. Das Ausgangssignal der
Adressendekodiereinrichtung bringt die Zeilenauswahlleitungen
auf einen logischen Pegel "0". Der Ausgang des Inverters 68
wird auch mit einem Eingang des Inverters 72 verbunden.
Der Ausgang des Inverters 72 erzeugtg ein Signal , welches
gemäß den obigen Erläuterungen die Transistoren 122 und 123
aktiviert, wodurch weiter gewährleistet wird, daß die
Zeilenauswahlleitungen auf einem logischen Pegel "0"
bleiben.
Die Fig. 3 veranschaulicht die Wirkungsweise des Si
gnals auf die Zeilenauswahlleitungen deutlicher. Ge
mäß der Darstellung in der Fig. 3 erfüllen die Transisto
ren 142 dieselbe Funktion wie die Transistoren 122 und 123
in der Anordnung gemäß Fig. 2. Die Transistoren 142 sind am
Ende jeder Bit-/Zeilenauswahlleitung angeordnet, so
daß dadurch die Zeilenauswahlleitungen auf einen logischen
Pegel "0" an jedem Ende dann gebracht werden, wenn der
Adressendekodierer 144, welcher mit dem Mittelpunkt
der Zeilenauswahlleitungen verbunden ist, den Mittelpunkt
auf einen logischen Pegel "0" bringt. Die Fig. 3 veranschau
licht acht verschiedene Gruppen von Speicherzellen in dem
Speicher mit Direktzugriff mit jeweils acht Bits. Diese
acht Gruppen sind 131, 132, 133, 134, 135, 136, 137 und 138.
Die Gruppe 131 ist in größeren Einzelheiten als die übrigen
Gruppen dargestellt. Eine Anzahl von Speicherzellen 130 bil
den die Gruppe 131. Jede Speicherzelle 130 ist mit dem Adres
sendekodierer 144 über Zeilenauswahlleitungen 141
verbunden. Die Zeilenauswahlleitungen 141 sind mit einer
Bezugsspannung von 0 Volt oder mit einer Masseleitung 143
über die Transistoren 142 verbunden. Die Steuerelektroden
der Transistoren 142 sind mit den Leitungen 147 und 148
verbunden, welche das Signal führen. Der Abtastverstär
ker 146 der Gruppe 131 ist mir zur Verfügung stehenden Aus
wahlleitungen unter der Steuerung der Signale Y 0 bis Y 7
verbunden.
Die Fig. 4A veranschaulicht die zeitliche Beziehung einiger
Eingangssignale der Kombination aus dem Speicher und dem
Mikroprozessor während eines Einschaltvorganges. Die obere
Kurve stellt die Einschaltspannung V CC für das Chip dar.
Natürlich ist die Bereitschaftsspannung V ST , die nicht in
der Zeichnung dargestellt ist, ständig eingeschaltet. Die
zweite Kurve veranschaulicht das Aktivierungssignal E.
Es sei bemerkt, daß dieses Signal nicht auftritt, bevor
die Versorgungsspannung über eine kurze Zeitperiode einge
schaltet war. Das Spannungssignal "Rückstellen" erreicht seinen
vollen Pegel, nachdem das Aktivierungssignal vorhanden ist.
Das Speicheraktivierungssignal RE ändert sich nicht von einem
tiefgelegten logischen Pegel, bis die Versorgungsspannung V CC
eingeschaltet ist und das Aktivierungssignal E bereits seit
einer kurzen Zeit abgeschaltet ist. Die untere Kurve ent
spricht der gültigen Speicheradresse. Das entsprechende
Signal tritt mit dem Speicheraktivierungssignal auf und bleibt
noch eine kurze Zeit eingeschaltet, nachdem das Speicherakti
vierungssignal abgeschaltet wurde. Die Fig. 4B veranschaulicht
die Abschaltfolge. Zunächst wird das Speicheraktivierungssignal
RE, welches der unteren Kurve entspricht, auf einen logischen
Pegel "0" gelegt, und zwar so rechtzeitig, daß der tiefe logi
sche Pegel erreicht ist, bevor das Aktivierungssignal E auf
den logischen Pegel "1" gebracht wird, um sämtliche Vorgänge
wie Lesen, Schreiben oder Adressieren in bezug auf den Spei
cher während der nächsten Zeit zu sperren, wenn sich das
Aktivierungssignal auf dem logischen Pegel "1" befindet.
Claims (3)
1. Integrierte Schaltungsanordnung,
welche einen Mikroprozessor (10), einen RAM-Speicher (11),
eine Steuereinrichtung (12) für den RAM-Speicher sowie
eine dafür gemeinsame erste Energiequelle (V DD ) und eine
zweite zusätzliche Energiequelle (V ST ) enthält und welche
den Zugriff zum RAM-Speicher bei einer Änderung der er
sten Energiequelle sperrt,
dadurch gekennzeichnet,
daß der Mikroprozessor (10) vor einer Änderung in der
ersten Energiequelle (V DD ) ein logisches Signal (RE) der
Steuereinrichtung (12) für den RAM-Speicher (11) zuführt,
welches dort in einer ersten Einrichtung (64-72) gespei
chert wird, die von der zweiten Energiequelle (V ST ) ver
sorgt wird und die eine zweite Einrichtung (72) enthält,
die abhängig vom logischen Signal (RE) die Zeilenauswahl
leitungen (z. B. 124, 125) des RAM-Speichers entlädt.
2. Integrierte Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Steuereinrichtung (12) des RAM-Speichers (11)
eine dritte Einrichtung (69, 73, 74) aufweist, die in Ab
hängigkeit vom logischen Signal (RE) die Lese- und
Schreibsignale (R, W), die auf den RAM-Speicher (11) ge
geben werden sollen, blockiert.
3. Integrierte Schaltungsanordnung nach einem der An
sprüche 1 oder 2,
dadurch gekennzeichnet,
daß die Steuereinrichtung (12) für den RAM-Speicher (11)
eine vierte Einrichtung (110 bis 114; 116, 117, 118) auf
weist, die in Abhängigkeit von dem logischen Signal (RE)
einen Adressierungs-Dekoder (119, 121) des RAM-Speichers
(11) sperrt.
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FR (1) | FR2419545A1 (de) |
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