DE2905676A1

DE2905676A1 - Integrierte schaltung mit einem einzigen chip

Info

Publication number: DE2905676A1
Application number: DE19792905676
Authority: DE
Inventors: Thomas Glen Gunter; Faud Musa; Jun Wm Bryant Wilder; Michael Frederick Wiles
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-03-09
Filing date: 1979-02-14
Publication date: 1979-09-20
Also published as: GB2016754B; GB2016754A; JPS6217783B2; US4314353A; FR2419544B1; FR2419544A1; JPS54122058A

Description

2905676 Dipl.-Phys. O.E. Weber · 5* ob München 71

Patentanwalt Hofbrunnstraße 47

Telefon: (089)7 9150 50 Telegramm: monopolweber münchen

Telex: 05-2128 77

1050

Motorola Inc.
Patent Department

East Algonquin Road
Schauraburg, 111. 60196
USA

Integrierte Schaltung mit einem einzigen Chip

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Die Erfindung betrifft allgemein eine integrierte Schaltung, die aus einem einzigen Chip gebildet ist, auf dem gemäß der Erfindung ein Mikroprozessor und ein Speicher, vorzugsweise ein Speicher mit statistischem Zugriff oder Direkt zugriff angeordnet sind.

Es haben Mikroprozessor zwar in verschiedenste Gebiete der Technik Eingang gefunden und sich in vielen Anwendungsfällen als sehr nützlich erwiesen. In den meisten Fällen wird ein Mikroprozessor in Verbindung mit externen Speichern verwendet, welche die Befehle und die Operationskodes enthalten. Fortschritte bei der Herstellung von großen integrierten Schaltungen haben es ermöglicht, grundsätzlich auch Speicher auf einem Chip oder einem Plättchen einer integrierten Schaltung anzuordnen. Derartige Speicher haben bisher jedoch praktisch ausschließlich dazu gedient, Daten vorübergehend zu speichern.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs erläuterten Art zu schaffen, bei welcher Daten zwischen einem Mikroprozessor und einem zugehörigen Speicher mit Direkt zugriff mit außerordentlich hoher Geschwindigkeit und Zuverlässigtet ausgetauscht werden können.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Gemäß einer besonders bevorzugten Ausführungsform des Erfindungsgegenstandes ist vorgesehen, daß auf demselben Chip (Plättchen), auf welchem der Mikroprozessor angeordnet ist, auch ein Speicher mit Direktzugriff vorgesehen ist, daß auf demselben Chip weiterhin eine Schaltung vorhanden

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ist, welche dazu dient, den Speicher mit einer internen Datenschiene des Mikroprozessors sowie mit einer externen Datenschiene zu verbinden, daß weiterhin ein Abtastverstärker vorgesehen ist, daß weiterhin wenigstens ein Inverter vorhanden ist, welcher mit dem Ausgang des Abtastverstärkers verbunden ist, daß weiterhin ein bilateraler Schalter zwischen dem wenigstens vorhandenen einen Inverter und der Mikroprozessor-Datenschiene angeordnet ist und daß der bilaterale Schalter eine Verbindung zwischen dem Speicher und der Mikroprozessor-Datenschiene sowie der externen Datenschiene bilfet.

Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß Daten von dem Speicher in eine interne Datenschiene des Mikroprozessors direkt eingegeben werden können.

Weiterhin kann gemäß der Erfindung in vorteilhafter Weise der Inhalt eines Speichers nicht nur in eine interne Mikroprozessor-Datenschiene eingelesen werden, sondern auch auf eine externe Datenschiene gebracht werden, welche außerhalb des Mikroprozessors angeordnet ist.

Es ist auch von großem Vorteil, daß gemäß der Erfindung die Befehle für einen Mikroprozessor in einem Speicher abgespeichert werden können, der auf demselben Chip oder Plättchen angeordnet ist wie der Mikroprozessor.

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Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein Blockschaltbild eines Mikroprozessors, welcher gemäß der Erfindung auf demselben Chip einen Speicher mit Direktzugriff aufweist,

Fig. 2 ein Logikdiagramm eines Teils des in der Figur 1 dargestellten Systems,

Fig. 3 ein Blockschaltbild des in der Figur 1 dargestellten Speichers mit Direktzugriff und

Fig. 4A

und 4-B jeweils einen Teil der Schaltung, die in der Figur 2 in Form eines Blockschaltbildes veranschaulicht ist.

Die Unterbringung eines Speichers mit Direktzugriff oder mit statistischem Zugriff auf das selbe Chip einer integrierten Schaltung, auf dem auch ein Mikroprozessor angeordnet ist, nutzt die Fläche auf dem Chip einer integrierten Schaltung wesentlich besser aus und bedeutet in der MOS-Technik bei großen integrierten Schaltungen einen erheblichen Fortschritt. Außerdem wird durch die Möglichkeit, daß aus dem Speicher in den Mikroprozessor direkt über eine interne Verbindung Daten eingegeben werden können, die Nützlichkeit und auch die Anwendungsmöglichkeit einer derartigen Anordnung wesentlich verbessert. Ein Verfahren zur Eingabe von Daten von einem Speicher in einen Mikroprozessor, wenn der Speicher und der Mikroprozessor auf demselben Chip der integrierten Schaltung angeordnet sind, umfaßt die Auswahl der Daten aus einem bestimmten Speicherplatz, die Übergabe der Daten von einem

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Abtastverstärker zu einem bilateralen Schalter. Der bilaterale Schalter wird dann unter entsprechender Steuerung derart umgeschaltet, daß die Daten von dem Speicher auf eine zum Mikroprozessor führende Leitung gegeben werden können. Die Daten sind dann für das Befehlsregister des Mikroprozessors zugänglich, so daß der Speicher mit Direktzugriff Befehlskodes und Operationskodes enthalten kann. Ein Teil des Speichers wird über eine Reserve- Energieversorgung mit Energie versorgt, welche eingeschaltet bleibt, wenn der Mikroprozessor abgeschaltet ist. Dadurch wird die Möglichkeit geschaffen, daß die in dem Speicher abgespeicherten Daten erhalten bleiben. Ein Zugriff zu dem Speicher während des Umschaltens der Energieversorgung oder auch während des Einschaltens und Ausschaltens der Energieversorgung wird gesperrt, um zu gewährleisten, daß die in dem Speicher enthaltenen Daten nicht zerstört oder verändert werden.

Die Figur 1 veranschaulicht einen Mikroprozessor 10 zusammen mit einem Direktspeicher (Speicher mit Direkt zugriff oder mit statistischem Zugriff), die beide gemeinsam auf demselben Chip oder Plättchen der integrierten Schaltung angeordnet sind. Dem Speicher 11 ist eine Speichersteuereinrichtung 12 zugeordnet. Ein Teil des Speichers oder gegebenenfalls der gesamte Speicher kann durch eine zusätzliche Energieversorgung mit der Spannung Vg_T versorgt werden. Der Zugriff zu dem Speicher wird durch ein Speicheraktivierungs-Signal gesteuert, welches von der Speichersteuereinrichtung 12 geliefert wird. Der Mikroprozessor enthält einen Taktgeber, eine Befehlsdekodierung und eine Steuerschaltung 13, welche mit einer internen Mikroprozessor-Datenschiene 16 über ein Befehlsregister 1A- verbunden ist. Die Befehlsdekodierschaltung 13 empfängt verschiedene externe Signale, welche unten im einzelnen näher diskutiert werden. Daten werden in den Mikro-

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prozessor eingegeben und aus dem Mikroprozessor ausgegeben, indem diese Daten über Datenpuffer 17 geführt werden.

Ein Konditionskoderegister 19 ist mit einer arithmetischen Logikeinrichtung 18 verbunden und zeigt die Ergebnisse der arithmetischen Logikeinrichtung 18 an. Die Signale, welche durch das Konditionskoderegister 19 erzeugt werden, liegen in Form von Bits vor und können als Prüfsignale verwendet werden, um beispielsweise bedingte Zweigbefehle zu überprüfen. Der Programmzähler 26 ist ein Zwei-Byte-Register (z.B.: 16 Bits), welches eine laufende Programmadresse angibt. Die Stapelanzeige 24 ist ein Zwei-Byte-Register, welche die Adresse des nächsten verfügbaren Platzes in einem externen Durchlaufstapel angibt. Der externe Stapel entspricht normalerweise einem Speicher mit statistischem Zugriff, in welchen eingeschrieben und aus welchem ausgelesen werden kann. Der Mikroprozessor weist auch ein Indexregister 23 auf, welches als Zwei-Byte-Register ausgebildet ist und dazu dient, Daten oder eine 16-Bit-Speicheradresse für den Indexmodus der Speicheradressxerung aufzunehmen. Der Mikroprozessor 10 enthält 28-Bit-Akkumulatoren 21 und 22, welche dazu dienen, Operanden und Ergebnisse aus der Arithmetik-Logikeinrichtung aufzunehmen. Der Programmaähler 26, die Stapelanzeige 24, das Indexregister 23, die Akkumulatoren 21 und 22 sowie die Arithmetik-Logikeinrichtung 18 sind alle an die interne Mikroprosssor-Datenschiene 16 angeschlossen. Die interne Mikroprozessor-Datenschiene 16 ist auch mit Adressen-oder Ausgangspuffern 27 verbunden. Es werden sechzehn Ausgangsanschlüsse für die Adressenschiene verwendet. Der Ausgangs- oder externe Datenpuffer 17 verwendet acht Anschlüsse und dient als Puffer für externe Daten, die entweder von der Datenschiene 16 abgeführt oder die der Datenschiene zugeführt werden sollen.

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Der Datenpuffer 17 arbeitet in zwei Richtungen, d. h. es werden Daten von peripheren Einheiten und externen Speichern, wenn solche vorhanden sind, aufgenommen und es werden Daten an derartige Einrichtungen übertragen. Wie unten noch deutlicher hervorgehoben wird, weist der Datenpuffer I7 acht individuelle Puffer auf und enthält die entsprechenden Anpaßanschlüsse von einer externen Datenschiene für eine externe Anpaßeinrichtung.

Ein vollständiges Schaltschema des Mikroprozessors 10 ohne den Speicher 11 und die Steuereinrichtung 12 ist in der US-PS 3 962 682 enthalten. Der Inhalt dieser Patentschrift wird hiermit zum Bestandteil der vorliegenden Anmeldung erklärt.

Der Mikroprozessor 10 ist ein kleiner Komputer mit einem 8-Bit-Datenwort und einer 16-Bit-Speicheradressierung. Halt ist ein Eingang zur Befehlsdekodierung und zur Steuereinrichtung 13. Wenn Halt in einem tiefgelegten logischen Zustand ist oder den logischen Zustand "O" aufweist, wird die gesamte Aktivität des Mikroprozessors angehalten. Halt ist pegelabhängig. Im Halt-Modus hält der Mikroprozessor am Ende eines Befehls an. Die Schiene "verfügbar"ist dann in einem hochgelegten logischen Zustand und die gültige Speicheradresse ist in einem tiefgelegten logischen Zustand. Die Adressenschiene, welche mit den Ausgabepuffern 27 verbunden ist, zeigt die Adresse des nächsten Befehls an. Lesen/Schreiben ist ein Ausgangssignal von der Steuereinrichtung 13 und signalisiert einer peripheren Einrichtung und externen Speichern, daß der Mikroprozessor sich in einem Lese- oder in einem Schreib-Modus befindet. Lesen entspricht einem hohen logischen Pegel, während Schreiben einem tiefen logischen Pegel entspricht. Der normale Bereitschaftszustand von Lesen/Schreiben entspricht einer logischen "1". Ein weiterer Ausgang der Steuereinrichtung I3 entspricht einer gültigen Speicheradresse, welche einer belie-

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bigen peripheren Einrichtung anzeigt, daß eine gültige Adresse auf der Adressenschiene ist. Im normalen Betrieb sollte dieses Signal dafür verwendet werden, periphere Anpaßeinrichtungen wie einen peripheren Anpaßadapter oder einen asynchronen Verbindungs-Anpaßadapter zu aktivieren. Ein weiterer Ausgang der Steuereinrichtung 13 ist ein Signal dafür, daß eine Schiene zur Verfugung steht, und dieser Zustand entspricht normalerweise einem tiefen logischen Zustand. Wenn das Signal, welches die Verfügbarkeit einer Schiene anzeigt, aktiviert wird, geht es in einen hohen logischen Zustand über, wodurch angezeigt wird, daß der Mikroprozessor angehalten hat und daß die Adressenschiene zur Verfügung steht. Dies tritt dann ein, wenn die Halt-Leitung sich in einem tiefen logischen Zustand befindet oder der Mikroprozessor in einem Waite-Status ist, und zwar infolge der Ausführung eines Warte-Befehls. Unterbrechungs"-Anforderung ist ein pegelabhängiges Eingangssignal für die Steuereinrichtung 13, welches anfordert, daß in dem Mikroprozessor eine Unterbrechung herbeigeführt wird. Der Mikroprozessor wartet dann, bis der laufende Befehl ausgeführt ist, bevor diese Anforderung zur Kenntnis genommen wird. Sobald die Unterbrechungs-Anforderung vom Mikroprozessor zur Kenntnis genommen wurde, beginnt eine Unterbrechungsfolge, vorausgesetzt, daß ein Unterbrechungsmaskenbit im Konditionskoderegister 19 nicht gesetzt ist. Die Daten im Indexregister 23, im Programmzähler 26, in den Akkumulatoren 21 und 22 sowie im Konditionskoderegister 19 werden in einen Speicher abgespeichert. Der Mikroprozessor antwortet dann auf die Unterbrechungs-Anforderung, indem das Unterbrechungsmaskenbit hochgelegt wird, so daß keine weiteren Unterbrechungen auftreten können. Am Ende des Zyklus wird eine 16-Bit-Adresse geladen, welche eine Sektoradresse ansteuert, die an bestimmten Speicherplätzen abgespeichert ist. Eine Adresse, welche an diesen vorgegebenen Speicherplätzen abgespeichert ist, bringt den Mikroprozessor dazu, daß er eine Verzweigung zu einer

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Unterbrechungs-Routine im Speicher ausführt. Die HÜTE-Leitung muß in einem hohen logischen Zustand sein, damit Unterbrechungen erkannt werden.

Die Figur 2 veranschaulicht in größeren Einzelheiten Teile der in der Figur 1 dargestellten Schaltung. Ein Teil eines Speichers 11 gemäß Figur 1 ist als Speicher 30 dargestellt. In einem 8-Bit-Wortsystem würde der Speicher 30 acht Spalten von Speicherzellen 31 enthalten. Die acht Spalten würden einen Abtastverstärker 41 haben. Jede Speicherzelle 31 enthält zwei Inverter 32 und 33, die gegeneinander geschaltet sind. Die in den Speicherzellen 31 gespeicherten Daten werden auf Spaltenabtastleitungen übertragen, beispielsweise auf die Leitungen 36 und 37, und zwar durch Feldeffekt-Transistor-Kopplungseinrichtungen 34-· Die Kopplungseinrichtungen 34- werden durch Signale aktiviert, welche auf Zeilenauswahlleitungen 124 und 125 erscheinen. Ein Speicherbereich für ein 8-Bit-Wortsystem würde nicht nur acht Spalten aus Speicherzellen 31 haben, sondern hätte auch eine Anzahl von Zeilen aus Speicherzellen, beispielsweise die mit 16 bezeichneten Zeilen, und jede Zeile hätte eine Zeilenauswahlleitung 124 und 125·

Die Abtasüßitungen 36 und 37 sind mit dem Abtastverstärker 41 jeweils über einen Feldeffekt-Transistor 38 bzw. 39 verbunden. Die Feldeffekt-Transistoren 38 und 39 werden über ein Spaltenauswahlsignal mit Energie versorgt, welches auf der Leitung 40 auftritt. Jede Spalte hat ihre eigenen Spaltenauswahl-Signalleitungen wie 40 und 45. Der Ausgang des kreuzgekoppelten Abtastverstärkers 41 ist durch einen Inverter 42 gepuffert. Ein Lesesignal von dem logischen NOR-Glied 43 aktiviert den Feldeffekt-Transistor 43, welcher den Ausgang des Puffers 42 and den Inverter 44 anschließt. Der Ausgang des Puffers oder Inverters 44 ist über einen Transistor 46 mit der Leitung 47 verbunden. Der Transistor 46 wird durch

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ein synchrones Zeitsteuersignal von dem logischen NOR-Glied 79 aktiviert. Die Leitung 47 ist mit einem Eingang des NOR -Gliedes 48 verbunden, während der andere Eingang des NOR-Gliedes 48 mit einem Zeit steuersignal beaufschlagt wird. Der Ausgang des NOR-Gliedes 48 ist mit einer Steuerelektrode des Transistors 51 und mit einem Eingang eines NOR-Gliedes 49 verbunden. Das NOR-Glied 49 empfängt auch dasselbe ZeitSteuer-Eingangssignal wie das NOR-Glied 48. Der Ausgang des NOR-Gliedes 49 ist mit einer Steuerelektrode des Transistors 52 verbunden. Die Transistoren 51 und 52 sind in Reihe zwischen der Spannungsquelle V Jy₀ und dem Massepotential angeordnet. Ein gepuffertes Ausgangssignal für die externe Datenschiene 53 wird von einem Knoten abgeleitet, welcher durch die in Reihe geschalteten Transistoren 51 und 52 gebildet wird. Somit ist ersichtlich, daß Ausgangssignale von dem Speicher mit Direktzugriff auf der externen Datenschiene 53 auftreten können. Jeder 8-Bit-Abschnitt des Speichers mit Direktzugriff hat seinen eigenen Datenpuffer und seine externe Datenschienenklemme. Diejenigen Daten, welche aus dem Speicher mit Direkt zugriff ausgegeben werden, werden auf der Leitung 47 abgeführt und können auch der internen Mikroprozessor -Datenschiene 62 dadurch zugeführt werden, daß der Transistor 63 in einen durchlässigen Zustand versetzt wird. Der Transistor 63 wird durch ein Ausgangssignal vom NOR-Glied 84 gesteuert. Die Datenschienenklemme 53 kann ebenfalls Eingangsdaten für den Mikroprozessor aufnehmen. Die Eingangsdaten werden über einen Isolationswiderstand 54, einen Inverterpuffer 57> einen durch ein Taktsignal gesteuerten Transistor 58 und einen Puffer/Inverter 59 weitergeführt. Die Eingangsdaten werden dann unter entsprechender Steuerung durch den Transistor 61 geschaltet, welcher durch ein Ausgangssignal vom NOR-Glied 88 gesteuert wird. Daten von der internen Mikroprozessor-Datenschiene 62 können auch in den Speicher mit Direktzugriff eingespeichert werden, wenn der Transistor 63 aktiviert ist. Wenn Daten in den Speicher eingeschrieben werden

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sollen, werden natürlich die Transistoren 43 und 46 nicht aktiviert. Daten, welche auf der Leitung 47 auftreten, werden durch einen Inverter einem NOR-Glied zugeführt. Die NOR-Glieder werden durch ein Schreibsignal aktiviert und dann mit den entsprechenden Spaltenabtastleitungen verbunden. Die gewünschten Spaltenabtastleitungen können durch Signale auf den Leitungen wie 40 oder 45 aktiviert werden. Die Spaltenabtastleitungen werden durch Transistoren 126 auf eine Spannungsleitung V_DD gebracht, so daß die Abtastleitungen vorab auf ein entsprechendes Potential gebracht werden können.

Die Logik, welche dazu verwendet wird, einige der Lese/Schreibbefehle und der Datenpuffer-Aktivierungssignale zu erzeugen, wird nachfolgend erläutert. Ein Zeitsteuersignal 02' ist mit den Steuerelektroden der Transistoren 971 98 und 99 verbunden. Ein Inverter 96 invertiert das Signal für den Transistor 98. Die Transistoren 97 und 98 sind in Reihe zwischen Masse und Vjjjj angeordnet. Der Transistor 97 ist parallel zu dem Transistor 99 angeordnet. Das Ausgangssignal vom Transistor 97 und vom Transisotr 98 wird durch den Inverter 101 invertiert und an den Eingang eines NOR-Gliedes 102 geführt. Der Ausgang geht auch an einen Eingang eines UND-Gliedes 104. Das NOR-Glied 102 empfängt auch ein Eingangssignal R vom NOR-Glied 73 und ein Eingangssignal vom UND-Glied 103· Das Taktsignal 02 und ein Lese/Schreib-Signal werden den Eingängen des UND-Gliedes 103 zugeführt. Das Lese/Schreib-Signal wird auch einem Eingang des UND-Gliedes 104 zugeführt. Das Ausgangssignal des UND-Gliedes 104 geht zum NOR-Glied 106. Der Ausgang das NOR-Gliedes 106 ist mit einem Eingang des NOR-Gliedes 84 verbunden. Das NOR-Glied 84 führt das Aktivierungssignal an den Schalttransistor 63. Das Taktsignal 02 erscheint

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auf der Leitung 83, welche mit einem Eingang dss NOR-Gliedes 84 verbunden ist. Die Leitung 83 liefert auch das Aktivierungssignal für den Transistor 86 und ein Eingangssignal für das NOR-Glied 81. Wenn der Transistor 86 aktiviert wird, führt er das Zeitsteuersignal BID 1 dem Inverter 82 zu. Der Inverter 82 liefert ein Eingangssignal für das NOR-Glied 81 und das Ausgangssignal des NOR-Gliedes 81 dient als Eingangssignal für das NOR-Glied 79. Dieses NOR-Glied 79 liefert ein Synchronisiersignal für den Transistor 46, um den Datenausgang des Speichers mit Direktzugriff zu aktivieren, damit eine Verbindung zu dem Ausgabepuffer zustande kommt. Das Zeitsteuersignal BID 1 wird den NOR-Gliedern 88 und 89 über den Transistor 92 bzw. 93 zugeführt. Die Transistoren 92 und 93 werden durch ein Taktsignal oder einen Taktimpuls 02 aktiviert, welcher auch als ein Eingangssignal für die NOR-Glieder 88 und 89 dient. Das Ausgangssignal des NOR-Gliedes 89 geht zu dem NOR-Glied 106 und zu dem NOR-Glied 78. Das Ausgangssignal des NOR-Gliedes 88 geht zu dem Transistor 61, welcher Eingangsdaten von der Datenschiene 53 der internen Mikroprozessor-Datenschiene 62 zuführt. Das NOR-Glied 88 bekommt ein drittes Eingangssignal, welches von dem NOR-Glied 87 kommt, und das NOR-Glied 89 hat ebenfalls ein drittes Eingangssignal, welches von dem Inverter 77 kommt. Der Ausgang des Inverters 77 ist mit den Eingängen der NOR-Glieder 87 und 89 über den Transistor 91 bzw. 94 verbunden. Die Transistoren 91 und 94 werden durch das Taktsignal 02 aktiviert.

Ein Aktivierungssignal für den Speicher mit Direktzugriff, welches mit RE bezeichnet ist, wird der Speichersteuereinrüitung vom Inverter 64 zugeführt. Der Ausgang des Inverterpuffers 64 ist über den Transistor 66 mit einer Verriegelungseinrichtung verbunden, welche die Inverter 68 und 69 sowie den Transistor 71 aufweist. Der Transistor 71 lie-

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■ Al-

fert eine Rückführung von den in Reihe geschalteten Invertern 68 und 69, indem der Ausgang des Inverters 69 an den Eingang des Inverters 68 zurückgeführt ist. Der Transistor 71 wird durch die Bereitschaftsspannung Vg_T aktiviert. Ein Ausgangssignal wird auch von einem Knoten 70 abgeführt, welcher durch die Inverter 68 und 69 gebildet ist, und dient dazu, den Transistor 114 zu aktivieren und ein Eingangssignal für den Inverter "]2 zu bilden. Der Taktimpuls 02 wird über den Inverter 67 dem Transistor 66 zugeführt, um ein Aktivierungssignal für diesen Transistor 66 zu liefern. Es ist zu bemerken, daß die Inverter 64, 67, 68, 69 und 72 alle von der Bereitschaftsspannung Vg_T mit Energie versorgt werden. Das Ausgangssignal des Inverters 69 ist auch das Ausgangssignal für die Verriegelung und wird den NOR-Gliedern 73 und 74 zugeführt, um mit anderen Eingangssignalen für diese NOR-Glieder die logische Funktion NOR zu bilden, damit die Lese- und die Schreib-Signale für den Speicher mit Direktzugriff gebildet werden. Das Schreibsignal erscheint am Ausgang des NOR-Gliedes 7^ und wird durch den Inverter 76 invertiert. Das Lesesignal vom NOR-Glied 73 geht zum Inverter 77, zum NOR-Glied 78 und zum Transistor 43. Das Ausgangssignal der Verriegelung geht auch zu einer Steuerelektrode des Transietors 116 und zu einem Eingang des NOR-Gliedes 117· Der Transistor 66 dient als synchrone Kopplungseinrichtung, welche das Aktivierusngssignal für den Speicher vom Pufferinverter 64 der Verriegelung zuführt, wenn der Transistor 66 durch das Taktsignal 02 aktiviert ist. Das vom Knoten 70 abgeleitete Ausgangssignal wird vom Inverter 72 dem NOR-Glied 87 zugeführt und den Transistoren, welche mit den Zeilenauswahlleitungen des Speichers verbunden sind, beispielsweise den Transistoren 122 und 123. Die Transistoren 122 und 123 dienen dazu, die Zeilenauswahlleitungen zu entladen und diese Lei-

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tungen auf einem tiefen logischen Pegel oder auf dem Massepegel zu halten, wenn die Steuerelektroden der Transistoren durch ein Ausgangssignal vom Inverter 72 aktiviert sind. Das Signal vom Inverter 72 wird auch als Aktivierung 2 für den Speicher bezeichnet.

In der Figur 2 ist auch diejenige Schaltung veranschaulicht, welche dazu dient, ein Adressenakti^ierungssignal AE zu erzeugen. Vier in Reihe geschaltete Inverter 110, 111, 112 und

113 liefern ein Eingangssignal zu dem. NOR-Glied II7. Das Taktsignal 02 liefert ein Eingangssignal für die in Reihe geschalteten Inverter, und zwar zusätzlich dazu, daß ein wei-r teres Eingangssignal für da3 NOR-Glied 11? geliefert wird. Der Taktimpuls 02 wird auch einem Eingang des NOR-Gliedes 118 zugeführt. Das Ausgangssignal des NOR-Gliedes II7 liefert ein zweites Eingangssignal für das NOR-Glied 118. Die Inverter 110, 11, 112 und II3 dienen als Verzögerungseinrichtung für das Taktsignal 02. Das Maß der Verzögerung, welche durch die Inverter geliefert wird, kann bis zu einem gewissen Ausmaß dadurch gesteuert werden, daß die physikalische Größe der Inverter verändert wird. Es kann natürlich die Verzögerung weiter dadurch vermindert werden, daß die Anzahl der Inverter vermindert oder erhöht wird, indem zusäteliche Inverter hinzugefügt werden. Das Taktsignal 02 wird als Eingangssignal dem NOR-Glied 118 zugeführt, und zwar über einen Transistor 114. Der Transistor 114 hat eine Steuerelektrode, welche mit der Verriegelung verbunden ist. Der Zweck des Transistors

114 besteht darin, diejenige Leitung zu öffnen, welche das Taktsignal 02 dem NOR-Glied 118 zuführt, wenn das Aktivierungssignal für den Speicher nicht vorhanden ist. Der Transistor 116 dient dazu, einen Eingang des NOR-Gliedes 118, der normalerweise den Taktimpuls 02 führt, auf Masse zu legen. Der Transistor 116 wird aktiviert, wenn das Speicheraktivierungs-

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signal in einem logischen Zustand "O" ist. Dadurch wird ein logisches Eingangssignal "0" für das NOR-Glied 118 gewährleistet, wenn der Speicher nicht aktiviert ist. Das Ausgangssignal des NOR-Gliedes 118 liefert ein Adressenaktivierungssignal, welches einer Adressendekodiereinrichtung zugeführt wird, die durch die NOR-Glieder 119 und 121 gebildet ist. Es ist ersichtlich, daß die Adressendekodiereinrichtung, welche durch die NOR-Glieder 119 und 121 gebildet ist, auch andere kodierte Adresseneingangssignale aufnimmt, außer dem Adreseenaktivierungs-Eingangssignal.

Wenn das Taktsignal 02 eine logische "1" ist, liefern die Inverter 110, 111, 112 und 113 ein Eingangssignal mit dem logischen Pegel "1" an das NOR-Glied 11?, da es eine gerade Anzahl von Invertera gibt. Das Taktsignal 02 ist bereits direkt dem Eingang des NOR-Gliedes 117 zugeführt. Dies bedeutet, daß das NOR-Glied 117 jetzt an seinem Eingang zwei logische Pegel "1" aufweist. Das dritte Eingangssignal für das NOR-Glied 117 hat keinen Einfluß auf das Ausgangssignal des NOR-Gliedes 117, und deshalb ist sein Ausgangssignal eine logische "0". Diese logische "0" erscheint auf einem der Eingänge des NOR-Gliedes 118, und am anderen Eingang des NOR-Gliedes 118 erscheint der Taktimpuls 02, für den angenommen wurde, daß er auf einem logischen Pegel "1" ist. Der Transistor 114- ist so lange durchlässig wie das Speicheraktivierungssignal am Eingang des Inverters 64 auf einem logischen Pegel "1" liegt. Die Eingangssignale für das logische NOR-Glied 118 sind jeweils auf einem logischen Pegel "1" und bewirken einen logischen Pegel "0" am Ausgang des NOR-Gliedes 118 und sind daher nicht in der .Lage, die Adressendekodiereinrichtung zu sperren.

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An der rückwärtigen Flanke des Taktimpulses 02 geht das dem Eingang des NOR-Gliedes 117 direkt zugeführte Eingangssignal auf einen logischen Pegel "0", während dasjenige Eingangssignal, welches über die Verzögerungseinrichtung zugeführt wird, auf einem logischen Pegel "1" bleibt, und zwar während einer vorgegebenen Zeitperiode, die gleich derjenigen Verzögerung ist, welche durch die sequentiellen Inverter 110,111, 112 und 113 hervorgerufen wird. Deshalb bleibt das Ausgangssignal des NOR-Gliedes 117i welches mit dem NOR-Glied 118 verbunden ist, auf einem logischen Pegel "0", und zwar während der vorgegebenen Zeitperiode, und das andere Eingangssignal des NOR-Gliedes 118, welches dem Taktimpuls 02 direkt zugeführt wird, wird zu einer logischen "0", so daß dadurch am Ausgang des NOR-Gliedes 118 ein Signal mit dem logischen Pegel "1" erzeugt wird. Dieses positive Ausgangssignal, welches einem logischen Pegel "1" entspricht, wird der Adressendekodiereinrichtung zugeführt und dient dazu, die Adressendekodiereinrichtung für ein Zeitintervall zu sperren, welches gleich der Verzögerung der Inverter 110 bis 113 ist. Während des kurzen Zeitintervalls, in welchem das Adressenaktivierungssignal die Adressendekodiereinrichtung sperrt, werden die Zeilenauswahlleitungen auf einem tiefen logischen Zustand gehalten. Dies trägt dazu bei, das Problem zu lösen, welches in der Ladungsauf spaltung und- Kopplung besteht, wodurch manchmal eine sogenannte Musterempfindlichkeit entsteht, welche dadurch hervorgerufen wird, daß der Adressenkode sich am Eingang der Adressendekodiereinrichtung ändert. Andernfalls könnte das vorherige Signal auf der Abtastleitung die Tendenz haben, den Status der nächsten Adressenspeicherzelle zu verändern. Während derjenigen Zeit, in welcher die Adressendekodiereinrichtung gesperrt ist, werden die Abtastleitungen auf einen logischen Pegel "1" gebracht, indem die Einrichtung 126 hochgelegt wird. Eine Sperrung der Adressendekodier-

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einrichtung bei der rückwärtigen Flanke des Taktimpulses 02 löst auch das Problem einer Mehrfachauswahl, welches dadurch hervorgerufen wird, daß Signale auf den Zeilenauswahlleitungen einander überlappen. Eine solche Überlappung könnte dazu führen, daß eine neue Zelle ausgewählt wird, bevor eine zuvor adressierte Abtastleitung wieder vollständig getrennt oder abgeschaltet ist. Dieses Problem der Mehrfachauswahl könnte auch dann auftreten, wenn eines der Dekodierelemente seine Ausgangssignale rascher ändert als ein anderes Dekodierelement, so daß auf diese Weise momentan eine falsche Adresse erzeugt wird.

Da der Speicher sich auf demselben Chip oder Plättchen der integrierten Schaltung befindet, auf dem die Adresse erzeugt wird, werden Onregelmäßigkeiten bei der Herstellung kompensiert. Wenn durch derartige Unregelmäßigkeiten oder Toleranzen die Tendenz hervorgerufen werden sollte, daß die Adressierung langsamer würde, dann würden natürlich die sequentiellen Inverter 110, 111, 112 und 113 eine längere Verzögerungszeit erzeugen und umgekehrt. Die Länge der Verzögerungszeit, welche dünn die sequentiellen Inverter gdiefert wird, sollte zumindest gleich derjenigen Zeit sein, welche erforderlich ist, damit ein Adressensignal von den Adressenregistern zu der Adressendkodiereinrichtung für den Festspeicher geleitet wird. Von Bedeutung ist vor allem, daß ein Impuls erzeugt wird, welcher eine ausreichende Länge aufweist, um unerwünschte Adressierimpulse zu blockieren. Gemäß der obigen Beschreibung besteht eine Möglichkeit dazu darin, daß die entsprechende zweckmäßige Anzahl von logischen Verknüpfungsgliedern oder Invertern ausgewählt wird.

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Unmittelbar bevor die Energieversorgung abgeschaltet wird, werden das Aktivierungssignal für den Speicher und der Taktimpuls 02 auf einen logischen Pegel "O" gebracht. Dadurch erscheint ein logischer Pegel "1" am Eingang des Inverters 68, weil die synchrone Kopplungseinrichtung 66 durch den logischen Pegel "1" aktiviert wird, welcher vom Inverter 67 kommt. Das Ausgangssignal des Inverters 69 ist auch eine logische "1" und wird an den Eingang des Inverters 68 über die Rückführungseinrichtung 7Λ zurückgeführt. Der logische Pegel "1" vom Inverter 69 wird an die Eingänge der Lese- und der Schreib-Gatter zurückgeführt, so daß dadurch die Lese- und die Schreiblogik gesperrt wird. Dadurch wird verhindert, daß dann Daten in den Speicher eingeschrieben oder aus dem Speicher ausgelesen werden können, wenn die Energieversorgung nicht vorhanden ist.Das Ausgangssignal des Inverters 68, welches einen logischen Pegel "0" aufweist, sperrt den Transistor 114, während der Transistor 116 durch das Ausgangssignal des Inverters 69 aktiviert wird, so daß dadurch das Eingangssignal für das NOR-Glied 118 auf einen logischen Pegel "0" gebracht wird. Der logische Pegel "1" am Ausgang des Inverters 69 wird dann an einen Eingang des NOR-Gliedes 117 geführt, so daß dadurch das NOR-Glied 117 dazu gebracht wird, ein Ausgangssignal vom logischen Pegel "0" zu liefern. Die zwei logischen Pegel "0" am Eingang des NOR-Gliedes 118 bewirken, daß sein Ausgangssignal auf einen logischen Pegel "1" gelangt, so daß dadurch die Adressendekodiereinrichtung gesperrt wird. Das Ausgangssignal der Adressendekodiereinrichtung bringt die Zeilenauswahlleitungen auf einen logischen Pegel "0". Der Ausgang des Inverters wird auch mit einem Eingang des Inverters 72 verbunden. Der Ausgang des Inverters 72 erzeugt ein Signal RE2, welches gemäß den obigen Erläuterungen die Transistoren 122 und

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aktiviert, wodurch weiter gewährleistet wird, daß die Zeilenauswahlleitungen auf einem logischen Pegel "O" bleiben.

Die Figur 3 veranschaulicht die Wirkungsweise des Signals RE2 auf die Zeilenauswahlleitungen deutlicher. Gemäß der Darstellung in der Figur 3 erfüllen die Transistoren 142 dieselbe Funktion wie die Transistoren 122 und 123 in der Anordnung gemäß Figur 2. Die Transistoren 142 sind an jedem Ende der Zeilenauswahlleitungen angeordnet, so daß dadurch die Zeilenauswahlleitungen auf einen logischen Pegel "0" an jedem Ende dann gebracht werden, wenn die Adressendekodiereinrichtung 144, welche mit dem Mittelpunkt der Zeilenauswahlleitungen verbunden ist, den Mittelpunkt auf einen logischen Pegel "0" bringt. Die Figur 3 veranschaulicht acht verschiedene Gruppen von Speicherzellen in dem Speicher mit Direktzugriff mit jeweils acht Bits. Diese acht Gruppen sind 131, 132, 133, 134, 135, 136, 137 und 138. Die Gruppe I3I ist in größeren Einzelheiten als die übrigen Gruppen dargestellt. Eine Anzahl von Speicherzellen I30 bilden die Gruppe I3I. Jede Speicherzelle I30 ist mit der Adressendekodiereinrichtung 144 über Zeilenauswahlleitungen 141 verbunden. Die Zeilenauswahlleitungen 141 sind mit einer Bezugsspannung von 0 Volt oder mit einer Masseleitung 143 über die Transistoren 142 verbunden. Die Steuerelektroden der Transistoren 142 sind mit den Leitungen 147 und 148 verbunden, welche das Signal RE2 führen. Der Abtastverstärker 146 der Gruppe I3I ist mit zur Verfügung stehenden Auswahlleitungen unter der Steuerung der Signale YO bis Y7 verbunden.

Gemäß der Darstellung in der Figur 4A enthält ein einzelnes Chip oder Plättchen I50 einer integrierten Schaltung den

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Qk-

Mikroprozessor 10 und den Speicher mit Direktzugriff oder statistischem Zugriff 11. Die Speicher-Lese/Schreib-Steuerung und die Anpaßlogik 153 sowie die Datenschienenpuffer 154 sind in Form eines Blockschaltbildes dargestellt. Die Datenschienenpuffer 154 sind mit dem Speicher 11 über die Leitung 155 verbunden. Die Datenschienenpuffer sind auch dazu in der Lage,Information mit der internen Datenschiene des Mikroprozessors auszutauschen. Verschiedene Zeitsteuersignale, welche für die Speicher-Lese/Schreib-Steuerung und die Anpaßlogik 155 erforderlich sind, sind als Eingangssignale für die Logik 153 dargestellt. Die Figur 4-B zeigt in einem Blockschaltbild einen Teil der in der Figur 4A veranschaulichten Schaltungsanordnung in etwas größeren Einzelheiten. Die Speicher-Lese/Schreib-Steueranpaßlogik 153 enthält eine Speicher-Lese/Schreib-Logik I58 und eine Lese/Schreib-Logik 159. Datenschienenpuffer 154- sind mit einem Speicherzellen-Abtastverstärker 157 verbunden.

Es ist eine Anordnung oben beschrieben worden, bei welcher auf einem Chip oder Plättchen ein Speicher mit Direktzugriff oder mit statistischem Zugriff angeordnet ist, von welchem Daten direkt auf eine interne Mikroprozessor-Datenschiene ausgegeben werden können. Außerdem wird auch bei einer Abschaltung der Versorgungsenergie der Speicherinhalt sichergestellt, und es wird weiterhin bei einer Umschaltung von einer Energieversorgung auf eine andere Energieversorgung ein unversehrter Speicherinhalt gewährleistet. Weiterhin wird ein Adressensperrsignal der Adressendekodiereinrichtung zugeführt, und zwar während eines Zeitintervalls, welches unmittelbar auf einen adressierten Zugriff zu dem Speicher folgt.

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ι ζ*

L e e r s e 11 e

Claims

290S676

Patentansprüche

. Mikroprozessor, dadurch gekennzeichnet , daß auf demselben Chip (Plättchen), auf welchem der Mikroprozessor (10) angeordnet ist, auch ein Speicher mit Direkt zugriff vorgesehen ist, daß auf demselben Chip weiterhin eine Schaltung vorhanden ist, welche dazu dient, den Speicher mit einer internen Datenschfiie (16) des Mikroprozessors (10) sowie mit einer externen Datenschiflie zu verbinden, daß weiterhin ein Abtastverstärker (41) vorgesehen ist, daß weiterhin wenigstens ein Inverter (42) vorhanden ist, welcher mit dem Ausgang des Abtastverstärkers (41) verbunden ist, daß weiterhin ein bilateraler Schalter (42) zwischen dem wenigstens vorhandenen einen Inverter (42) und der Mikroprozessor-Datenschiene angeordnet ist und daß der bilaterale Schalter (42) eine Verbindung zwischen dem Speicher und der Mikroprozessor-Datenschiene sowie der externen Datenschiene bildet.
2. Mikroprozessor nach Anspruch 1, dadurch gekennzeichnet , daß der bilaterale Schalter einen Transistor aufweist, welcher den wenigstens vorhandenen einen Inverter mit der internen Mikroprozessor-Datenschiene verbindet, daß weiterhin ein logisches Verknüpfungsglied (48) vorgesehen ist, welches einen Ausgang und wenigstens einen ersten und einen zweiten Eingang aufweist, daß der erste Eingang mit dem wenigstens vorhandenen einen Inverter verbunden ist, daß der zweite Eingang mit einem Schaltsignal beaufschlagt wird und daß der Ausgang mit der externen Datenschiene verbunden ist und daß weiterhin ein Puffer (51, 52) vorgesehen ist, welcher in steuerbarer Weise zwischen der externen Datenschiene und der Mikroproffissor-Schiaie angeordnet ist.

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3. Mikroprozessor-System, dadurch gekennzeichnet , daß auf demselben Chip (Plättchen), auf welchem der Mikroprozessor ausgebildet ist, auch ein Speicher mit statistischem Zugriff angeordnet ist, daß auf demselben Chip weiterhin eine Schaltung vorgesehen ist, welche dazu dient, den Speicher mit einer externen Datenschiene und mit einer internen Mikroprozessor-Datenschiene zu verbinden, daß weiterhin ein Abtastverstärker (41) mit dem Speicher verbunden ist, daß weiterhin wenigstens ein Puffer (42) mit dem Ausgang des Abtastverstärkers verbunden ist und ein Ausgangssignal liefert und daß ein bilateraler Schalter (43) vorgesehen ist_t um die Umschaltung des Ausgangs von wenigstens einem Puffer auf die Mikroprozessor-Datenschiene und auf die externe Datenschiene zu steuern.
4. Mikroprozessor-System nach Anspruch 3, dadurch gekennzeichnet , daß weiterhin ein Puffer (51, 52) vorgesehen ist, um die externe Datenschiene mit der Mikroprozessor-Schiene zu verbinden.
5. Mikroprozessor-System nach Anspruch 3» dadurch gekennzeichnet , daß eine steuerbare Kopplungseinrichtung (46) vorgesehen ist, um den Ausgang des wenigstens vorhandenen einen Puffers mit dem bilateralen Schalter zu verbinden.
6. Mikroprozessor-System nach Anspruch 5i dadurch gekennzeichnet , daß ein bilateraler Transistor (63) zwischen der Mikroprozessor-Datenschiene und der steuerbaren Kopplungseinrichtung angeordnet ist.
7. Verfahren zu Eingabe von Daten aus einem Speicher mit Direktzugriff oder statistischem Zugriff in einen Mikroprozessor, dadurch gekennzeichnet , daß der Speicher und der Mikroprozessor auf demselben Chip (Plättchen) einer inte-

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grierten Schaltung untergebracht werden, daß Daten von einem Speicherplatz (31) des Speichere ausgewählt werden, daß die Daten von einem Abtastverstärker (4-1) einem bilateralen Schalter (43) zugeführt werden und daß in steuerbarer Weise die Daten auf eine Mikroprozessor-Datenschiene (62) geschaltet werden, um die Möglichkeit zu schaffen, daß die Speicherdaten einem Befehlsregister des Mikroprozessors zugeführt werden, so daß der Speicher Befehle und Operationskodes enthalten kann.
8. Integrierte Schaltung mit einem einzigen Chip (Plättchen), dadurch gekennzeichnet , daß auf dem Chip (Plättchen) ein Mikroprozessor und ein Speicher mit Direktzugriff oder statistischem Zugriff angeordnet sind, daß auf demsel"bei Chip weiterhin eine Schaltung untergebracht ist, welche dazu dient, den Speicher mit der Mikroprozessor-Datenschiene zu verbinden, daß weiterhin ein Abtastverstärker (41) vorgesehen ist, welcher einen Ausgang hat, der dazu dient, als ein Ausgang des Speichers verwendet zu werden, daß weiterhin ein erster Puffer (42) vorhanden ist, welcher mit dem Abtastverstärker verbunden ist, um den Ausgang des Abtastverstärkers zu puffern, daß weiterhin eine erste steuerbare Kopplungseinrichtung (43) vorhanden ist, welche durch ein Lese signal steuerbar ist, daß weiterhin ein zweiter Puffer (44) mit dem ersten Puffer durch die erste steuerbare Kopplungseinrichtung verbunden ist, daß weiterhin eine zweite steuerbare Kopplungseinrichtung (46) mit dem zweiten Puffer verbunden ist und daß ein bilateraler Schalter (63) mit der zweiten steuerbaren Kopplungseinrichtung verbunden ist, um Daten von dem Speicher auf die Mikroprozessor-Datenschiene zu schalten.

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9- Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet , daß der erste und der zweite Puffer als Inverter ausgebildet sind, welche Feldeffekt-Transistoren haben.
10. Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet , daß die erste und die zweite steuerbare Kopplungseinrichtung als Feldeffekt-Transistoren ausgebildet sind.

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